KR20120024462A

KR20120024462A - 반도체 발광 장치

Info

Publication number: KR20120024462A
Application number: KR1020110085571A
Authority: KR
Inventors: 다꾸오 기꾸찌; 히데히꼬 야부하라
Original assignee: 가부시끼가이샤 도시바
Priority date: 2010-09-06
Filing date: 2011-08-26
Publication date: 2012-03-14
Also published as: JP2012059772A; US20120056156A1; TW201214751A; TWI425662B; JP5259660B2; KR101267154B1; US8338820B2

Abstract

일 실시예에 따르면, 반도체 발광 장치는, 제1 도전형 반도체층, 발광층 및 제2 도전형 반도체층을 포함한다. 제1 도전형 층은 초격자 구조를 갖는다. 초격자 구조에는 제1 반도체층들 및 제2 반도체층들이 교대로 배치된다. 제1 반도체층들은 제1 질화물 반도체를 포함하고, 제2 질화물 반도체층들은 제1 질화물 반도체보다 큰 격자 상수를 갖는 제2 질화물 반도체를 포함한다. 발광층은 다중-양자 웰 구조를 갖는다. 다중-양자 웰 구조에는 양자 웰층들 및 배리어층들이 교대로 배치된다. 양자 웰층들은 제2 질화물 반도체보다 작은 격자 상수를 갖는 제3 질화물 반도체를 포함하고, 배리어층들은 제3 질화물 반도체보다 작은 격자 상수를 갖는 제4 질화물 반도체를 포함한다. 양자 웰층들 중 적어도 하나는 제3 질화물 반도체의 격자 상수와 동일한 격자 간격을 갖는다.

Description

반도체 발광 장치{SEMICONDUCTOR LIGHT EMITTING DEVICE}

<관련 출원에 관한 상호 참조>

본 명세서는 2010년 9월 6일 출원된 일본 특허 출원 번호 제2010-199081호에 기초하고 그로부터 우선권의 이익을 주장하며, 그 전체 내용은 본원에 참조로서 원용된다.

본원에 기재된 실시예들은 일반적으로 반도체 발광 장치에 관한 것이다.

발광 다이오드(LED) 등의 반도체 발광 장치에서는, p형 반도체와 n형 반도체의 접합에서의 전자-정공 재결합에 의해 다양한 파장의 광이 생성될 수 있다. 반도체 발광 장치들은 장수명, 낮은 구동 전압 및 필라멘트형의 발광 장치보다 낮은 전력 소모를 갖는다. 또한, 반도체 발광 장치들은 광 지연 시간이 없고, 진동 저항이 높지 않으며 서지 파괴 전압(surge breakdown voltage)이 높지 않은 다양한 이점을 갖는다. 따라서, 사용하기 쉬운 광원에 대한 요구가 증가하고 있다.

최근, 청색의 단파장 영역에서 발광하는 3족 질화물 반도체에 기초한 발광 장치가 조명 광원으로서 주목받고 있다. 그러나, 3족 질화물 반도체에 기초한 발광 장치는 일반적인 조명용 광원에 요구되는 가격대비 성능비를 아직 만족시키지 못하고 있으며, 더 높은 광 출력 제공이 요구된다.

반도체 발광 장치는, n형 반도체층, p형 반도체층 및 그 사이에 배치되는 발광층을 포함한다. 발광층은 높은 발광 효율 달성이 가능한 양자 웰 구조에 기초하고 있다. 양자 웰 구조는 양자 웰 및 배리어층들로 구성된다. 양자 웰에서는, 발광 시에 전자와 정공이 재결합된다. 배리어층들은 양자 웰을 사이에 끼워 웰형 전위를 형성한다. 또한, 복수의 웰층들 및 배리어층들이 적층되어 있는 다중-양자 웰(multi-quantum well, MQW) 구조를 사용하여 발광 효율을 증가시킬 수 있다.

질화물 반도체 재료로 구성되는 발광 장치의 경우, MQW 구조를 구성하는 반도체층들 사이에서 격자 상수의 차로 인한 격자 스트레인(strain)이 생겨 압전장(Piezoelectric Field)이 발생되는 것이 공지되어 있다. 문제는, 이것이 양자 웰에서의 전자-정공 재결합 가능성을 감소시켜 발광 효율을 감소시킨다는 것이다. 따라서, 양자 웰의 격자 스트레인을 감소하여 발광 효율을 증가시킬 수 있는 반도체 발광 장치가 요구된다.

일반적으로, 일 실시예에 따르면, 반도체 발광 장치는, 제1 도전형 반도체층, 발광층 및 제2 도전형 반도체층을 포함한다. 제1 도전형 반도체 층은 초격자 구조를 갖는다. 초격자 구조에는 제1 반도체층들 및 제2 반도체층들이 교대로 배치된다. 제1 반도체층들은 제1 질화물 반도체를 포함하고, 제2 질화물 반도체층들은 제1 질화물 반도체보다 큰 격자 상수를 갖는 제2 질화물 반도체를 포함한다. 발광층은 제1 도전형 반도체층 상에 배치되고, 다중-양자 웰 구조를 갖는다. 다중-양자 웰 구조에는 양자 웰층들 및 배리어층들이 교대로 배치된다. 양자 웰층들은 제2 질화물 반도체보다 작은 격자 상수를 갖는 제3 질화물 반도체를 포함하고, 배리어층들은 제3 질화물 반도체보다 작은 격자 상수를 갖는 제4 질화물 반도체를 포함한다. 양자 웰층들 중 적어도 하나는 제3 질화물 반도체의 격자 상수와 동일한 격자 간격을 갖는다. 제2 도전형 반도체층은 발광층 상에 배치된다.

격자 스트레인으로부터 자유로운 양자 웰층들은 반도체 발광 장치에 형성될 수 있다.

도 1은 실시예에 따른 반도체 발광 장치의 단면 구조를 도시하는 모식도이다.
도 2의 (a) 및 (b)는 실시예에 따른 반도체 발광 장치의 발광층에서의 양자 웰의 밴드 구조를 도시하는 모식도이다.
도 3은 상이한 격자 상수를 갖는 2개의 반도체층들이 적층되어 있는 경우에 발생하는 격자 스트레인을 모식적으로 도시한다.
도 4는 복수의 GaN층들 및 In_xGa₁ _- _xN층들이 교대로 적층되어 있는 경우의 격자 간격을 도시하는 모식도이다.
도 5의 (a) 및 (b)는 실시예에 따른 초격자 구조 및 발광층의 적층 방향으로 격자 간격의 변화(variation)에 대한 개략도이다.
도 6의 (a) 내지 도 9의 (b)는 실시예에 따른 초격자 구조 및 발광층에서의 격자 스트레인의 변화를 도시하는 개략도이다.
도 10은 실시예에 따른 반도체 발광 장치의 내부 양자 효율을 도시하는 그래프이다.
도 11의 (a) 및 (b)는 실시예의 변화에 따른 초격자 구조 및 발광층의 적층 방향에서의 격자 간격의 변화를 도시하는 개략도이다.

이하, 첨부하는 도면을 참조하여 다양한 실시예들이 기술될 것이다. 도면들에서 동일 부분들은 동일한 참조 부호가 부여되며, 그에 대한 상세 설명은 적절히 생략된다. 상이한 부분들에 대하여 적절히 설명한다. 다음 실시예들에 대한 설명에서, 제1 도전형은 n형이고, 제2 도전형은 p형으로 가정한다.

도 1은 실시예에 따른 반도체 발광 장치(100)의 단면 구조를 도시하는 모식도이다.

반도체 발광 장치(100)는, 예를 들어, 질화물 반도체로 구성되고 청색광을 발광하는 LED이다. 반도체 발광 장치(100)는 기판(2) 상에 배치되는 n형 반도체층(3), n형 반도체층 상에 배치되는 발광층(7) 및 발광층(7) 상에 배치되는 p형 반도체층(9)을 포함한다.

기판(2)은 예를 들어, 사파이어 기판, GaN 기판 또는 SiC 기판일 수 있다.

n형 반도체층(3)은 제1 반도체층들(5a) 및 제2 반도체층들(5b)이 교대로 적층되어 있는 초격자 구조(5)를 갖는다. 제1 반도체층(5a)은 제1 질화물 반도체를 포함한다. 제2 반도체층(5b)은 제1 질화물 반도체보다 큰 격자 상수를 갖는 제2 질화물 반도체를 포함한다.

발광층(7)은 양자 웰층들(7b) 및 배리어층들(7a)이 교대로 적층되어 있는 MQW 구조를 갖는다. 양자 웰층(7b)은 제2 질화물 반도체보다 작은 격자 상수를 갖는 제3 질화물 반도체를 포함한다. 배리어층(7a)은 제3 질화물 반도체보다 작은 격자 상수를 갖는 제4 질화물 반도체를 포함한다.

제1 질화물 반도체 내지 제4 질화물 반도체는 상이한 조성의 Al_xIn_yGa₁ _-x- _yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 통상의 질화물 반도체들의 예로서, GaN, Al_xGa₁ _- _xN 및 In_xGa₁ _- _xN이 사용될 수 있다. 또한, n형 불순물로서, 예를 들어, 실리콘(Si)이 도핑에 사용될 수 있다.

반도체 발광 장치(100)가 제1 질화물 반도체 및 제4 질화물 반도체에 GaN을, 제2 질화물 반도체에 In_xGa₁ _- _xN을, 제3 질화물 반도체에 In_zGa₁ _-zN(z<x)을 사용하는 예에 대하여 설명한다.

다음으로, 반도체 발광 장치(100)의 구성에 대하여 구체적으로 설명한다.

예를 들어, 사파이어 기판(2) 상에는, n형 GaN층(4)(콘택트층)이, 도시하지 않은 버퍼층을 개재하여 배치된다. n형 GaN층(4)은 약 2㎛의 두께를 갖고 Si로 도핑되며, 1-5×10¹⁸cm^-3의 캐리어 농도를 갖는 고농도층으로서 형성될 수 있다.

n형 GaN층(4) 상에는, n형 GaN층들(5a) 및 n형 In_xGa₁ _- _xN층들(5b)(x=0.15-0.3)이 교대로 적층되어 있는 초격자 구조(5)가 배치된다. 예를 들어, n형 GaN층들(5a)의 두께는 1nm로 설정되고, In_xGa₁ _- _xN층들(5b)의 두께는 3nm로 설정된다. 각각 30개층이 형성될 수 있다.

후술하는 바와 같이, 초격자 구조(5)를 사용함으로써, GaN과 In_xGa₁ _- _xN 사이의 격자 상수의 차로 인한 격자 스트레인이 이완(relax)될 수 있다.

초격자 구조(5) 상에는, GaN층들(7a) 및 In_zGa₁ _- _zN층들(7b)(z=0.1-0.15)이 교대로 적층되어 있는 발광층(7)이 배치된다. GaN층들(7a)은 배리어층으로서, 예를 들어, 10-20nm의 두께로 형성될 수 있다. In_zGa₁ _- _zN층들(7b)은 GaN층들(7a) 사이의 양자 웰을 구성하고, 예를 들어, 2-5nm의 두께로 형성될 수 있다. 그 층수에 대하여는, 각각 4개층이 교대로 적층될 수 있다.

또한, 발광층(7)에서는, GaN과 In_zGa₁ _- _zN 사이의 격자 상수의 차로 인한 격자 스트레인이 적층 방향으로 이완된다. 발광층(7)의 In_zGa₁ _- _zN층(7b)에서의 In 비율(z)은 초격자 구조(5)의 n형 In_xGa₁ _- _xN층(5b)에서의 In 비율(x)보다 작게 구성된다. 따라서, In_zGa₁ _- _zN층들(7b) 중 적어도 하나는, 격자 간격이 In_zGa₁ _- _zN의 격자 상수와 동일하도록 (또는, 격자 간격과 격자 상수의 차가 0(zero)에 근사하도록) 구성될 수 있다.

여기서, 격자 상수란, 각각의 반도체 결정이 격자 스트레인을 갖지 않는 경우의 격자 간격을 의미한다.

발광층(7) 상에는, p형 GaN층(9)이 p형 Al_xGa₁ _- _xN층(8)을 개재하여 배치된다. p형 불순물로서, 예를 들어, 마그네슘(Mg)이 사용될 수 있다.

p형 Al_xGa₁ _- _xN층(8)은 GaN보다 넓은 밴드갭을 갖는 반도체층이고, 발광층(7)으로부터 p형 GaN층(9)으로 흐르는 전자에 대한 배리어로서 기능한다. p형 Al_xGa₁ _-xN층(8)은 n형 반도체층(3)으로부터 발광층(7)으로 주입된 전자가 p형 GaN층(9)으로 유입되는 것을 방지할 수 있다. 따라서, 발광층(7)에서의 전자-정공 재결합 효율이 증대될 수 있다.

상술한 초격자 구조(5), 발광층(7)의 MQW 구조 및 각각의 질화물 반도체층은 예를 들어, MOCVD(metal organic chemical vapor deposition) 방법을 사용하여 에피택셜 성장될 수 있다.

이어서, p형 GaN층(9) 상에는 p전극(12)이 배치된다. 또한, 예를 들어, RIE(reactive ion etching) 방법을 사용하여 발광 영역을 구성하는 메사(mesa) 구조가 형성된다. 메사 그루브(mesa groove)의 하부 표면에 노출된 n형 반도체층(3)의 에칭 표면 상에는 n전극(13)이 배치된다.

도 2의 (a) 및 (b)는 반도체 발광 장치(100)의 발광층에서의 양자 웰의 밴드 구조를 도시하는 모식도이다. 도 2의 (a)는 In_zGa₁ _- _zN층(7b)에 격자 스트레인이 존재하지 않는 경우의 밴드 구조를 도시한다. 도 2의 (b)는 In_zGa₁ _- _zN층(7b)에서 격자 스트레인이 발생하는 경우의 밴드 구조를 도시한다.

In_zGa₁ _- _zN층(7b)에 격자 스트레인이 존재하지 않는 경우에는, 도 2의 (a)에 도시한 바와 같이, 양자 웰(27)의 전자 파동 함수(21)의 피크 위치는 정공 파동 함수(23)의 피크 위치와 매칭된다.

반면, In_zGa₁ _- _zN층(7b)이 격자 스트레인을 갖는 경우에는, 도 2의 (b)에 도시한 바와 같이, 결정에 압전장이 발생하여 밴드 구조를 변화시킨다. 이것은 양자 웰(27)에서의 전자 파동 함수(22)와 정공 파동 함수(24)가 시프트되어 그들 피크 위치 간에 미스매치를 초래하는 소위 슈타르트(Stark) 효과를 야기시킨다.

따라서, In_zGa₁ _- _zN층(7b)이 격자 스트레인을 갖는 경우에는, 도 2의 (a)에 도시한 In_zGa_1-zN층(7b)에 격자 스트레인이 존재하지 않는 경우와 비교하여, 전자-정공 재결합 가능성이 저하되어, 발광 효율이 저하된다. 따라서, 반도체 발광 장치(100)의 광 출력을 증가시키기 위해, 양자 웰(27)의 격자 스트레인의 감소가 요구된다.

도 3은 격자 상수 b를 갖는 반도체층(33)이 격자 상수 a를 갖는 반도체층(31) 상에 적층되어 있는 경우에 발생하는 격자 스트레인을 모식적으로 도시한다. 예를 들어, 반도체층들(31 및 33)이 육각형인 경우, 도면에 도시한 a 및 b는 a축 방향에서의 격자 간격을 나타내고, a_c 및 b_c는 c축 방향에서의 격자 간격을 나타낸다.

도 3에 도시한 바와 같이, 격자 상수 a가 b보다 작으면, 반도체층(31) 상에 적층된 반도체층(33)에서는, a축 방향에서의 격자 간격이 b보다 작은 b₁이 된다. 반면, c축 방향에서의 격자 간격, bc₁은 b_c보다 넓게 구성된다.

즉, 반도체층(31)을 구성하는 원자들(32)은 반도체층(33)을 구성하는 원자들(34)과 결합(couple)된다. 따라서, 반도체층(33)은 고유 격자 상수 b 및 b_c와 상이한 격자 간격으로 형성되어, 그 결과 격자 스트레인을 갖는다.

도 4는 복수의 GaN층 및 In_xGa₁ _- _xN층들이 교대로 적층되어 있는 경우의 격자 간격을 도시하는 모식도이다.

In_xGa₁ _- _xN은 GaN(x=0) 및 InN(x=1)의 혼합 결정이다. a축 방향에서의 GaN의 격자 상수는 3.19Å이고, c축 방향에서의 격자 상수는 5.19Å인 것은 공지되어 있다. 반면, InN의 격자 상수는 a축 방향에서는 3.54Å, c축 방향에서는 5.71Å이다. 베가드(Vegard)의 법칙에 따르면, In_xGa₁ _- _xN의 a축 방향에서의 격자 상수 b 및 c축 방향에서의 격자 상수 b_c는 다음 식으로 구해진다.

예를 들어, 격자 상수 b 및 b_c는 In 조성(x)에 따라 단조 증가하고, In 조성이 커짐에 따라 커진다.

이어서, 초격자 구조의 격자 간격을 설명한다.

도 4에 도시한 바와 같이, GaN층들(5a) 및 In_xGa₁ _- _xN층들(5b)이 N 기간(N=10-50) 적층되어 있는 구조를 고려한다.

초격자 구조(5)의 제1층(N=1)에서의 GaN층(5a)은 격자 스트레인을 갖지 않고, 격자 간격 a₅₁은 GaN의 격자 상수와 동일하다. GaN층(5a) 상에 적층되어 있는 In_xGa₁ _- _xN층(5b)의 격자 간격 b5₁은 다음 식으로 구해진다.

여기서, r₂는 In_xGa₁ _- _xN의 스트레인 이완 계수이다.

이어서, 초격자 구조(5)의 제2층(N=2)에서의 GaN층(5a)의 격자 간격 a₅₂ 및 In_xGa_1-xN층(5b)의 격자 간격 b₅₂는 다음 식으로 구해진다.

여기서, r₁은 GaN의 스트레인 이완 계수이다.

따라서, 초격자 구조(5)의 N번째층에서의 GaN층(5a)의 격자 간격 a_5N 및 In_xGa_1-xN층(5b)의 격자 간격 b_5N은 다음 식으로 구해진다.

또한, 초격자 구조(5)의 N번째층에서의 GaN층(5a)의 격자 간격 a_5N 및 In_xGa_1-xN층(5b)의 격자 간격 b_5N은 다음 식으로 구해진다.

수학식 5에서는, 제1 항의 계수가 다음 식을 만족한다.

따라서, a_5N 및 b_5N은 적층된 층의 개수 N의 증가에 따라 증가한다.

예를 들어, 적층된 층들의 개수 N이 무한대인 경향이 있다면, 수학식 5는 다음 식으로 수렴된다.

따라서, 적층된 GaN층들(5a) 및 In_xGa₁ _- _xN층들(5b)의 수가 증가함에 따라, 발광층(7)측 상의 마지막층의 격자 간격 a_5N 및 b_5N은 점근적으로 수학식 7에 나타낸 a_5∞ 및 b₅ _∞의 경향이 있다.

이어서, 발광층(7)의 격자 간격을 설명한다.

예를 들어, 초격자 구조(5) 상에는 발광층(7)이 연속적으로 배치된다. 발광층(7)에는 GaN층들(7a) 및 In_zGa₁ _- _zN층들(7b)이 교대로 적층된다. 적층된 층들의 개수는 초격자 구조(5)에서보다 작지만, GaN층(7a)과 In_zGa₁ _- _zN층(7b) 간의 격자 상수 차로 인한 격자 스트레인은 적층 방향으로 이완되어 p형 Al_xGa₁ _- _xN층(8)을 향하여 작아진다. 예를 들어, GaN층들(7a) 및 In_zGa₁ _- _zN층들(7b)은 각각 5개 내지 15개의 층들(N=5 내지 15)이 적층된 것일 수 있다.

발광층(7)의 N번째층에서의 GaN층(7a)의 격자 간격 a_7N 및 In_zGa₁ _- _zN층(7b)의 격자 간격 c_7N도 도 4와 유사하게 고려될 수 있다.

여기서, c는 In_yGa₁ _- _yN층(y=0.1-0.15)의 격자 상수이며, r₂는 이완 계수이다. 발광층(7)의 제1층(N=1)에서의 GaN층(7a)의 격자 상수 a₇₁는 a_sls와 동일하다. 즉, 발광층(7)의 제1층에서의 GaN층(7a)은 초격자 구조(5)의 마지막 In_xGa₁ _- _xN층(5b) 상에 적층되고, 격자 간격 a₅ _(N+1)을 갖는다. 이 격자 간격은 a_sls로 설정된다.

또한, 적층된 층들의 개수 N이 증가함에 따라, GaN층(7a)의 격자 간격 a_7N 및 In_zGa_1-zN층(7b)의 격자 간격 c_7N은 다음 식으로 수렴된다.

도 5의 (a) 및 (b)는 실시예에 따른 초격자 구조(5) 및 발광층(7)의 적층 방향에서의 격자 간격의 변화에 대한 개략도이다.

도 5의 (a)에 도시한 예에서, 초격자 구조(5)는, GaN층들(5a) 및 In_xGa₁ _- _xN층(5b)이 교대로 적층되어 있는 구성을 갖는다. 반면, 발광층(7)은, GaN층들(7a) 및 In_zGa₁ _- _zN층들(7b)이 교대로 적층되어 있는 구성을 갖는다. 또한, In_xGa₁ _- _xN층(5b)의 In 조성(x)은 In_zGa₁ _- _zN층(7b)의 In 조성(z)보다 작다.

따라서, In_xGa₁ _- _xN층(5b)의 격자 상수 b_x는 In_zGa₁ _- _zN층(7b)의 격자 상수 c보다 작다.

도 5의 (a)는 In_xGa₁ _- _xN층(5b)의 격자 간격의 변화 및 발광층(7)에서의 GaN층(7a) 및 In_zGa₁ _- _zN층(7b)의 적층 방향에서의 격자 간격의 변화를 도시한다.

도 5의 (a)에 도시한 바와 같이, (발광층(7)측의 단부의) 초격자 구조(5)의 마지막층에서의 In_xGa₁ _- _xN층(5b)의 격자 간격 b_5N 및 GaN층(5a)의 격자 간격 a_5N은 다음의 관계로 나타낸 바와 같이 b_x 및 c와 관련된다.

즉, 초격자 구조의 마지막층에서도, In_xGa₁ _- _xN층(5b)의 격자 간격은 In_xGa₁ _- _xN의 격자 상수보다 작고, 또한, 발광층(7)의 In_zGa₁ _- _zN의 격자 상수보다 작다.

또한, 수학식 8의 a_7N 및 c_7N의 제1항의 계수는 다음의 관계를 만족한다.

즉, 도 5의 (a)에 도시한 바와 같이, 발광층(7)의 GaN층(7a) 및 In_zGa₁ _- _zN층(7b)의 격자 간격은 적층 방향으로 단조롭게 증가한다.

그러나, 수학식 9에 의해 구해진 적층된 층의 개수 N이 무한대인 경향이 있는 a_7∞ 및 c₇ _∞에 대하여도, 다음의 관계가 유지된다.

따라서, 발광층(7)의 In_zGa₁ _- _zN층(7b)의 격자 간격은 In_zGa₁ _- _zN의 격자 상수 c보다 작다. 따라서, In_xGa₁ _- _xN층(5b)의 In 조성(x)이 In_zGa₁ _- _zN층(7b)의 In 조성(z)보다 작게 구성되는 경우, In_zGa₁ _- _zN층(7b) 격자 스트레인 ΔL은 발광층(7)에서 0으로 설정될 수 없다. (이하에서, 격자 스트레인 ΔL이란, InGaN층의 격자 간격과 격자 상수 간의 차를 의미한다)

반면, 도 5의 (b)는 초격자 구조(5)에서의 In_yGa₁ _- _yN층(5b)의 In 조성(y)이 발광층(7)의 In_zGa₁ _- _zN층(7b)의 In 조성(z)보다 크게 구성되는 예를 도시한다.

도 5의 (b)에서, 초격자 구조(5)의 In_yGa₁ _- _yN의 격자 상수 b_y는 발광층(7)의 웰층(7b)의 In_zGa₁ _- _zN의 격자 상수 c보다 크다.

초격자 구조(5)의 적층된 층의 개수 N 및 In_yGa₁ _- _yN층(5b)의 In 조성(y)은, In_xGa_1-xN층(5b)의 격자 간격 b_5N이 초격자 구조(5)의 마지막층에서 다음의 관계를 만족하도록 선택될 수 있다.

또한, 수학식 8에서의 a_7N 및 c_7N의 제1항의 계수는 다음의 관계를 만족한다.

즉, 도 5의 (b)에 도시한 바와 같이, 발광층(7)에서의 GaN층(7a) 및 In_zGa₁ _-zN층(7b)의 격자 간격은 적층 방향으로 단조 감소되어 수학식 12에 나타낸 a₇ _∞ 및 c₇ _∞로 점진적으로 향하는 경향이 있다. 따라서, 발광층(7)에서, In_zGa₁ _- _zN층(7b)의 격자 간격은 In_zGa₁ _- _zN의 격자 상수 c와 매칭되도록 (또는 격자 간격과 격자 상수 c 간의 차의 절대값을 최소화하도록) 적층 방향으로 좁아질 수 있다.

즉, 초격자 구조(5)측으로부터 적층된 층의 개수 N이 증가함에 따라, In_zGa₁ _-zN층(7b)의 격자 간격 c_7N은 c보다 작은 c₇ _∞로 점진적으로 가는 경향이 있다. 따라서, c_7k=c를 만족하도록 k번째의 In_zGa₁ _- _zN층(7b)이 배치될 수 있고, 여기서 격자 스트레인 ΔL은 0으로 설정될 수 있다. (선택적으로, 격자 스트레인 ΔL의 절대값은 최소화될 수 있다)

예를 들어, 도 5의 (b)에 도시한 예에서, 발광층(7)의 마지막층에서는, In_zGa_1-zN층(7b)의 격자 간격 c_7N은 In_zGa₁ _- _zN의 격자 상수 c와 매칭된다.

따라서, GaN층(5a) 및 In_yGa₁ _- _yN층(5b)이 교대로 적층되어 있는 초격자 구조에서, 각각의 격자 간격은 발광층(7)을 향하여 넓게 형성될 수 있다. 초격자 구조(5)의 마지막층측에서의 In_yGa₁ _- _yN층(5b)의 격자 간격은, 발광층(7)에 포함되는 양자 웰층인 In_zGa₁ _- _zN층(7b)의 격자 간격보다 넓게 형성된다. 또한, 발광층(7)에서의 In_zGa_1-zN층(7b) 및 GaN(7a)(배리어층)의 격자 간격은 p형 Al_xGa₁ _- _xN층(8)을 향하여 좁아질 수 있다.

따라서, In_zGa₁ _- _zN층(7b)의 격자 간격은 In_zGa₁ _- _zN의 격자 상수와 매칭될 수 있고, 발광층(7)의 양자 웰의 격자 스트레인 ΔL은 0으로 설정될 수 있다. 격자 스트레인 ΔL이 0으로 설정되어 있는 양자 웰에서는, 압전장이 억제되어 전자-정공 재결합 효율이 증가된다. 따라서, 반도체 발광 장치(100)의 발광 효율이 증가될 수 있다.

(명세서에서, "In_zGa₁ _- _zN층(7b)의 격자 간격은 In_zGa₁ _- _zN의 격자 상수와 매칭되거나 동일하다"는 말은 정확한 의미의 매칭으로 한정되는 것이 아니라, 그들 간의 차가 전자-정공 재결합 효율이 증가될 수 있도록 압전장을 억제하기에 충분히 작다는 것을 의미한다.)

예를 들어, 도 5의 (b)에 도시한 바와 같이, 발광층(7)의 마지막 양자 웰층에서 격자 스트레인 ΔL이 0으로 설정되면, p형 Al_xGa₁ _- _xN층(8)으로부터 주입된 정공은 배리어로서 기능하는 p형 Al_xGa₁ _- _xN층(8)에 의해 마지막 양자 웰층에서 블로킹된 고밀도 전자와 재결합한다. 이것은 발광 효율을 더 증가시킬 수 있다.

도 6의 (a) 내지 도 9의 (b)는 초격자 구조(5) 및 발광층(7)에서의 격자 스트레인 ΔL에 대한 시뮬레이션 결과를 도시하는 개략도이다. 종축은 ΔL로 나타내고, 횡축은 적층 방향으로의 두께를 나타낸다. 이들 도면은, 초격자 구조(5)의 제2 반도체층인 In_xGa₁ _- _xN층(5b)의 In 조성(x)이 0.04, 0.08, 0.16 및 0.2로 변화되는 경우의 격자 스트레인 ΔL의 변화를 도시한다.

발광층(7)에 포함되는 In_zGa₁ _- _zN층(7b)의 In 조성(z)은 z=0.15로 설정된다. 초격자 구조(5)의 제1 반도체층 및 발광층(7)의 배리어층은 GaN층이라고 가정한다.

도 6의 (a) 및 (b)는 x=0.04의 경우의 ΔL의 변화를 도시한다. 보다 구체적으로, 도 6의 (a)는 a축 방향에서의 격자 스트레인을 도시하고, 도 6의 (b)는 c축 방향에서의 격자 스트레인을 도시한다.

도 6의 (a)에 도시한 a축 방향에서, 초격자 구조(5)의 GaN층(5a)의 격자 스트레인 ΔL은 적층이 시작되는 제1층에서는 0이다. 격자 스트레인 ΔL은 적층된 층의 개수가 증가함에 따라 단조롭게 증가한다. 즉, 층수가 증가함에 따라, GaN층(5a)의 격자 간격이 넓어진다.

한편, 적층이 시작되는 제1층에서의 In_xGa₁ _- _xN층(5b)은 네가티브측(negative side)으로 큰 스트레인을 받는다. 적층된 층이 증가함에 따라, 네가티브측에 대한 ΔL은 감소한다. 즉, 도면에 도시한 바와 같이, In_xGa₁ _- _xN층(5b)은, 처음에는 격자 간격이 격자 상수보다 좁게 형성된다. 그 후, 적층된 층이 증가함에 따라, In_xGa₁ _-xN층(5b)이 이완되어 격자 간격이 넓어진다.

다음으로, 발광층(7)으로 되돌아가면, 배리어층으로 기능하는 GaN층(7)의 ΔL은 초격자 구조(5)로부터 연속적으로 증가한다. 한편, 양자 웰층으로 기능하는 In_zGa_1-zN층(7b)은 In_xGa₁ _- _xN층(5b)보다 큰 격자 상수를 갖는다. 따라서, 제1층에서, In_zGa_1-zN층(7b)은 네가티브측으로 큰 스트레인을 받는다. 그 후, 적층된 층이 증가함에 따라, 스트레인이 이완되어, 네가티브측에 대한 ΔL은 감소하지만 0에 도달하지는 않는다.

도 6의 (b)에 도시한 c축 방향에서의 격자 스트레인은 a축 방향에서의 격자 스트레인과는 반대의 움직임(behavior)을 나타낸다. GaN층(5a)의 제1층에서, ΔL은 0이다. 적층된 층이 증가함에 따라, ΔL은 네가티브측으로 증가한다. 즉, c축 방향에서는, 적층된 층이 증가함에 따라, GaN층(5a)의 격자 간격이 좁아진다.

한편, 제1층의 In_xGa₁ _- _xN층(5b)은 포지티브측(positive side)에 대하여 큰 스트레인을 받는다. 적층된 층이 증가함에 따라, ΔL은 감소한다. 즉, In_xGa₁ _- _xN층(5b)은 격자 상수보다 넓은 격자 간격으로 형성되고, 그 후, 격자 간격은 적층된 층이 증가함에 따라 좁아진다.

발광층(7)으로 되돌아가면, GaN층(7)의 ΔL은 네가티브측으로 연속적으로 증가하여, 격자 간격이 더 좁아진다. In_zGa₁ _- _zN층(7b)에서, ΔL은 포지티브측으로 일단 증가한 후, 적층된 층이 증가함에 따라 감소한다. 발광층(7)의 제1층에서는, In_zGa_1-zN층(7b)의 격자 간격이 좁아진 후, ΔL은 이완되어 감소되지만, 0에 도달하지는 않는다.

도 7의 (a)는 x=0.08의 경우의 a축 방향에서의 ΔL의 변화를 도시한다. ΔL의 변화 경향은 도 6의 (a)에 도시한 결과와 동일하다. 그러나, 초격자 구조(5)의 격자 스트레인은 도 6의 (a)에서보다 큰 양의 In_xGa₁ _- _xN층(5b)의 격자 상수에 의해 증가된다. 즉, In_xGa_1-xN층(5b)의 제1층의 ΔL은 네가티브측으로 증가되고, GaN층(5a)의 마지막층의 ΔL은 포지티브측으로 증가된다.

발광층(7)에서, GaN층(7a) 및 In_zGa₁ _- _zN층(7b)의 스트레인은 포지티브측으로 시프트되고, 적층 방향에서의 변화는 도 6의 (a)보다 작다.

한편, 도 7의 (b)에 도시한 c축 방향에서의 격자 스트레인은 도 7의 (a)에 도시한 a축 방향에서와 반대의 경향을 나타낸다. 격자 스트레인은 더 큰 양의 In_xGa_1-xN층(5b)의 격자 상수에 의해 증가된다.

도 8의 (a) 및 (b)는 x-0.16의 경우의 격자 스트레인 ΔL의 변화를 도시한다. 초격자 구조(5)에 포함되는 In_xGa₁ _- _xN층(5b)의 In 비율은 발광층(7)에 포함되는 In_zGa₁ _- _zN층(7b)의 In 비율과 거의 동일하다.

도 8의 (a)에 도시한 a축 방향에서, 제1층의 In_xGa₁ _- _xN층(5b)은 네가티브측으로 큰 스트레인을 받는다. 적층된 층이 증가함에 따라, 네가티브측에 대한 ΔL은 이완되어 감소된다. 그 후, 발광층(7)에서는, In_zGa₁ _- _zN층(7b)의 ΔL은 거의 일정하다.

즉, 발광층(7)에서, 초격자 구조(5)로부터 연속되는 스트레인의 이완이 포화상태로 된다. 즉, In_zGa₁ _- _zN층(7b)의 격자 간격이 수학식 9에 의해 구해진 b₇ _∞와 동일하게 되는 것이 고려된다.

한편, GaN층(5a)으로부터 GaN층(7a)까지 연속되는 격자 스트레인 ΔL도 발광층(7)에서 포화 상태가 되어 수학시 9에 의해 구해진 a₇ _∞와 동일하게 된다.

또한, 도 8의 (b)에 도시한 c축 방향에서도, a축 방향에서와는 반대의 변화가 나타나지만, 발광층(7)의 격자 간격은 일정한 격자 스트레인 ΔL로 포화 상태가 된다.

도 9의 (a) 및 (b)는 x=0.2의 경우의 격자 스트레인을 도시하고, 여기서, In_xGa₁ _- _xN층(5b)의 In 비율(x)은 더 증가된다.

도 9의 (a)에 도시한 바와 같이, 증가된 격자 상수의 양에 의해, In_xGa₁ _- _xN층(5b)의 제1층의 격자 스트레인 ΔL은 네가티브측으로 증가된다. 적층된 층이 증가함에 따라, ΔL은 이완에 의해 감소된다.

GaN층(5a)의 격자 스트레인 ΔL도 적층된 층이 증가함에 따라 증가하여, 마지막층에서 최대가 된다. 또한, 발광층(7)에서 적층된 층이 증가함에 따라, GaN층(7a)의 격자 스트레인 ΔL은, In_zGa₁ _- _zN층(7b)의 격자 상수가 In_xGa₁ _- _xN층(5b)의 격자 상수보다 작기 때문에 점차 감소한다.

발광층(7)에서의 In_zGa₁ _- _zN층(7b)의 격자 스트레인 ΔL은, 격자 간격이 넓어지는 인장(tensile) 스트레인으로서 제1층의 포지티브측에서 발생한다는 점을 알게 되었다. 적층된 층이 증가함에 따라 ΔL은 감소한다. 또한, ΔL은 마지막층 및 이전의 층의 In_zGa₁ _- _zN층(7b)에서 0에 도달된다는 점을 알게 되었다.

도 9의 (b)에 도시한 c축 방향에서, In_zGa₁ _- _zN층(7b)의 격자 스트레인은 네가티브측에서 발생하여, ΔL은 적층 방향으로 감소한다. a축 방향에서와 마찬가지로, ΔL은 마지막층 및 이전의 층의 In_zGa₁ _- _zN층(7b)에서 0에 도달된다.

도 5의 (b), 도 9의 (a) 및 (b)에 도시한 바와 같이, 초격자 구조(5)에 포함되는 In_xGa₁ _- _xN층(5b)의 In 비율(x)을 발광층(7)에 포함되는 In_zGa₁ _- _zN층(7b)의 In 비율(z)보다 크게 함으로써, 초격자 구조(5)의 마지막층의 격자 간격은 발광층(7)의 격자 간격보다 넓게 구성될 수 있다. 이것은, 발광층(7)의 초격자 구조측 상의 양자 웰층의 인장 스트레인을 야기하여, 적층 방향으로 격자 스트레인을 이완시킨다. 따라서, 격자 스트레인으로부터 자유로운 양자 웰층이 형성될 수 있다.

도 10은 반도체 발광 장치(100)의 내부 양자 효율(IQE)에 대한 시뮬레이션 결과를 도시하는 그래프이다. 종축은 IQE를 나타내고 횡축은 전류를 나타낸다. 발광 파장은 450nm로 설정되고, 온도는 300K로 설정된다. 질화물 반도체층의 결정 결함과 같은 효과는 고려하지 않는다. 시뮬레이션 결과는 초격자 구조(5) 및 발광층(7)의 밴드 구조를 반영한다.

IQE는 초격자 구조(5)에 포함되는 In_xGa₁ _- _xN층(5b)의 In 비율(x)을 0.08에서 0.24까지 증가시킴으로써 증가된다는 점을 인지한다. 예를 들어, 0.02A의 전류에서, x=0.24의 경우의 IQE는 x=0.08의 경우의 IQE보다 대략 4%만큼 높다.

IQE는 전자-정공 재결합 효율에 대응한다. 도 10은 발광 효율이 In_xGa₁ _- _xN층(5b)의 In 비율(x)을 증가시킴으로써 증가될 수 있다는 것을 나타낸다.

이것은 발광층(7)의 양자 웰층의 격자 스트레인을 제거하여 압전장을 억제함으로써 전자-정공 재결합 가능성을 증가시키는 효과를 나타낸다.

도 11의 (a) 및 (b)는 실시예의 변화에 따른 초격자 구조(5) 및 발광층(7)의 적층 방향에서의 격자 간격의 변화를 도시하는 개략도이다.

도 11의 (a)에 도시한 바와 같이, 예를 들어, 초격자 구조(5)는 In_xGa₁ _- _xN층(5b)의 In 비율(x)이 적층 방향으로 연속하여 증가되도록 3개의 부분 U, V 및 W로 분리될 수 있다. 초격자 구조 U, V 및 W의 격자 상수 b_x1, b_x2 및 b_x3은, b_x3이 발광층(7)의 In_zGa₁ _- _zN의 격자 상수 c보다 크도록, 다음의 관계를 만족하도록 구성될 수 있다.

따라서, 각각의 초격자 구조의 제1 In_xGa₁ _- _xN층(5b)의 격자 스트레인은 감소될 수 있다. 이것은 결정 성장을 용이하게 한다.

또한, 도 11의 (b)에 도시한 바와 같이, 초격자 구조는, 초격자 구조 V의 격자 상수 b_x2가 최대가 되도록 구성될 수 있다. 이 경우, 초격자 구조(5)의 격자 간격은 초격자 구조 V의 마지막층에서 최대가 된다. 즉, 초격자 구조(5)의 격자 간격의 최대치는, 반드시 초격자 구조(5)의 마지막층 내에 있을 필요는 없지만, 발광층(7)측의 초격자 구조 W의 마지막층의 격자 간격이 발광층(7)의 양자 웰층(7b)의 격자 상수 c보다 넓은 한, 중간에 있어도 된다.

양자 웰층(7b)의 격자 간격은 초격자 구조(5)측의 In_zGa₁ _- _zN의 격자 상수 c보다 넓고, MQW 구조의 마지막층측의 In_zGa₁ _- _zN의 격자 상수 c보다는 좁게 구성될 수 있다. 예를 들어, 도 11의 (b)의 발광층(7)에서, 격자 스트레인 ΔL=0인 양자 웰층은 MQW 구조의 마지막층이 아니라 중간의 양자 웰층(7b)에 있는 것으로 인식된다.

격자 스트레인 ΔL은, 초격자 구조(5)의 마지막층의 격자 간격 a_5N, b_5N과 In_zGa_1-zN의 격자 상수 c 간의 차를 적정값으로 설정함으로써, 중간의 양자 웰층(7b)에서 0으로 설정될 수 있다.

본 발명의 실시예에 대하여 상술하였다. 그러나, 본 발명은 이들 실시예에 한정되는 것은 아니다. 예를 들어, 본 기술 분야의 기술자라면 출원 시에 본 기술 분야의 의식에 기초하여 설계 및 재료를 변형할 수 있다. 본 발명의 사상 내에 있는 한, 그러한 변형 또한, 본 발명의 범위 내에 포함된다.

여기서, 초격자 구조는 상이한 격자 상수를 갖는 재료가 결합하여 적층되어 있는 구조를 포함한다. 적층된 층의 개수에 따라, 조합비 및 막두께가 변경될 수 있다.

격자 이완율은 초격자 구조의 In_xGa₁ _- _xN(x=0.15-0.3)과 발광층의 In_zGa₁ _-zN(z=0.1-0.15) 간의 차일 수 있다. 또한, 스트레인을 이완시키는 구조는 초격자 구조의 기판측에 배치될 수도 있다.

본원에 기재된 "질화물 반도체"는 B_xIn_yAl_zGa₁ _-x-y- _zN(0≤x≤1, 0≤y≤1, 0≤z≤1, 0≤x+y+z≤1)의 3-5족 화합물 반도체를 포함하고, N(질소) 외의 5족 원소로서의 인(P) 또는 비소(As)를 포함하는 혼합물 결정을 포함한다.

소정의 실시예들에 대하여 설명했지만, 이들 실시예들은 단지 예일 뿐, 본 발명의 범위를 한정할 의도는 아니다. 실제, 본원에 기재된 신규한 실시예들은 다양한 다른 형태로 구현될 수 있다. 또한, 본원에 기재된 실시예들의 형태의 다양한 생략, 대체 및 변경이 본 발명의 사상에서 벗어남 없이 이루어질 수 있다. 첨부하는 특허청구범위 및 그 균등물들은, 그러한 형태 또는 변형이 본 발명의 범위 및 사상 내에 있는 한, 그들을 커버할 의도이다.

Claims

반도체 발광 장치로서,
초격자(superlattice) 구조를 포함하는 제1 도전형 반도체층 - 상기 초격자 구조에는 제1 반도체층들과 제2 반도체층들이 교대로 배치되고, 상기 제1 반도체층들은 제1 질화물 반도체를 포함하고, 상기 제2 반도체층들은 상기 제1 질화물 반도체층보다 큰 격자 상수를 갖는 제2 질화물 반도체를 포함함 - ;
상기 제1 도전형 반도체층 상에 배치되고 다중-양자 웰 구조를 포함하는 발광층 - 상기 다중-양자 웰 구조에는 양자 웰층들과 배리어층들이 교대로 배치되고, 상기 양자 웰층들은 상기 제2 질화물 반도체보다 작은 격자 상수를 갖는 제3 질화물 반도체를 포함하고, 상기 배리어층들은 상기 제3 질화물 반도체보다 작은 격자 상수를 갖는 제4 질화물 반도체를 포함하며, 상기 양자 웰층들 중 적어도 하나는 상기 제3 질화물 반도체의 상기 격자 상수와 동일한 격자 간격을 가짐 - ; 및
상기 발광층 상에 배치되는 제2 도전형 반도체층
을 포함하는, 반도체 발광 장치.
제1항에 있어서,
상기 제2 도전형 반도체층에 가장 가까운 상기 양자 웰층은 상기 제3 질화물 반도체의 상기 격자 상수와 동일한 격자 간격을 갖는, 반도체 발광 장치.
반도체 발광 장치로서,
초격자 구조를 포함하는 제1 도전형 반도체층 - 상기 초격자 구조에는 제1 반도체층들과 제2 반도체층들이 교대로 배치되고, 상기 제1 반도체층들은 제1 질화물 반도체를 포함하고, 상기 제2 반도체층들은 상기 제1 질화물 반도체층보다 큰 격자 상수를 갖는 제2 질화물 반도체를 포함함 - ;
상기 제1 도전형 반도체층 상에 배치되고 다중-양자 웰 구조를 포함하는 발광층 - 상기 다중-양자 웰 구조에는 양자 웰층들과 배리어층들이 교대로 배치되고, 상기 양자 웰층들은 상기 제2 질화물 반도체보다 작은 격자 상수를 갖는 제3 질화물 반도체를 포함하고, 상기 배리어층들은 상기 제3 질화물 반도체보다 작은 격자 상수를 갖는 제4 질화물 반도체를 포함하며, 상기 제1 도전형 반도체층 측의 상기 양자 웰층은 상기 제3 질화물 반도체의 상기 격자 상수보다 넓은 격자 간격을 갖고, 상기 제1 반도체층에 대향하는 상기 다중-양자 웰 구조의 단부에 위치한 상기 양자 웰 층은 상기 제3 반도체층의 상기 격자 상수보다 좁은 격자 간격을 가짐 - ; 및
상기 발광층 상에 배치되는 제2 도전형 반도체층
을 포함하는, 반도체 발광 장치.
제3항에 있어서,
상기 양자 웰 층들 중 적어도 하나는 상기 제3 질화물 반도체의 상기 격자 상수와 동일한 격자 간격을 갖는, 반도체 발광 장치.
제3항에 있어서,
상기 제2 도전형 반도체층에 가장 가까운 상기 양자 웰층의 격자 간격과 상기 제3 질화물 반도체의 상기 격자 상수 간의 차는 0(zero)에 근사하는, 반도체 발광 장치.
제3항에 있어서,
상기 초격자 구조에 포함되는 복수의 상기 제1 반도체층들의 격자 간격은 상기 발광층을 향하여 넓어지고, 상기 초격자 구조에 포함되는 복수의 상기 제2 반도체층들의 격자 간격은 상기 발광층을 향하여 넓어지며,
상기 발광층에 가장 가까운 상기 제2 반도체층의 상기 격자 간격은 상기 양자 웰층들의 격자 간격보다 넓은, 반도체 발광 장치.
제3항에 있어서,
상기 다중-양자 웰 구조에 포함되는 복수의 상기 양자 웰층들의 격자 간격은 상기 제2 도전형 반도체층을 향하여 좁아지고, 상기 다중-양자 웰 구조에 포함되는 복수의 상기 배리어층들의 격자 간격은 상기 제2 도전형 반도체층을 향하여 좁아지는, 반도체 발광 장치.
제3항에 있어서,
상기 초격자 구조 및 상기 발광층은 연속하여 배치되는, 반도체 발광 장치.
제3항에 있어서,
상기 제2 반도체층들의 격자 상수는 상기 초격자 구조의 적층 방향으로 증가하는, 반도체 발광 장치.
제3항에 있어서,
상기 제2 반도체층들의 격자 간격은 상기 제2 반도체층들 중 제1층과 상기 제2 반도체층들 중 마지막층 사이에서 최대로 되는, 반도체 발광 장치.
제3항에 있어서,
상기 제1 질화물 반도체층 내지 제4 질화물 반도체층은 각각 상이한 조성의 Al_xIn_yGa_1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)인, 반도체 발광 장치.
제11항에 있어서,
상기 제2 질화물 반도체는 In_yGa₁ _- _yN(0≤y≤1)이고, 상기 제3 질화물 반도체는 In_zGa₁ _- _zN(0≤z≤1, z<y)인, 반도체 발광 장치.
제12항에 있어서,
상기 제1 질화물 반도체 및 상기 제4 질화물 반도체는 GaN인, 반도체 발광 장치.
제13항에 있어서,
상기 제2 반도체층들은 상기 제1 반도체층들보다 두꺼운, 반도체 발광 장치.
제13항에 있어서,
상기 제2 질화물 반도체는 0.2의 In 비율을 갖고, 상기 제3 질화물 반도체는 0.15의 In 비율을 갖는, 반도체 발광 장치.
제13항에 있어서,
상기 발광층은 450nm의 발광 파장을 갖고, 상기 제2 질화물 반도체는 0.24의 In 비율을 갖는, 반도체 발광 장치.
제13항에 있어서,
상기 제2 질화물 반도체의 In 비율은 상기 초격자 구조의 적층 방향으로 증가하는, 반도체 발광 장치.
제13항에 있어서,
상기 제2 질화물 반도체의 In 비율은 상기 제2 반도체층들 중 제1층과 상기 제2 반도체층들 중 마지막층 사이에서 최대로 되는, 반도체 발광 장치.
제3항에 있어서,
상기 제1 도전형 반도체층의 상기 발광층에 대향하는 측에 위치하는 기판; 및
상기 기판과 상기 제1 도전형 반도체층 사이에 배치되고, 상기 제1 질화물 반도체를 포함하며, 상기 제1 도전형 반도체층보다 높은 농도로 제1 도전형의 불순물로 도핑되어 있는 콘택트층
을 더 포함하는, 반도체 발광 장치.
제3항에 있어서,
상기 제2 도전형 반도체층은 GaN층, 및 상기 발광층과 상기 GaN층 사이에 배치되는 AlGaN층을 포함하는, 반도체 발광 장치.