KR20120002975A - 반도체 장치 및 그 동작방법 - Google Patents

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Abstract

외부에서 인가되는 클록을 버퍼링하여 내부 클록을 생성하는 회로에 관한 것으로서, 외부클록을 입력받아 각각 서로 다른 지연량을 반영하여 다수의 동기화 클록을 생성하기 위한 클록 지연부와, 상기 다수의 동기화 클록 중 가장 큰 지연량이 반영된 클록부터 가장 작은 지연량이 반영된 클록 순서대로 클록 인에이블 신호를 각각 동기화시켜 동기화 클록 인에이블 신호를 생성하기 위한 클록 동기화부, 및 상기 외부클록에 대응하는 내부클록을 생성하되, 상기 동기화 클록 인에이블 신호에 응답하여 그 동작이 온/오프 제어되는 내부클록 생성부를 구비하는 반도체 장치를 제공한다.

Description

반도체 장치 및 그 동작방법{SEMICONDUCTOR DEVICE AND OPERATING METHOD THEREOF}
본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 외부에서 인가되는 클록을 버퍼링하여 내부 클록을 생성하는 회로에 관한 것이다.
일반적으로 SDRAM(Synchronous DRAM)을 비롯한 동기식 반도체 장치는 외부클록을 버퍼링하여 내부클록을 생성한 뒤, 생성된 내부클록을 사용하여 예정된 동작을 수행하게 된다.
이때, 외부클록을 버퍼링하여 내부클록을 생성하는 과정에서는 클록 인에이블 신호에 따라 버퍼링동작이 온/오프 제어될 수 있어야 하는데, 이는, 대부분의 반도체 장치의 경우 소모되는 전류를 줄이기 위한 목적으로 외부클록에 대응하여 내부클록을 생성하는 동작모드 - 예컨대, 파워 다운 모드(Power Down Mode) -를 지원하기 때문이다.
도 1은 종래기술에 따라 외부클록을 버퍼링하여 내부클록을 생성하기 회로를 상세히 도시한 회로도이다.
도 1을 참조하면, 종래기술에 따라 외부클록을 버퍼링하여 내부클록을 생성하기 위한 회로는, 외부클록(EXT_CLK)에 응답하여 클록 인에이블 신호(CKE)를 동기화시키기 위한 동기화부(100)와, 외부클록(EXT_CLK)에 대응하는 내부클록(INT_CLK)을 생성하되, 동기화부(100)를 통해 출력되는 동기화된 클록 인에이블 신호(SYNC_CKE)에 응답하여 그 동작이 온/오프(on/off) 제어되는 내부클록 생성부(120)를 구비한다.
여기서, 동기화부(100)는, 외부클록(EXT_CLK)을 부 입력단으로 인가받고, 외부클록(EXT_CLK)의 위상을 반전한 클록(/EXT_CLK)을 정 입력단으로 인가받아 신호 입력단으로 인가되는 클록 인에이블 신호(CKE)를 신호 출력단으로 전달(SYNC_CKE)하는 것을 제어하기 위한 패스 게이트(PG) 및 인버터(INV1)를 구비한다.
그리고, 내부클록 생성부(120)는, 외부클록(EXT_CLK)을 제1 입력단으로 인가받고, 동기화부(100)를 통해 출력되는 동기화된 클록 인에이블 신호(SYNC_CKE)를 제2 입력단으로 인가받아 논리곱 연산을 수행하여 내부클록(INT_CLK)으로써 출력하기 위한 낸드게이트(NAND) 및 인버터(INV2)를 구비한다.
도 2는 도 1에 도시된 종래기술에 따라 외부클록을 버퍼링하여 내부클록을 생성하기 회로의 동작을 도시한 타이밍 다이어그램이다.
도 2를 참조하면, 외부클록(EXT_CLK)은 일정한 주기를 갖는 상태로 토글링(toggling)하고 있고, 클록 인에이블 신호(CKE)는 로직'로우'(Low)의 비활성화 상태에서 어느 한 순간 논리레벨이 천이하여 로직'하이'(High)의 활성화상태가 되는 것을 알 수 있다.
그런데, 클록 인에이블 신호(CKE)가 로직'로우'(Low)에서 로직'하이'(High)로 천이하는 시점이 외부클록(EXT_CLK)의 에지(edge) - 도면에서는 하강 에지(falling edge)가 표현되어 있지만 상승 에지(rising edge)가 될 수 있음 - 근처가 될 경우 동기화부(100)를 통해 출력되는 동기화된 클록 인에이블 신호(SYNC_CKE)에는 도면에 도시된 것처럼 글리치(glitch)가 발생하는 문제가 있다.
이렇게, 글리치(glitch)가 발생하는 동기화된 클록 인에이블 신호(SYNC_CKE)를 그대로 사용하여 내부클록 생성부(120)를 동작시키게 될 경우 도면에 도시된 것처럼 생성된 내부클록(INT_CLK)에도 글리치(glitch)가 발생한 상태로 생성될 수밖에 없다.
전술한 문제는 외부클록(EXT_CLK)의 주파수가 고주파수가 되면 될수록 반도체 장치의 전체 동작에 큰 영향을 끼칠 수 있다.
본 발명은 전술한 종래기술에 문제점을 해결하기 위해 제안된 것으로서, 외부클록을 버퍼링하여 내부클록을 생성할 때, 외부클록에 비동기화(asynchronous)된 클록 인에이블 신호를 사용하여 버퍼링 동작을 온/오프(on/off) 제어하는 과정에서 글리치(glitch)가 발생하는 것을 방지할 수 있는 반도체 장치의 클록 버퍼링 회로를 제공하는데 그 목적이 있다.
상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부클록을 입력받아 각각 서로 다른 지연량을 반영하여 다수의 동기화 클록을 생성하기 위한 클록 지연부; 상기 다수의 동기화 클록 중 가장 큰 지연량이 반영된 클록부터 가장 작은 지연량이 반영된 클록 순서대로 클록 인에이블 신호를 각각 동기화시켜 동기화 클록 인에이블 신호를 생성하기 위한 클록 동기화부; 및 상기 외부클록에 대응하는 내부클록을 생성하되, 상기 동기화 클록 인에이블 신호에 응답하여 그 동작이 온/오프 제어되는 내부클록 생성부를 구비하는 반도체 장치를 제공한다.
전술한 본 발명은 외부클록을 버퍼링하여 내부클록을 생성할 때, 외부클록에 비동기화(asynchronous)된 클록 인에이블 신호를 사용하여 버퍼링 동작을 온/오프(on/off) 제어하는 과정에서 외부클록을 단계적으로 지연시킨 다수의 동기화 클록에 클록 인에이블 신호를 설정된 순서대로 각각 동기화시킴으로써 글리치(glitch)가 발생하는 것을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따라 외부클록을 버퍼링하여 내부클록을 생성하기 회로를 상세히 도시한 회로도이다.
도 2는 도 1에 도시된 종래기술에 따라 외부클록을 버퍼링하여 내부클록을 생성하기 회로의 동작을 도시한 타이밍 다이어그램이다.
도 3은 본 발명의 실시예에 따라 외부클록을 버퍼링하여 내부클록을 생성하기 위한 회로를 상세히 도시한 회로도이다.
도 4는 도 1에 도시된 종래기술에 따른 클록 버퍼링 회로의 동작과 도 3에 도시된 본 발명의 실시예에 따른 클록 버퍼링 회로의 동작을 비교하여 도시한 타이밍 다이어그램이다.
도 5는 도 1에 도시된 종래기술에 따른 클록 버퍼링 회로의 동작과 도 3에 도시된 본 발명의 실시예에 따른 클록 버퍼링 회로의 동작을 비교하여 도시한 타이밍 다이어그램이다.
도 6은 본 발명의 실시예에 따른 클록 버퍼링 회로가 적용된 지연고정루프회로를 도시한 블록 다이어그램이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 실시예에 따라 외부클록을 버퍼링하여 내부클록을 생성하기 위한 회로를 상세히 도시한 회로도이다.
도 3을 참조하면, 외부클록(EXT_CLK)을 입력받아 각각 서로 다른 지연량을 반영하여 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)을 생성하기 위한 클록 지연부(340)와, 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD) 중 가장 큰 지연량이 반영된 클록(EXT_CLKDD)부터 가장 작은 지연량이 반영된 클록(/EXT_CLK) 순서대로 클록 인에이블 신호(CKE)를 각각 동기화시켜 동기화 클록 인에이블 신호(SYNC_CKE)를 생성하기 위한 클록 동기화부(300), 및 외부클록(EXT_CLK)에 대응하는 내부클록(INT_CLK)을 생성하되, 동기화 클록 인에이블 신호(SYNC_CKE)에 응답하여 그 동작이 온/오프 제어되는 내부클록 생성부(320)를 구비한다.
여기서, 클록 지연부(340)는, 외부클록(EXT_CLK)을 입력받아 예정된 제1 지연량만큼 지연하여 제1 동기화 클록(/EXT_CLK, EXT_CLKD) - 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 포함됨 - 을 생성하기 위한 제1 지연부(341, 342)와, 제1 동기화 클록(/EXT_CLK, EXT_CLKD)을 입력받아 예정된 제2 지연량만큼 지연하여 제2 동기화 클록(EXT_CLKD, /EXT_CLKD) - 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 포함됨 - 을 생성하기 위한 제2 지연부(342, 343), 및 제2 동기화 클록(EXT_CLKD, /EXT_CLKD)을 입력받아 예정된 제3 지연량만큼 지연하여 제3 동기화 클록(/EXT_CLKD, EXT_CLKDD) - 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 포함됨 - 을 생성하기 위한 제3 지연부(343, 344)를 구비한다.
참고로, 클록 지연부(340)에 구비되는 제1 지연부(341, 342), 제2 지연부(342, 343), 제3 지연부(343, 344)는 내부에 포함된 구성요소들(INV2, INV3)이 서로 겹쳐 있는 것을 알 수 있는데, 이는 본 발명의 실시예에 따른 클록 지연부(340)에서 다수의 인버터(INV1, INV2, INV3, INV4)를 이용하여 클록을 지연시킨다는 회로적인 특징 때문에 그렇게 표현된 것뿐이며, 도면에 도시된 것과 다른 방식으로 꾸며지는 회로에서는 내부에 포함된 구성요소 들이 서로 겹치지 않게 구성할 수도 있다.
즉, 도면에 도시된 것과 같은 클록 지연부(340)는 하나의 실시예일 뿐이며, 도면에 도시된 것과 다른 형태로 구성되는 회로인 경우도 본원발명의 범주에 포함된다.
따라서, 도면에 도시된 것과 같은 클록 지연부(340)는 다음과 같이 좀 더 구체적으로 구성요소를 나눌 수 있다.
외부클록(EXT_CLK)을 입력받아 그 위상을 반전함으로써 외부클록(EXT_CLK)에 비해 예정된 지연량만큼 지연된 제1 클록(/EXT_CLK) - 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 포함됨 - 을 생성하는 제1인버터(INV1)와, 제1 클록(/EXT_CLK)을 입력받아 그 위상을 반전함으로써 제1 클록(/EXT_CLK)에 비해 예정된 지연량만큼 지연된 제2 클록(EXT_CLKD) - 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 포함됨 - 을 생성하는 제2 인버터(INV2)와, 제2 클록(EXT_CLKD)을 입력받아 그 위상을 반전함으로써 제2 클록(EXT_CLKD)에 비해 예정된 지연량만큼 지연된 제3 클록(/EXT_CLKD) - 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 포함됨 - 을 생성하는 제3 인버터(INV3), 및 제3 클록(/EXT_CLKD)을 입력받아 그 위상을 반전함으로써 제3 클록(/EXT_CLKD)에 비해 예정된 지연량만큼 지연된 제4 클록(EXT_CLKDD) - 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 포함됨 - 을 생성하는 제4 인버터(INV4)를 구비한다.
그리고, 도면에 도시된 것과 같은 클록 지연부(340)에서는 제1 지연부(341, 342)에서 입력되는 클록(EXT_CLK, /EXT_CLK)을 지연시켜 출력(/EXT_CLK, EXT_CLKD)하기 위한 제1 지연량, 제2 지연부(342, 343)에서 입력되는 클록(/EXT_CLK, EXT_CLKD)을 지연시켜 출력(EXT_CLKD, /EXT_CLKD)하기 위한 제2 지연량, 제3 지연부(343, 344)에서 입력되는 클록(EXT_CLKD, /EXT_CLKD)을 지연시켜 출력(/EXT_CLKD, EXT_CLKDD)하기 위한 제3 지연량은 서로 동일한 지연량을 갖는 상태가 된다. 즉, 제1 인버터(INV1) 내지 제4 인버터(INV4)는 모두 같은 사이즈를 갖는 상태가 되어 입력되는 클록을 모두 동일한 지연량만큼 지연시켜 출력한다.
하지만, 도면에 도시된 것과 다르게 구성된 회로에서는 제1 지연량 내지 제3 지연량이 각각 서로 다른 지연량을 갖거나 일부는 동일한 지연량을 갖고 나머지는 다른 지연량을 갖는 상태가 될 수도 있다.
그리고, 클록 동기화부(300)는, 클록 인에이블 신호(CKE)를 입력받아 제3 동기화 클록(/EXT_CLKD, EXT_CLKDD)을 기준으로 동기화시키기 위한 제1 동기화부(301)와, 제1 동기화부(301)의 출력신호를 입력받아 제2 동기화 클록(EXT_CLKD, /EXT_CLKD)을 기준으로 동기화시키기 위한 제2 동기화부(303), 및 제2 동기화부(303)의 출력신호를 입력받아 제1 동기화 클록(/EXT_CLK, EXT_CLKD)을 기준으로 동기화시키기 위한 제3 동기화부(305)를 구비한다.
참고로, 도면에 도시된 클록 동기화부(300)에는 클록 동기화 동작을 수행하기 위한 다수의 전달게이트(PG1, PG2, PG3)뿐만 아니라 클록의 논리레벨이 플로팅(floating)되는 것을 방지하기 위한 다수의 인버터(INV5, INV6, INV7, INV8. INV9. INV10. INV11)도 구비되어 있는데, 이를 제1 동기화부 내지 제3 동기화부(301, 303, 305)로만 표현한 이유는, 본 발명의 실시예에 따른 클록 동기화부(300)에서 가장 중요한 동작은, 입력되는 클록 인에이블 신호(CKE)를 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 동기화시켜 출력하되, 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD) 중 가장 큰 지연량이 반영된 클록부터 가장 작은 지연량이 반영된 클록 순서(EXT_CLKDD -> /EXT_CLKD -> EXT_CLKD -> /EXT_CLK)대로 클록 인에이블 신호(CKE)를 각각 동기화시킨다는 동작이기 때문에 이를 가장 단순화하여 표현한 것뿐이며, 도면에 도시된 회로에 충실하게 표현을 해본다면 다음과 같이 표현될 수 있다.
정 제어 입력단으로 인가되는 제3 클록(/EXT_CLKD)과 부 제어 입력단으로 인가되는 제4 클록(EXT_CLKDD)에 응답하여 신호 입력단으로 인가되는 위상이 반전된 클록 인에이블 신호(/CKE)를 신호 출력단으로 전달하는 것을 제어하기 위한 제1 전달제어 게이트(PG1)와, 정 제어 입력단으로 인가되는 제2 클록(EXT_CLKD)과 부 제어 입력단으로 인가되는 제3 클록(/EXT_CLKD)에 응답하여 신호 입력단으로 인가되는 제1 전달제어 게이트(PG1)의 출력신호를 신호 출력단으로 전달하는 것을 제어하기 위한 제2 전달제어 게이트(PG2), 및 정 제어 입력단으로 인가되는 제1 클록(/EXT_CLK)과 부 제어 입력단으로 인가되는 제2 클록(EXT_CLKD)에 응답하여 신호 입력단으로 인가되는 제2 전달제어 게이트(PG2)의 출력신호를 동기화 클록 인에이블 신호(SYNC_CKE)로서 신호 출력단에 전달하는 것을 제어하기 위한 제3 전달제어 게이트(PG3)를 구비한다.
또한, 제1 전달제어 게이트(PG1), 제2 전달제어 게이트(PG2), 제3 전달제어 게이트(PG3)의 신호 출력단에 각각 접속되어 출력되는 신호가 플로팅(floating)되는 것을 방지하기 위한 제1 래치(302), 제2 FOWL(304), 제3 래치(306)를 더 구비한다.
그리고, 내부클록 생성부(320)는, 동기화 클록 인에이블 신호(SYNC_CKE)의 활성화구간에서 외부클록(EXT_CLK)의 토글링에 대응하여 내부클록(INT_CLK)을 토글링시키고, 동기화 클록 인에이블 신호(SYNC_CKE)의 비활성화구간에서 외부클록(EXT_CLK)의 토글링과 상관없이 내부클록(INT_CLK)을 예정된 논리레벨로 고정시키는 동작을 수행한다.
따라서, 내부클록 생성부(320)는, 제3 전달제어 게이트(PG3)의 신호 출력단에 실린 동기화 클록 인에이블 신호(SYNC_CKE)와 외부클록(EXT_CLK) 사이에 논리곱 연산을 수행하여 내부클록(INT_CLK)을 생성하기 위한 낸드게이트(NAND)와 인버터(INV12)를 구비한다.
도 4는 도 1에 도시된 종래기술에 따른 클록 버퍼링 회로의 동작과 도 3에 도시된 본 발명의 실시예에 따른 클록 버퍼링 회로의 동작을 비교하여 도시한 타이밍 다이어그램이다.
도 4를 참조하면, 종래기술에 따른 클록 버퍼링 회로의 동작(A)과 본 발명의 실시예에 따른 클록 버퍼링 회로의 동작(B)이 각각 따로 도시되는 것을 알 수 있으며, 클록 인에이블 신호(CKE)가 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이하는 과정에서의 버퍼링 동작을 도시한 것을 알 수 있다.
먼저, 종래기술에 따른 클록 버퍼링 회로의 동작(A)을 살펴보면 다음과 같다.
(A)도면에 도시된 것과 같이 외부클록(EXT_CLK)이 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(rising edge)하는 시점과 거의 동시에 클록 인에이블 신호(CKE)가 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge)하게 되는 현상이 발생하게 되면, 클록 인에이블 신호(CKE)를 외부클록(EXT_CLK)의 위상을 반전한 클록(/EXT_CLK)에 동기화시켜 동기화된 클록 인에이블 신호(SYNC_CKE)를 생성하는 과정에서 발생하는 글리치(glitch)와 동기화된 클록 인에이블 신호(SYNC_CKE)와 외부클록(EXT_CLK) 사이에 논리곱 연산을 수행하여 내부클록(INT_CLK)을 발생시키는 과정에서 발생하는 글리치(glitch)로 인해 생성된 내부클록(INT_CLK)이 도면에 도시된 것처럼 정확한 논리레벨을 알 수 없는 문제점(①)이 발생하는 것을 알 수 있다.
즉, 글리치(glitch)로 인해 외부클록(EXT_CLK)이 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(raising edge)되는 시점보다 동기화된 클록 인에이블 신호(SYNC_CKE)가 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge)되는 시점보다 뒤쪽에 위치 - 얼마만큼 뒤쪽인지 미리 알 수 없음 - 하게 되며, 이로 인해, 외부클록(EXT_CLK)에 대응하여 내부클록(INT_CLK)이 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(raising edge)한 이후 곧 이어서 - 얼마만큼 이후인지 미리 알 수 없음 - 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge)하게 되어 내부클록(INT_CLK)이 정상적인 토글링 구간을 유지하지 못하게 될 수 있다.
이렇게, 종래기술에 따른 클록 버퍼링 회로에서는 외부클록(EXT_CLK)의 논리레벨이 천이하는 시점과 클록 인에이블 신호(CKE)가 토글링하는 시점이 서로 인접하게 되면, 내부클록(INT_CLK)이 정상적인 클록 신호로서 인식되지 못하는 펄스가 발생할 수 있으며, 이로 인해 반도체 장치가 전체적으로 오동작할 수 있다.
반면, 본 발명의 실시예에 따른 클록 버퍼링 회로의 동작(B)을 살펴보면 다음과 같다.
(B)도면에 도시된 것과 같이 외부클록(EXT_CLK)이 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge)하는 시점과 거의 동시에 클록 인에이블 신호(CKE)가 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이하게 되는 현상이 발생하더라도, 클록 인에이블 신호(CKE)를 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD) 동기화시켜 동기화된 클록 인에이블 신호(SYNC_CKE)를 생성하는 과정에서 각각의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 클록 인에이블 신호(CKE)가 각각 동기화되므로 동기화되는 과정에서 글리치(glitch)가 거의 발생하지 않게 된다.
동시에, 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD) 중 가장 큰 지연량이 반영된 클록부터 가장 작은 지연량이 반영된 클록 순서(EXT_CLKDD -> /EXT_CLKD -> EXT_CLKD -> /EXT_CLK)대로 클록 인에이블 신호(CKE)를 동기화시켜 동기화된 클록 인에이블 신호(SYNC_CKE)를 생성하므로, 항상 외부클록(EXT_CLK)의 위상을 반전한 클록(/EXT_CLK)이 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(rising edge)하는 동작이 발생한 이후에 동기화된 클록 인에이블 신호(SYNC_CKE)가 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge)하는 동작이 발생하게 되며, 이로 인해, 외부클록(EXT_CLK)과 동기화된 클록 인에이블 신호(SYNC_CKE) 사이에 논리곱 연산을 수행하여 내부클록(INT_CLK)을 생성하는 과정에서 내부클록(INT_CLK)은 도면에 도시된 것처럼 항상 정확한 논리레벨을 갖는 상태(②)가 되는 것을 알 수 있다.
즉, 본원발명의 실시예에 따른 클록 버퍼링 회로에서는, 항상 외부클록(EXT_CLK)이 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge) 된 이후에 동기화된 클록 인에이블 신호(SYNC_CKE)가 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge)하게 되기 때문에, 그에 대응하여 발생하는 내부클록(INT_CLK)이 항상 정상적인 토글링 구간을 가질 수 있도록 할 수 있다.
이렇게, 본 발명의 실시예에 따른 클록 버퍼링 회로에서는 외부클록(EXT_CLK)의 논리레벨이 천이하는 시점과 클록 인에이블 신호(CKE)가 토글링하는 시점이 서로 인접하더라도, 내부클록(INT_CLK)이 항상 정상적인 토글링 구간을 가질 수 있도록 할 수 있으며, 이로 인해, 반도체 장치가 오동작하는 것을 방지할 수 있다.
도 5는 도 1에 도시된 종래기술에 따른 클록 버퍼링 회로의 동작과 도 3에 도시된 본 발명의 실시예에 따른 클록 버퍼링 회로의 동작을 비교하여 도시한 타이밍 다이어그램이다.
도 5를 참조하면, 종래기술에 따른 클록 버퍼링 회로의 동작(A)과 본 발명의 실시예에 따른 클록 버퍼링 회로의 동작(B)이 각각 따로 도시되는 것을 알 수 있으며, 클록 인에이블 신호(CKE)가 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이하는 과정에서의 버퍼링 동작을 도시한 것을 알 수 있다.
먼저, 종래기술에 따른 클록 버퍼링 회로의 동작(A)을 살펴보면 다음과 같다.
(A)도면에 도시된 것과 같이 외부클록(EXT_CLK)이 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(rising edge)하는 시점과 거의 동시에 클록 인에이블 신호(CKE)가 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(rising edge)하게 되는 현상이 발생하게 되면, 클록 인에이블 신호(CKE)를 외부클록(EXT_CLK)의 위상을 반전한 클록(/EXT_CLK)에 동기화시켜 동기화된 클록 인에이블 신호(SYNC_CKE)를 생성하는 과정에서 발생하는 글리치(glitch)와 동기화된 클록 인에이블 신호(SYNC_CKE)와 외부클록(EXT_CLK) 사이에 논리곱 연산을 수행하여 내부클록(INT_CLK)을 발생시키는 과정에서 발생하는 글리치(glitch)로 인해 생성된 내부클록(INT_CLK)이 도면에 도시된 것처럼 정상적인 활성화구간을 가지지 못하는 문제점(①)이 발생하는 것을 알 수 있다.
즉, 글리치(glitch)로 인해 외부클록(EXT_CLK)이 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(raising edge)되는 시점보다 동기화된 클록 인에이블 신호(SYNC_CKE)가 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(raising edge)되는 시점보다 뒤쪽에 위치 - 얼마만큼 뒤쪽인지 미리 알 수 없음 - 하게 되며, 이로 인해, 외부클록(EXT_CLK)에 대응하여 내부클록(INT_CLK)이 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(raising edge)하는 시점이 뒤로 밀리 - 얼마만큼 뒤쪽인지 미리 알 수 없음 - 게 되어 내부클록(INT_CLK)이 정상적인 토글링 구간을 유지하지 못하게 될 수 있다.
이렇게, 종래기술에 따른 클록 버퍼링 회로에서는 외부클록(EXT_CLK)의 논리레벨이 천이하는 시점과 클록 인에이블 신호(CKE)가 토글링하는 시점이 서로 인접하게 되면, 내부클록(INT_CLK)이 정상적인 클록 신호로서 인식되지 못하는 펄스가 발생할 수 있으며, 이로 인해 반도체 장치가 전체적으로 오동작할 수 있다.
반면, 본 발명의 실시예에 따른 클록 버퍼링 회로의 동작(B)을 살펴보면 다음과 같다.
(B)도면에 도시된 것과 같이 외부클록(EXT_CLK)이 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge)하는 시점과 거의 동시에 클록 인에이블 신호(CKE)가 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(raising edge)하게 되는 현상이 발생하더라도, 클록 인에이블 신호(CKE)를 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD) 동기화시켜 동기화된 클록 인에이블 신호(SYNC_CKE)를 생성하는 과정에서 각각의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 클록 인에이블 신호(CKE)가 각각 동기화되므로 동기화되는 과정에서 글리치(glitch)가 거의 발생하지 않게 된다.
동시에, 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD) 중 가장 큰 지연량이 반영된 클록부터 가장 작은 지연량이 반영된 클록 순서(EXT_CLKDD -> /EXT_CLKD -> EXT_CLKD -> /EXT_CLK)대로 클록 인에이블 신호(CKE)를 동기화시켜 동기화된 클록 인에이블 신호(SYNC_CKE)를 생성하므로, 항상 외부클록(EXT_CLK)의 위상을 반전한 클록(/EXT_CLK)이 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(rising edge)하는 동작이 발생한 이후에 동기화된 클록 인에이블 신호(SYNC_CKE)가 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(raising edge)하는 동작이 발생하게 되며, 이로 인해, 외부클록(EXT_CLK)과 동기화된 클록 인에이블 신호(SYNC_CKE) 사이에 논리곱 연산을 수행하여 내부클록(INT_CLK)을 생성하는 과정에서 내부클록(INT_CLK)은 도면에 도시된 것처럼 항상 정확한 논리레벨을 갖는 상태(②)가 되는 것을 알 수 있다.
즉, 본원발명의 실시예에 따른 클록 버퍼링 회로에서는, 항상 외부클록(EXT_CLK)이 로직'하이'(High)의 활성화상태에서 로직'로우'(Low)의 비활성화상태로 천이(falling edge) 된 이후에 동기화된 클록 인에이블 신호(SYNC_CKE)가 로직'로우'(Low)의 비활성화상태에서 로직'하이'(High)의 활성화상태로 천이(raising edge)하게 되기 때문에, 그에 대응하여 발생하는 내부클록(INT_CLK)이 항상 정상적인 토글링 구간을 가질 수 있도록 할 수 있다.
이렇게, 본 발명의 실시예에 따른 클록 버퍼링 회로에서는 외부클록(EXT_CLK)의 논리레벨이 천이하는 시점과 클록 인에이블 신호(CKE)가 토글링하는 시점이 서로 인접하더라도, 내부클록(INT_CLK)이 항상 정상적인 토글링 구간을 가질 수 있도록 할 수 있으며, 이로 인해, 반도체 장치가 오동작하는 것을 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 외부클록(EXT_CLK)을 버퍼링하여 내부클록(INT_CLK)을 생성할 때, 외부클록(EXT_CLK)에 비동기화(asynchronous)된 클록 인에이블 신호(CKE)를 사용하여 버퍼링 동작을 온/오프(on/off) 제어하는 과정에서 외부클록(EXT_CLK)을 단계적으로 지연시킨 다수의 동기화 클록(/EXT_CLK, EXT_CLKD, /EXT_CLKD, EXTCLKDD)에 클록 인에이블 신호를 설정된 순서 - 가장 큰 지연량이 반영된 클록부터 가장 작은 지연량이 반영된 클록 순서(EXTCLKDD -> /EXT_CLKD -> EXT_CLKD -> /EXT_CLK) - 대로 각각 동기화시킴으로써 글리치(glitch)가 발생하는 것을 방지할 수 있으며, 이로 인해, 클록 인에이블 신호(CKE)의 논리레벨이 천이하는 시점과 상관없이 외부클록(EXT_CLK)의 토글링 구간에 정확히 대응하는 토글링 구간을 갖는 내부클록(INT_CLK)을 발생시키는 것이 가능하다.
참고로, 전술한 본 발명의 실시예에 따른 클록 버퍼링 회로는, 단순히 외부클록을 버퍼링하여 내부클록을 생성하는 동작을 제어하기 회로에만 적용되는 것이아니라 도 6에 도시된 것과 같은 지연고정루프회로에서 파워 다운 모드(power down mode) 진입을 제어하기 위한 구성요소(PDN_CTRL, (2))에 적용될 수도 있다.
즉, 본 발명의 실시예에 따른 클록 버퍼링 회로는, 일정한 주기로 토글링 하는 클록을 전달하는 과정에서 특정제어신호 - 클록의 주기에 동기화되지 않은 신호임 - 에 대응하여 그 전달을 온/오프 제어하는 회로라면 어디에든 적용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
100, 300 : 클록 동기화부 340 : 클록 지연부
120, 320 : 내부클록 생성부

Claims (4)

  1. 외부클록을 입력받아 각각 서로 다른 지연량을 반영하여 다수의 동기화 클록을 생성하기 위한 클록 지연부;
    상기 다수의 동기화 클록 중 가장 큰 지연량이 반영된 클록부터 가장 작은 지연량이 반영된 클록 순서대로 클록 인에이블 신호를 각각 동기화시켜 동기화 클록 인에이블 신호를 생성하기 위한 클록 동기화부; 및
    상기 외부클록에 대응하는 내부클록을 생성하되, 상기 동기화 클록 인에이블 신호에 응답하여 그 동작이 온/오프 제어되는 내부클록 생성부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 다수의 동기화 클록에는 제1 내지 제3 동기화 클록이 포함되며,
    상기 클록 지연부는,
    상기 외부클록을 예정된 제1 지연량만큼 지연시켜 상기 제1 동기화 클록으로서 출력하고,
    상기 제1 동기화 클록을 예정된 제2 지연량만큼 지연시켜 상기 제2 동기화 클록으로서 출력하며,
    상기 제2 동기화 클록을 예정된 제3 지연량만큼 지연시켜 상기 제3 동기화 클록으로서 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 다수의 동기화 클록에는 제1 내지 제3 동기화 클록이 포함되며,
    상기 클록 지연부는,
    상기 외부클록을 설정된 제1 지연량만큼 지연시켜 상기 제1 동기화 클록으로서 출력하고,
    상기 외부클록을 설정된 제2 지연량 - 상기 설정된 제1 지연량보다 큼 - 만큼 지연시켜 상기 제2 동기화 클록으로서 출력하며,
    상기 외부클록을 설정된 제3 지연량 - 상기 설정된 제2 지연량보다 큼 - 만큼 지연시켜 상기 제3 동기화 클록으로서 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 클록 동기화부는,
    상기 클록 인에이블 신호를 입력받아 상기 제3 동기화 클록을 기준으로 동기화시켜 제1 동기화 중간 클록 인에이블 신호로서 출력하고,
    상기 제1 동기화 중간 클록 인에이블 신호를 상기 제2 동기화 클록을 기준으로 동기화시켜 제2 동기화 중간 클록 인에이블 신호로서 출력하며,
    상기 제2 동기화 중간 클록 인에이블 신호를 상기 제1 동기화 클록을 기준으로 동기화시켜 상기 동기화 클록 인에이블 신호로서 출력하는 것을 특징으로 하는 반도체 장치.
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