KR20110138172A - 광전 변환 장치 및 그 제작 방법 - Google Patents

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Abstract

본 발명은, 새로운 반사 방지 구조를 갖는 광전 변환 장치를 제공한다. 반도체 기판 또는 반도체막 표면을 에칭하여 반사 방지 구조를 형성하는 것이 아니라, 반도체 표면에 같은 종류 또는 상이한 종류의 반도체를 성장시켜 요철 구상으로 한다. 예를 들어, 광전 변환 장치의 광 입사면 측에 표면에 복수의 돌기부를 갖는 반도체층을 형성함으로써 표면 반사를 대폭으로 저감한다. 이에 따른 구조는 기상 성장법으로 제작할 수 있으므로, 반도체를 오염시키지 않는다.

Description

광전 변환 장치 및 그 제작 방법{PHOTOELECTRIC CONVERSION DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 광전 변환 장치 및 그 제작 방법에 관한 것이다.
근년, 지구 온난화 대책으로서, 발전할 때 이산화 탄소가 배출되지 않는 발전 수단인 광전 변환 장치가 주목을 받고 있다. 그 대표적인 예로서는, 옥외에서 태양광으로 발전하는 주택용 등의 전력 공급용 태양 전지가 알려져 있다. 이와 같은 태양 전지에는, 주로 단결정 실리콘이나 다결정 실리콘 등의 결정성 실리콘 태양 전지가 사용된다.
단결정 실리콘 기판이나 다결정 실리콘 기판을 사용한 태양 전지 표면은, 표면 반사를 저감시키기 위하여 요철(凹凸) 구조가 형성된다. 실리콘 기판 표면에 형성되는 요철 구조는, 실리콘 기판을 NaOH 등의 알칼리 용액으로 에칭하여 형성된다. 알칼리 용액은 실리콘의 결정면 방위에 대하여 에칭 속도가 상이하므로, 예를 들어 (100)면의 실리콘 기판을 사용하면, 피라미드(Pyramid)형의 요철 구조가 형성된다.
상술한 바와 같은 요철 구조는, 태양 전지의 표면 반사를 저감할 수 있지만, 에칭할 때 사용하는 알칼리 용액은 실리콘 반도체의 오염원이 될 수도 있다. 또한, 에칭 특성은 알칼리 용액의 농도나 온도에 따라 크게 달라지므로, 실리콘 기판 표면에 요철 구조를 재현성 좋게 형성시키기에는 어려움이 따른다. 그래서, 레이저 가공 기술과 화학 에칭을 조합한 방법이 개시되어 있다(예를 들어, 특허 문헌 1 참조).
한편, 실리콘 등의 반도체 박막을 광전 변환층으로 하는 태양 전지에서는, 상술한 바와 같은 알칼리 용액을 사용한 에칭으로 실리콘 박막 표면에 요철 구조를 형성하는 것은 어렵다.
일본국 특개2003-258285호 공보
어떻게 하든, 실리콘 기판 표면에 요철 구조를 형성하기 위하여 실리콘 기판 자체를 에칭하는 방법에는, 요철 형상의 제어성에 문제가 있고, 태양 전지의 특성에도 영향을 주므로 바람직하지 않다. 또한, 실리콘 기판을 에칭하기에는 알칼리 용액이나 많은 세정수가 필요하고, 실리콘 기판의 오염에도 주의를 기울일 필요가 있어 생산성의 관점에서도 바람직하지 않다.
따라서, 본 발명의 일 형태는, 새로운 반사 방지 구조를 갖는 광전 변환 장치를 제공하는 것을 과제로 한다.
본 발명의 일 형태는, 반도체 기판 또는 반도체막 표면을 에칭하여 반사 방지 구조를 형성하지 않고, 반도체 표면에 같은 종류 또는 다른 종류의 반도체를 성장시켜 요철 구조로 하는 것을 요지로 한다.
예를 들어, 광전 변환 장치의 광 입사면 측에, 표면에 복수의 돌기부를 갖는 반도체층을 형성함으로써, 표면 반사를 대폭으로 저감한다. 이에 따른 구조는 기상 성장법으로 제작할 수 있으므로, 반도체를 오염시키지 않는다.
기상 성장법을 사용하면, 위스커(Whisker)를 복수 갖는 반도체층을 성장시킬 수 있고, 이에 따라 광전 변환 장치의 반사 방지 구조를 형성할 수 있다.
또한, 본 발명의 일 형태는, 도전층 위에 형성된 제 1 도전형인 결정성 반도체 영역과, 상기 제 1 도전형인 결정성 반도체 영역 위에 형성되고 결정성 반도체로 형성된 복수의 위스커를 가짐으로써 요철 표면을 갖는 결정성 반도체 영역과, 요철 표면을 갖는 결정성 반도체 영역의 상기 요철 표면을 피복하도록 형성된 제 1 도전형과는 반대의 제 2 도전형인 결정성 반도체 영역을 갖는 광전 변환 장치이다.
또한, 본 발명의 일 형태는, 전극 위에 적층된 제 1 도전형인 결정성 반도체 영역, 진성(眞性)인 결정성 반도체 영역, 및 제 2 도전형인 결정성 반도체 영역을 갖고, 진성인 결정성 반도체 영역이 결정성 반도체 영역, 및 상기 결정성 반도체 영역 위에 형성되고, 결정성 반도체로 형성되는 복수의 위스커를 갖는 것을 특징으로 하는 광전 변환 장치이다. 즉, 진성인 결정성 반도체 영역은, 복수의 위스커를 가지므로 제 2 도전형인 결정성 반도체 영역 표면이 요철 형상이다. 또한, 진성인 결정성 반도체 영역 및 제 2 도전형인 결정성 반도체 영역 계면은 요철 형상이다.
또한, 본 발명의 일 형태는, 전극 위에 적층된 제 1 도전형인 결정성 반도체 영역, 진성인 결정성 반도체 영역, 및 제 2 도전형인 결정성 반도체 영역을 갖고, 제 1 도전형인 결정성 반도체 영역이 제 1 도전형을 부여하는 불순물 원소를 갖는 결정성 반도체 영역, 및 상기 결정성 반도체 영역 위에 형성되고, 제 1 도전형을 부여하는 불순물 원소를 갖는 결정성 반도체로 형성되는 복수의 위스커를 갖는 것을 특징으로 하는 광전 변환 장치이다. 즉, 제 1 도전형인 결정성 반도체 영역은, 복수의 위스커를 가지므로 제 2 도전형인 결정성 반도체 영역 표면이 요철 형상이다. 또한, 제 1 도전형인 결정성 반도체 영역 및 진성인 결정성 반도체 영역 계면은 요철 형상이다.
또한, 상기 광전 변환 장치에 있어서, 제 1 도전형인 결정성 반도체 영역은, n형 반도체 영역 및 p형 반도체 영역의 어느 하나이고, 제 2 도전형인 결정성 반도체 영역은, n형 반도체 영역 및 p형 반도체 영역의 다른 하나이다.
또한, 본 발명의 일 형태는, 상기 구성에 더하여 상기 제 2 도전형인 결정성 반도체 영역 위에 적층된 제 3 도전형인 반도체 영역, 진성인 반도체 영역, 및 제 4 도전형인 반도체 영역을 갖는 광전 변환 장치이다. 그래서, 제 4 도전형인 결정성 반도체 영역 표면이 요철 형상이다. 또한, 진성인 결정성 반도체 영역 및 진성인 반도체 영역의 밴드 갭이 상이하다.
또한, 상기 광전 변환 장치에 있어서, 제 1 도전형인 결정성 반도체 영역 및 제 3 도전형인 반도체 영역은, n형 반도체 영역 및 p형 반도체 영역의 어느 하나이고, 제 2 도전형인 결정성 반도체 영역 및 제 4 도전형인 반도체 영역은, n형 반도체 영역 및 p형 반도체 영역의 다른 하나이다.
제 1 도전형인 결정성 반도체 영역 또는 진성인 결정성 반도체 영역에 형성되는 복수의 위스커의 축의 방향은, 전극의 법선(法線) 방향이라도 좋다. 또는, 제 1 도전형인 결정성 반도체 영역 또는 진성인 결정성 반도체 영역에 형성되는 복수의 위스커의 축의 방향은 일치하지 않아도 좋다.
전극은, 도전층을 갖는다. 도전층은, 실리콘과 반응하여 실리사이드를 형성하는 금속 원소로 형성할 수 있다. 또는, 도전층은 백금, 알루미늄, 구리로 대표되는 금속 원소 등의 도전성이 높은 재료로 형성되는 층과, 실리콘과 반응하여 실리사이드를 형성하는 금속 원소로 형성되는 층의 적층 구조로 할 수 있다.
전극은, 도전층을 덮는 혼합층을 가져도 좋다. 혼합층으로서는, 도전층을 형성하는 금속 원소 및 실리콘을 가져도 좋다. 또한, 도전층을 실리콘과 반응하여 실리사이드를 형성하는 금속 원소로 형성하는 경우, 혼합층은 실리사이드로 형성되어도 좋다.
광전 변환 장치에 있어서, 제 1 도전형인 결정성 반도체 영역 또는 진성인 결정성 반도체 영역에 복수의 위스커를 가짐으로써, 표면에 있어서의 광의 반사율을 저감할 수 있다. 또한, 광전 변환층에 입사한 광은, 광 차폐 효과에 의하여 광전 변환층으로 흡수되기 때문에, 광전 변환 장치의 특성을 높일 수 있다.
또한, 본 발명의 일 형태는, 도전층 위에 실리콘을 포함하는 퇴적성 가스 및 제 1 도전형을 부여하는 가스를 원료 가스에 사용한 감압 CVD(LP CVD: Low Pressure Chemical Vapor Deposition)법에 의하여, 제 1 도전형인 결정성 반도체 영역을 형성하고, 실리콘을 포함하는 퇴적성 가스를 원료 가스에 사용한 감압 CVD법에 의하여 제 1 도전형인 결정성 반도체 영역 위에 결정성 반도체 영역 및 결정성 반도체로 형성되는 복수의 위스커를 갖는 진성인 결정성 반도체 영역을 형성하고, 실리콘을 포함하는 퇴적성 가스 및 제 2 도전형을 부여하는 가스를 원료 가스에 사용한 감압 CVD법에 의하여 진성인 결정성 반도체 영역 위에 제 2 도전형인 결정성 반도체 영역을 형성하는 것을 특징으로 하는 광전 변환 장치의 제작 방법이다.
또한, 본 발명의 일 형태는, 도전층 위에 실리콘을 포함하는 퇴적성 가스 및 제 1 도전형을 부여하는 가스를 원료 가스로 사용한 감압 CVD법에 의하여 결정성 반도체 영역 및 결정성 반도체로 형성되는 복수의 위스커를 갖는 제 1 도전형인 결정성 반도체 영역을 형성하고, 실리콘을 포함하는 퇴적성 가스를 원료 가스로 사용한 감압 CVD법에 의하여 제 1 도전형인 결정성 반도체 영역 위에 진성인 결정성 반도체 영역을 형성하고, 실리콘을 포함하는 퇴적성 가스 및 제 2 도전형을 부여하는 가스를 원료 가스로 사용한 감압 CVD법에 의하여 진성인 결정성 반도체 영역 위에 제 2 도전형인 결정성 반도체 영역을 형성하는 것을 특징으로 하는 광전 변환 장치의 제작 방법이다.
또한, 감압 CVD법은, 550℃보다 높은 온도로 행한다. 또한, 실리콘을 포함하는 퇴적성 가스는, 수소화 실리콘, 불화 실리콘, 또는 염화 실리콘을 사용하여도 좋다. 또한, 제 1 도전형을 부여하는 가스는, 디보란 및 포스핀의 어느 하나이고, 제 2 도전형을 부여하는 가스는 디보란 및 포스핀의 다른 하나이다.
실리콘과 반응하여 실리사이드를 형성하는 금속 원소로 형성되는 도전층 위에 감압 CVD법을 사용하여 복수의 위스커를 갖는 제 1 도전형인 결정성 반도체 영역 또는 진성인 결정성 반도체 영역을 형성할 수 있다.
또한, 본 명세서에 있어서, 진성 반도체란, 페르미 준위가 밴드 갭 중앙에 위치하는 소위 진성 반도체 외, 반도체에 포함되는 p형 또는 n형을 부여하는 불순물이 1×1020cm-3 이하의 농도이고, 암 전도도에 대하여 광 전도도가 100배 이상인 반도체를 포함한다. 이 진성 반도체에는, 주기율표 제 13 족 또는 제 15 족의 불순물 원소가 포함되는 것을 포함한다. 따라서, 진성 반도체 대신에 n형 또는 p형의 도전성을 나타내는 반도체라도 과제를 해결할 수 있고, 마찬가지의 작용 효과를 나타내는 것이라면 이것을 사용할 수 있다. 이와 같은 실질적으로 진성인 반도체는, 본 명세서에서는 진성 반도체에 포함된다.
본 발명의 일 형태에 의하여, 제 2 도전형인 결정성 반도체 영역 표면을 요철 형상으로 함으로써 광전 변환 장치의 특성을 향상시킬 수 있다. 즉, 진성인 결정성 반도체 영역의 광 입사 측의 면에 위스커군을 형성함으로써 표면 반사를 저감할 수 있다.
도 1은 광전 변환 장치를 설명하는 단면도.
도 2는 광전 변환 장치를 설명하는 단면도.
도 3은 광전 변환 장치를 설명하는 단면도.
도 4a 내지 도 4c는 광전 변환 장치의 제작 방법을 설명하는 단면도.
도 5는 광전 변환 장치를 설명하는 단면도.
도 6은 광의 정반사율을 도시하는 도면.
도 7은 광전 변환 장치를 설명하는 단면도.
본 발명의 실시형태의 일례에 대해서 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 설명하기 위하여 도면을 참조하는 데에, 동일한 것을 가리키는 부호는 다른 도면간에서도 공통적으로 사용하는 경우가 있다. 또한, 동일한 것을 가리킬 때는 같은 해치 패턴(hatching pattern)을 사용하여 특별히 부호를 붙이지 않는 경우가 있다.
또한, 본 명세서에서 설명하는 각 도면에 있어서, 각 구성의 크기, 층 두께, 또는 영역은, 명료화를 위하여 과장되어 있는 경우가 있다. 따라서, 반드시 그 스케일에 한정되지 않는다.
또한, 본 명세서에서 사용하는 “제 1”, “제 2”, “제 3” 등의 용어는, 구성 요소의 혼동을 피하기 위하여 붙인 것이며, 수적으로 한정하는 것은 아니다. 따라서, 예를 들어, “제 1”을 “제 2” 또는 “제 3” 등으로 적절히 치환하여 설명할 수 있다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태인 광전 변환 장치의 구조에 대하여, 도 1 내지 도 4c를 사용하여 설명한다.
본 실시형태에 나타내는 광전 변환 장치는, 도전층 위에 형성된 제 1 도전형인 결정성 반도체 영역과, 상기 제 1 도전형인 결정성 반도체 영역 위에 형성되고, 결정성 반도체로 형성된 복수의 위스커를 가짐으로써 요철 표면을 갖는 결정성 반도체 영역과, 요철 표면을 갖는 결정성 반도체 영역의 상기 요철 표면을 피복하도록 형성된 제 1 도전형과는 반대의 제 2 도전형인 결정성 반도체 영역을 갖는다.
도 1은, 기판(101), 전극(103), 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 제 1 도전형과는 반대의 제 2 도전형인 결정성 반도체 영역(111), 및 절연층(113)을 갖는 광전 변환 장치이다. 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111)은 광전 변환층으로서 기능한다. 진성인 결정성 반도체 영역은, 결정성 반도체로 형성된 복수의 위스커를 높은 가짐으로써 요철 표면을 갖는 결정성 반도체 영역으로 형성된다. 또한, 제 2 도전형인 결정성 반도체 영역(111) 위에 절연층(113)이 형성된다.
본 실시형태에 있어서는, 전극(103)과 제 1 도전형인 결정성 반도체 영역(107)의 계면이 평탄하다. 한편, 진성인 결정성 반도체 영역(109)은, 평탄부와 복수의 위스커(위스커군)를 갖는다. 그래서, 진성인 결정성 반도체 영역(109) 및 제 2 도전형인 결정성 반도체 영역(111)의 계면이 요철 형상이다. 또한, 제 2 도전형인 결정성 반도체 영역(111)의 표면이 요철 형상이다.
본 실시형태에서는, 제 1 도전형인 결정성 반도체 영역(107)에 p형의 결정성 반도체층을 사용하고, 제 2 도전형인 결정성 반도체 영역(111)에 n형의 결정성 반도체층을 사용하지만, 각각 반대의 도전형을 사용하여도 좋다.
진성인 결정성 반도체 영역(109)에는, 결정성 실리콘 반도체층을 사용한다. 또한, 본 명세서에 있어서 진성 반도체란, 페르미 준위가 밴드 갭 중앙에 위치하는, 소위 진성 반도체 외, 반도체에 포함되는 p형 또는 n형을 부여하는 불순물이 1×1020cm-3 이하의 농도이고, 암 전도도에 대하여 광 전도도가 100배 이상인 반도체를 가리킨다. 이 진성 반도체에는, 주기율표 제 13 족 또는 제 15 족의 불순물 원소가 포함되는 것을 포함한다. 이와 같은 실질적으로 진성인 반도체는, 여기서는 진성 반도체에 포함된다.
기판(101)은, 알루미늄 실리케이트 유리, 바륨 보로실리케이트 유리, 알루미노 보로실리케이트 유리, 사파이어 유리, 석영 유리 등으로 대표되는 유리 기판을 사용할 수 있다. 또한, 스테인리스 등의 금속 기판 등에 절연막을 형성한 기판을 사용하여도 좋다. 본 실시형태에서는, 기판(101)으로서 유리 기판을 사용한다.
또한, 전극(103)은 도전층(104)만인 경우가 있다. 또는, 전극(103)은 도전층(104)과 도전층 표면에 형성되는 혼합층(105)을 갖는 경우도 있다. 또는, 전극(103)은 혼합층(105)만인 경우도 있다.
도전층(104)은 실리콘과 반응하여 실리사이드를 형성하는 금속 원소로 형성한다. 또는 기판(101) 측에 백금, 알루미늄, 구리, 티타늄, 또는 실리콘, 티타늄, 네오디뮴, 스칸듐, 또는 몰리브덴 등의 내열성을 향상시키는 원소가 첨가된 알루미늄 합금 등으로 대표되는 도전성이 높은 금속 원소로 형성되는 층을 갖고, 제 1 도전형인 결정성 반도체 영역(107) 측에 실리콘과 반응하여 실리사이드를 형성하는 금속 원소로 형성되는 층을 갖는 적층 구조로 하여도 좋다. 실리콘과 반응하여 실리사이드를 형성하는 금속 원소로서는, 지르코늄, 티타늄, 하프늄, 바나듐, 니오븀, 탄탈, 크롬, 몰리브덴, 코발트, 니켈 등이 있다.
혼합층(105)은, 도전층(104)을 형성하는 금속 원소 및 실리콘으로 형성되어도 좋다. 또한, 혼합층(105)이 도전층(104)을 형성하는 금속 원소 및 실리콘으로 형성되는 경우, LPCVD법으로 제 1 도전형인 결정성 반도체 영역을 형성할 때의 가열 조건에 의하여 원료 가스의 활성종이 퇴적부에 공급되기 때문에 도전층(104)에 실리콘이 확산되어 혼합층(105)이 형성된다.
도전층(104)을 실리콘과 반응하여 실리사이드를 형성하는 금속 원소로 형성하는 경우, 혼합층(105)에는 실리사이드를 형성하는 금속 원소의 실리사이드, 대표적으로는, 지르코늄 실리사이드, 티타늄 실리사이드, 하프늄 실리사이드, 바나듐 실리사이드, 니오븀 실리사이드, 탄탈 실리사이드, 크롬 실리사이드, 몰리브덴 실리사이드, 코발트 실리사이드, 및 니켈 실리사이드 중 하나 이상이 형성된다. 또는, 실리사이드를 형성하는 금속 원소 및 실리콘의 합금층이 형성된다.
도전층(104) 및 제 1 도전형인 결정성 반도체 영역(107) 사이에 혼합층(105)을 가짐으로써, 도전층(104) 및 제 1 도전형인 결정성 반도체 영역(107) 사이의 계면에 있어서의 저항을 더 저감시킬 수 있으므로, 도전층(104) 위에 직접 제 1 도전형인 결정성 반도체 영역(107)을 적층하는 경우와 비교하여, 직렬 저항을 더 저감할 수 있다. 또한, 도전층(104) 및 제 1 도전형인 결정성 반도체 영역(107)의 밀착성을 높일 수 있고, 광전 변환 장치의 수율을 향상시킬 수 있다.
또한, 도전층(104)은 박(箔) 형상, 판(板) 형상, 그물 형상이라도 좋다. 이와 같은 형상인 경우, 도전층(104)은 단독적으로 형상을 유지할 수 있기 때문에, 기판(101)을 사용할 필요는 없다. 따라서, 비용 절감이 가능하다. 또한, 도전층(104)을 박 형상으로 함으로써, 가요성을 갖는 광전 변환 장치를 제작할 수 있다.
제 1 도전형인 결정성 반도체 영역(107)은 대표적으로는 제 1 도전형을 부여하는 불순물 원소가 첨가된 반도체로 형성된다. 반도체 재료로서는, 생산성이나 가격 등의 관점에서 실리콘을 사용하는 것이 적합하다. 반도체 재료로서 실리콘을 사용하는 경우, 제 1 도전형을 부여하는 불순물 원소로서는, n형을 부여하는 인, 또는 비소, p형을 부여하는 붕소가 채용된다. 여기서는, 제 1 도전형인 결정성 반도체 영역(107)은 p형의 결정성 반도체로 형성한다.
진성인 결정성 반도체 영역(109)은 결정성 반도체 영역(109a)과, 상기 결정성 반도체 영역(109a) 위에 결정성 반도체로 형성되는 위스커(109b)를 복수 갖는 위스커군을 갖는다. 또한, 결정성 반도체 영역(109a) 및 위스커(109b)는 계면이 명확하지 않다. 그래서, 위스커(109b) 사이에 형성되는 골짜기 중 제일 깊은 골짜기 저면을 통하고, 또 전극(103) 표면과 평행한 평면을 결정성 반도체 영역(109a)과 위스커(109b)의 계면으로 한다.
결정성 반도체 영역(109a)은, 제 1 도전형인 결정성 반도체 영역(107)을 덮는다. 또한, 위스커(109b)는 수염 형상의 돌기이며, 복수의 돌기가 분산되어 있다. 또한, 위스커(109b)는 원주 형상, 각 형상 등의 기둥 형상, 원뿔 형상 또는 각뿔 형상의 침 형상이라도 좋다. 위스커(109b)는 정상부(頂部)가 만곡하는 형상이라도 좋다. 위스커(109b)의 폭은, 100nm 이상 10μm 이하, 바람직하게는 500nm 이상 3μm 이하이다. 또한, 위스커(109b)의 축에 있어서의 길이는 300nm 이상 20μm 이하, 바람직하게는 500nm 이상 15μm 이하이다. 본 실시형태에 나타내는 광전 변환 장치는 상기 위스커를 하나 이상 갖는다.
또한, 위스커(109b)의 축에 있어서의 길이란, 위스커(109b)의 정상부(또는 상면의 중심)를 통하는 축에 있어서의, 상기 정상부(또는 상면의 중심)와 결정성 반도체 영역(109a)의 거리를 가리킨다. 또한, 진성인 결정성 반도체 영역(109)의 두께는, 결정성 반도체 영역(109a)의 두께와 위스커(109b)의 정상부로부터 결정성 반도체 영역(109a)까지의 수선(垂線)의 길이(즉, 높이)의 합이 된다. 또한, 위스커(109b)의 폭이란, 결정성 반도체 영역(109a)과 위스커(109b)의 계면에 있어서는 횡단 단면 형상의 장축의 길이를 가리킨다.
또한, 위스커(109b)가 결정성 반도체 영역(109a)으로부터 연장되는 방향을 종 방향이라고 부르고, 종 방향을 따른 단면 형상을 종 단면 형상이라고 부른다. 또한, 종 방향이 법선 방향이 되는 면을 횡단 단면 형상이라고 한다.
도 1에 있어서, 진성인 결정성 반도체 영역(109)에 포함되는 위스커(109b)의 종 방향은 일 방향, 예를 들어 전극(103) 표면에 대한 법선 방향으로 연장된다. 또한, 위스커(109b)의 종 방향은 전극(103) 표면에 대하여 법선 방향과 대략 일치되면 좋고, 그 경우 각각의 방향의 차이는 대표적으로는 5도 이내인 것이 바람직하다.
또한, 도 1에 있어서는, 진성인 결정성 반도체 영역(109)에 포함되는 위스커(109b)의 종 방향은 일 방향, 예를 들어 전극(103) 표면에 대한 법선 방향으로 연장되지만, 위스커의 종 방향은 일치되지 않아도 좋다. 대표적으로는, 종 방향이 법선 방향과 대략 일치되는 위스커와, 종 방향이 법선 방향과는 상이한 위스커를 가져도 좋다.
제 2 도전형인 결정성 반도체 영역(111)은, n형의 결정성 반도체로 형성된다. 또한, 제 2 도전형인 결정성 반도체 영역(111)에 사용할 수 있는 반도체 재료는, 제 1 도전형인 결정성 반도체 영역(107)과 마찬가지다.
본 실시형태에서는, 광전 변환층에 있어서 진성인 결정성 반도체 영역(109) 및 제 2 도전형인 결정성 반도체 영역(111)의 계면, 및 제 2 도전형인 결정성 반도체 영역(111) 표면이 요철 형상이다. 따라서, 절연층(113)으로부터 입사되는 광의 반사율을 저감할 수 있다. 또한, 광전 변환층에 입사된 광은, 광 차폐 효과에 의하여 광전 변환층으로 효율 좋게 흡수되므로, 광전 변환 장치의 특성을 높일 수 있다.
또한, 도 1에 있어서는, 제 1 도전형인 결정성 반도체 영역(107) 및 진성인 결정성 반도체 영역(109)의 계면은 평탄하지만, 도 2에 도시하는 바와 같이, 제 1 도전형인 결정성 반도체 영역(108) 및 진성인 결정성 반도체 영역(109)의 계면이 요철 형상이라도 좋다. 제 1 도전형인 결정성 반도체 영역(108)은, 제 1 도전형을 부여하는 불순물 원소를 갖는 결정성 반도체로 형성된 복수의 위스커를 가짐으로써 요철 표면을 갖는다.
도 2에 도시하는 제 1 도전형인 결정성 반도체 영역(108)은, 제 1 도전형을 부여하는 불순물 원소를 갖는 결정성 반도체 영역(108a), 및 상기 결정성 반도체 영역(108a)에 형성되고, 제 1 도전형을 부여하는 불순물 원소를 갖는 결정성 반도체로 형성되는 위스커(108b)를 복수 갖는 위스커군을 갖는다. 또한, 결정성 반도체 영역(108a) 및 위스커(108b)는 계면이 명확하지 않다. 따라서, 위스커(108b) 사이에 형성되는 골짜기 중 제일 깊은 골짜기 저면을 통하고, 또 전극(103) 표면과 평행한 평면을 결정성 반도체 영역(108a)과 위스커(108b)의 계면으로 한다.
위스커(108b)는 수염 형상의 돌기이며, 복수의 돌기가 분산되어 있다. 또한, 위스커(108b)는 원주 형상, 각 형상 등의 기둥 형상, 원뿔 형상 또는 각뿔 형상의 침 형상이라도 좋다. 위스커(108b)는 정상부가 만곡하는 형상이라도 좋다.
제 1 도전형인 결정성 반도체 영역(108)에 포함되는 위스커(108b)의 종 방향은 일 방향, 예를 들어 전극(103) 표면에 대한 법선 방향으로 연장된다. 또한, 위스커(108b)의 종 방향은 전극(103) 표면에 대하여 법선 방향과 대략 일치되면 좋고, 그 경우 각각의 방향의 차이는 대표적으로는 5도 이내인 것이 바람직하다.
또한, 도 2에 있어서는, 제 1 도전형인 결정성 반도체 영역(108)에 포함되는 위스커(108b)의 종 방향은 일 방향, 예를 들어 전극(103) 표면에 대한 법선 방향으로 연장되지만, 위스커의 종 방향은 일치되지 않아도 좋다. 대표적으로는, 종 방향이 법선 방향과 대략 일치되는 위스커와, 종 방향이 법선 방향과는 상이한 위스커를 가져도 좋다.
도 2에 도시하는 광전 변환 장치의 광전 변환층에 있어서, 제 1 도전형인 결정성 반도체 영역(108) 및 진성인 결정성 반도체 영역(109)의 계면, 진성인 결정성 반도체 영역(109) 및 제 2 도전형인 결정성 반도체 영역(111)의 계면, 그리고 제 2 도전형인 결정성 반도체 영역(111) 표면이 요철 형상이다. 따라서, 절연층(113)으로부터 입사되는 광의 반사율을 저감할 수 있다. 또한, 광전 변환층에 입사된 광은, 광 차폐 효과에 의하여 광전 변환층으로 효율 좋게 흡수되므로, 광전 변환 장치의 특성을 높일 수 있다.
또한, 전극(103) 및 제 2 도전형인 결정성 반도체 영역(111)의 노출부에는 반사 방지 기능을 갖는 절연층(113)을 형성하는 것이 바람직하다.
절연층(113)에는, 굴절률이 제 2 도전형인 결정성 반도체 영역(111)과 공기의 중간인 재료를 사용한다. 또한, 제 2 도전형인 결정성 반도체 영역(111)으로의 광의 입사를 방해하지 않도록 소정의 파장의 광에 대한 투과성을 갖는 재료를 사용한다. 이와 같은 재료를 사용함으로써, 제 2 도전형인 결정성 반도체 영역(111)의 입사면에 있어서의 반사를 방지할 수 있다. 또한, 이와 같은 재료로서는, 예를 들어, 질화실리콘, 질화산화 실리콘, 불화 마그네슘 등을 들 수 있다.
또한, 도 3에 도시하는 바와 같이 제 2 도전형인 결정성 반도체 영역(111) 위에, 제 2 도전형인 결정성 반도체 영역(111)의 저항을 저감하기 위한 그리드(grid) 전극(115)을 가져도 좋다.
그리드 전극(115)은, 은, 구리, 알루미늄, 팔라듐 등의 금속 원소로 형성되는 층으로 형성한다. 그리드 전극(115)을 제 2 도전형인 결정성 반도체 영역(111)에 접하여 형성함으로써, 제 2 도전형인 결정성 반도체 영역(111)의 저항 손실을 저감할 수 있고, 특히 고조도 하에서의 전기 특성을 향상시킬 수 있다.
또한, 도시하지 않지만, 제 2 도전형인 결정성 반도체 영역(111) 위에 전극을 형성하여도 좋다. 전극은, 산화 인듐-산화 주석 합금(ITO), 산화 아연(ZnO), 산화 주석(SnO2), 알루미늄을 포함한 산화 아연 등의 투광성 도전층을 사용하여 형성한다.
다음에, 도 1에 도시하는 광전 변환 장치의 제작 방법에 대하여, 도 4a 내지 도 4c를 사용하여 설명한다.
도 4a에 도시하는 바와 같이, 기판(101) 위에 도전층(102)을 형성한다. 도전층(102)은, 인쇄법, 졸-겔법, 도포법, 잉크젯법, CVD법, 스퍼터링법, 증착법 등을 적절히 사용하여 형성할 수 있다. 또한, 도전층(102)이 박 형상인 경우, 기판(101)을 형성할 필요는 없다. 또한, 롤-투-롤(roll-to-roll) 프로세스를 사용할 수 있다.
다음에, 도 4b에 도시하는 바와 같이, LPCVD법에 의하여 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111)을 형성한다. LPCVD법은, 550℃보다 높은 온도, 또 LPCVD 장치 및 도전층(102)이 견딜 수 있는 온도에서의 가열, 바람직하게는 580℃ 이상 650℃ 미만의 가열을 행하면서, 원료 가스로서 적어도 실리콘을 포함하는 퇴적성 가스를 사용하고, LPCVD 장치의 반응실의 압력을 원료 가스를 흘려 유지할 수 있는, 압력의 하한 이상 200Pa 이하로 한다. 실리콘을 포함하는 퇴적성 가스로서는, 수소화 실리콘, 불화 실리콘, 또는 염화 실리콘이 있고, 대표적으로는 SiH4, Si2H6, SiF4, SiCl4, Si2Cl6 등이 있다. 또한, 원료 가스에 수소를 도입하여도 좋다.
LPCVD법에 의하여 제 1 도전형인 결정성 반도체 영역(107)을 형성할 때, 가열 조건에 따라서는 도전층(102)의 일부에 혼합층(105)이 형성된다. 제 1 도전형인 결정성 반도체 영역(107)의 형성 공정에 있어서 항상 원료 가스의 활성종이 퇴적부에 공급되므로, 제 1 도전형인 결정성 반도체 영역(107)으로부터 도전층(104)에 실리콘이 확산되고, 혼합층(105)이 형성된다. 여기서 도전층(102)에 있어서 혼합층(105)이 형성되지 않은 영역을 도전층(104)으로 한다. 또한, 도전층(104) 및 혼합층(105)을 합쳐 전극(103)으로 한다. 따라서, 전극(103) 및 제 1 도전형인 결정성 반도체 영역(107)의 계면에 저밀도 영역(거친 영역)이 형성되기 어려워지고, 전극(103) 및 제 1 도전형인 결정성 반도체 영역(107)의 계면 특성이 양호하게 되고, 직렬 저항을 더 저감시킬 수 있다.
제 1 도전형인 결정성 반도체 영역(107)은 원료 가스로서 실리콘을 포함하는 퇴적성 가스 및 디보란을 LPCVD 장치의 반응실에 도입하는 LPCVD법에 의하여 형성한다. 제 1 도전형인 결정성 반도체 영역(107)의 두께는, 5nm 이상 500nm 이하로 한다. 여기서는, 제 1 도전형인 결정성 반도체 영역(107)으로서 붕소가 첨가된 결정성 실리콘층을 형성한다.
LPCVD 장치의 반응실에 디보란을 도입하는 것을 정지하고, 원료 가스로서 실리콘을 포함하는 퇴적성 가스를 LPCVD 장치의 반응실에 도입하는 LPCVD법에 의하여 진성인 결정성 반도체 영역(109)을 형성한다. 진성인 결정성 반도체 영역(109)의 두께는 500nm 이상 20㎛ 이하로 한다. 여기서는, 진성인 결정성 반도체 영역(109)으로서 결정성 실리콘층을 형성한다.
원료 가스로서 실리콘을 포함하는 퇴적성 가스 및 포스핀 또는 아르신을 LPCVD 장치의 반응실에 도입하는 LPCVD법에 의하여, 제 2 도전형인 결정성 반도체 영역(111)을 형성한다. 제 2 도전형인 결정성 반도체 영역(111)의 두께는, 5nm 이상 500nm 이하로 한다. 여기서는, 제 2 도전형인 결정성 반도체 영역(111)으로서 인 또는 비소가 첨가된 결정성 실리콘층을 형성한다.
이상의 공정에 의하여 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111)으로 구성되는 광전 변환층을 형성할 수 있다.
또한, 도 1에 도시하는 광전 변환 장치의 제작 공정에 있어서 제 1 도전형인 결정성 반도체 영역(107)에 위스커가 형성되기 전에 LPCVD 장치의 반응실에 디보란을 도입하는 것을 정지함으로써, 도 1에 도시하는 바와 같이, 제 1 도전형인 결정성 반도체 영역(107) 및 진성인 결정성 반도체 영역(109)의 계면이 평탄하게 된다. 한편, 제 1 도전형인 결정성 반도체 영역에 있어서 위스커가 형성된 후, LPCVD 장치의 반응실에 디보란을 도입하는 것을 정지한 경우에는, 도 2에 도시하는 바와 같이, 제 1 도전형인 결정성 반도체 영역(108) 및 진성인 결정성 반도체 영역(109)의 계면이 요철 형상이 된다.
또한, 제 1 도전형인 결정성 반도체 영역(107)을 형성하기 전에 도전층(104) 표면을 불산으로 세정하여도 좋다. 상기 공정에 의하여 전극(103) 및 제 1 도전형인 결정성 반도체 영역(107)의 밀착성을 높일 수 있다.
또한, 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 제 2 도전형인 결정성 반도체 영역(111)의 원료 가스에 헬륨, 네온, 아르곤, 크세논 등의 희 가스, 또는 질소를 혼합하여도 좋다. 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 제 2 도전형인 결정성 반도체 영역(111)의 원료 가스에 희 가스 또는 질소를 혼합함으로써 위스커의 밀도를 높일 수 있다.
또한, 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111) 중 하나 이상을 형성한 후, LPCVD 장치의 반응실에 원료 가스를 도입하는 것을 정지하고, 진공 상태로 온도를 유지(즉, 진공 상태 가열)함으로써 제 1 도전형인 결정성 반도체 영역(107) 또는 진성인 결정성 반도체 영역(109)에 포함되는 위스커의 밀도를 증가시킬 수 있다.
다음에, 도 4c에 도시하는 바와 같이, 제 2 도전형인 결정성 반도체 영역(111) 위에 절연층(113)을 형성한다. 절연층(113)은, CVD법, 스퍼터링법, 증착법 등으로 형성할 수 있다.
이상의 공정에 의하여 텍스처(texture) 구조의 전극을 형성하지 않아도 변환 효율이 높은 광전 변환 장치를 제작할 수 있다.
(실시형태 2)
본 실시형태에서는, 실시형태 1과 비교하여 결함이 적은 광전 변환층의 제작 방법에 대하여 설명한다.
실시형태 1에 나타내는 제 1 도전형인 결정성 반도체 영역(107), 제 1 도전형인 결정성 반도체 영역(108), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111) 중 어느 하나 이상을 형성한 후, LPCVD 장치의 반응실의 온도를 400℃ 이상 450℃ 이하로 하는 것과 함께, LPCVD 장치에 원료 가스를 도입하는 것을 정지하고, 수소를 도입한다. 다음에, 수소 분위기에 있어서 400℃ 이상 450℃ 이하의 가열 처리를 행함으로써, 제 1 도전형인 결정성 반도체 영역(107), 제 1 도전형인 결정성 반도체 영역(108), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111) 중 어느 하나 이상에 포함되는 댕글링 본드(dangling bond)를 수소 종단할 수 있다. 상기 가열 처리를 수소화 처리라고도 한다. 결과적으로, 제 1 도전형인 결정성 반도체 영역(107), 제 1 도전형인 결정성 반도체 영역(108), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111) 중 어느 하나 이상에 포함되는 결함을 저감할 수 있다. 결과적으로, 결함에 있어서의 광 여기 캐리어의 재결합을 저감할 수 있고, 광전 변환 장치의 변환 효율을 향상시킬 수 있다.
또한, 상기 수소화 처리는, 적어도 진성인 결정성 반도체 영역(109)을 형성한 후에 행하는 것이 바람직하다. 결과적으로, 스루풋을 향상시키면서 광전 변환 장치의 변환 효율을 향상시킬 수 있다.
(실시형태 3)
본 실시형태에서는, 광전 변환층을 복수 적층하는, 소위 탠덤(tandem) 구조의 광전 변환 장치의 구조에 대하여 도 5를 사용하여 설명한다. 또한, 본 실시형태에서는 2개의 광전 변환층을 적층하는 경우에 대하여 설명하지만, 3개 이상의 광전 변환층을 갖는 적층 구조로 하여도 좋다. 또한, 이하에 있어서는, 광 입사 측의 전방 광전 변환층을 톱 셀이라고 부르고, 후방 광전 변환층을 보텀 셀이라고 부르기도 한다.
도 5에 도시하는 광전 변환 장치는, 기판(101)과 전극(103)과 보텀 셀인 광전 변환층(106)과, 톱 셀인 광전 변환층(120)과, 절연층(113)이 적층된 구조를 갖는다. 여기서, 광전 변환층(106)은 실시형태 1에 나타내는 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111)으로 구성된다. 또한, 광전 변환층(120)은, 제 3 도전형인 반도체 영역(121)과 진성인 반도체 영역(123)과, 제 4 도전형인 반도체 영역(125)의 적층 구조로 구성된다. 상기 광전 변환층(106)에 사용되는 진성인 결정성 반도체 영역(109)과, 광전 변환층(120)에 사용되는 진성인 반도체 영역(123)의 밴드 갭은 상이한 것이 바람직하다. 밴드 갭이 상이한 반도체를 사용함으로써, 넓은 파장 영역에 걸치는 광을 흡수할 수 있게 되므로, 광전 변환 효율을 향상시킬 수 있다.
예를 들어, 톱 셀에는 밴드 갭이 큰 반도체를 사용할 수 있고, 보텀 셀에는 밴드 갭이 작은 반도체를 사용할 수 있다. 물론, 그 반대의 구성으로 할 수도 있다. 여기서는 일례로서, 보텀 셀인 광전 변환층(106)에 결정성 반도체(대표적으로는 결정성 실리콘)를 채용하고, 톱 셀인 광전 변환층(120)에 비정질 반도체(대표적으로는 비정질 실리콘)를 채용하는 구성에 대하여 나타낸다.
또한, 본 실시형태에서는 광이 절연층(113)으로부터 입사하는 구성에 대하여 나타내지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 기판(101)의 뒷면(도면의 아래 쪽) 측으로부터 광이 입사하는 구성으로 하여도 좋다.
기판(101), 전극(103), 광전 변환층(106), 절연층(113)의 구성에 대해서는, 앞의 실시형태에 나타내는 구성과 마찬가지므로, 여기서는 생략한다.
톱 셀인 광전 변환층(120)에 있어서 제 3 도전형인 반도체 영역(121) 및 제 4 도전형인 반도체 영역(125)으로서는, 대표적으로는 도전형을 부여하는 불순물 원소가 첨가된 반도체 재료를 포함하는 반도체층이 채용된다. 반도체 재료 등의 자세한 내용은 실시형태 1에 나타낸 제 1 도전형인 결정성 반도체 영역(107)과 마찬가지다. 본 실시형태에서는, 반도체 재료로서 실리콘을 사용하여 제 3 도전형으로서 p형을 적용하고, 제 4 도전형으로서 n형을 적용하는 경우에 대하여 나타낸다. 또한, 그 결정성은 비정질로 한다. 물론, 제 3 도전형으로서 n형을 적용하고 제 4 도전형으로서 p형을 적용할 수도 있고, 다른 결정성의 반도체층을 사용할 수도 있다.
진성인 반도체 영역(123)으로서는, 실리콘, 탄화 실리콘, 게르마늄, 갈륨 비소, 인화 인듐, 셀렌화 아연, 질화 갈륨, 실리콘 게르마늄 등이 사용된다. 그 외에 유기 재료를 포함하는 반도체 재료나, 금속 산화물 반도체 재료 등을 사용할 수도 있다.
본 실시형태에서는, 진성인 반도체 영역(123)에 비정질 실리콘을 사용한다. 물론, 실리콘 이외의 반도체 재료로서 보텀 셀의 진성인 결정성 반도체 영역(109)과 밴드 갭이 상이한 것을 사용하여 형성하여도 좋다. 여기서, 진성인 반도체 영역(123)의 두께는 진성인 결정성 반도체 영역(109)의 두께보다 작은 것이 바람직하고, 대표적으로는 50nm 이상 1000nm 이하, 바람직하게는 100nm 이상 450nm 이하이다.
제 3 도전형인 반도체 영역(121), 진성인 반도체 영역(123), 및 제 4 도전형인 반도체 영역(125)의 형성 방법으로서는, 플라즈마 CVD법, LPCVD법 등이 있다. 플라즈마 CVD법을 사용하는 경우에는, 예를 들어 플라즈마 CVD 장치의 반응실의 압력을 대표적으로 10Pa 이상 1332Pa 이하로 하고, 원료 가스로서 실리콘을 포함하는 퇴적성 가스 및 수소를 반응실에 도입하고, 전극에 고주파 전력을 공급하여 글로우 방전시킴으로써 진성인 반도체 영역(123)을 형성할 수 있다. 제 3 도전형인 반도체 영역(121)은, 상기 원료 가스에 디보란을 더 첨가시킴으로써 형성할 수 있다. 제 3 도전형인 반도체 영역(121)은 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하의 두께가 되도록 형성한다. 제 4 도전형인 반도체 영역(125)은, 상기 원료 가스에 포스핀 또는 아르신을 더 첨가시킴으로써 형성할 수 있다. 제 4 도전형인 반도체 영역(125)은 1nm 이상 100nm 이하, 바람직하게는 5nm 이상 50nm 이하의 두께가 되도록 형성한다.
또한, 제 3 도전형인 반도체 영역(121)으로서, 도전형을 부여하는 불순물 원소가 첨가되지 않는 비정질 실리콘층을 플라즈마 CVD법 또는 LPCVD법 등으로 형성하고 나서, 이온 주입 등의 방법으로 붕소를 첨가하여 제 3 도전형인 반도체 영역(121)을 형성하여도 좋다. 제 4 도전형인 반도체 영역(125)으로서 도전형을 부여하는 불순물 원소가 첨가되지 않는 비정질 실리콘층을 플라즈마 CVD법 또는 LPCVD법 등으로 형성하고 나서, 이온 주입 등의 방법으로 인 또는 비소를 첨가하여 제 4 도전형인 반도체 영역(125)을 형성하여도 좋다.
상술한 바와 같이, 광전 변환층(120)에 비정질 실리콘을 적용함으로써, 800nm 미만의 파장의 광을 효과적으로 흡수하여 광전 변환할 수 있게 된다. 또한, 광전 변환층(106)에 결정성 실리콘을 적용함으로써, 보다 장파장(예를 들어, 1200nm 정도까지)의 광을 흡수하여 광전 변환할 수 있게 된다. 이와 같이 밴드 갭이 상이한 광전 변환층을 적층한 구조(소위 탠덤형의 구조)로 함으로써 광전 변환 효율을 크게 향상시킬 수 있다.
또한, 본 실시형태에서는 톱 셀로서 밴드 갭이 큰 비정질 실리콘을 사용하고, 보텀 셀로서 밴드 갭이 작은 결정성 실리콘을 사용하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 밴드 갭이 상이한 반도체 재료를 적절히 조합하여 톱 셀 및 보텀 셀을 구성할 수 있다. 또한, 톱 셀과 보텀 셀의 구성을 교환하여 광전 변환 장치를 구성할 수도 있다. 또한, 3층 이상의 광전 변환층의 적층 구조로 할 수도 있다.
이상의 구성에 의하여, 광전 변환 장치의 변환 효율을 향상시킬 수 있다.
(실시형태 4)
본 실시형태에서는 광전 변환 장치의 제 2 도전형인 결정성 반도체 영역 위에 습식법에 의하여 도전층을 형성한 예에 대하여 도 7을 사용하여 설명한다.
도 7은, 기판(101), 전극(103), 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 및 제 1 도전형과 반대인 제 2 도전형인 결정성 반도체 영역(111), 및 도전층(213)을 갖는 광전 변환 장치이다. 제 1 도전형인 결정성 반도체 영역(107), 진성인 결정성 반도체 영역(109), 및 제 2 도전형인 결정성 반도체 영역(111)은 광전 변환층으로서 기능한다.
전극(103)은 도전층(104)과 혼합층(105)을 갖는 경우도 있다. 또한, 제 1 전극(103)과 제 1 도전형인 결정성 반도체 영역(107)의 계면이 평탄하다. 또한, 진성인 결정성 반도체 영역(109)은 복수의 위스커(위스커군)를 갖는다. 따라서, 진성인 결정성 반도체 영역(109) 및 제 2 도전형인 결정성 반도체 영역(111)의 계면 및 제 2 도전형인 결정성 반도체 영역(111)의 표면이 요철 형상이다.
본 실시형태에서는, 제 2 도전형인 결정성 반도체 영역(111) 위의 일부 또는 전체에 도전층(213)을 습식법으로 형성한다. 결과적으로, 위스커가 형성됨으로써 요철화된 표면을 갖는 제 2 도전형인 결정성 반도체 영역(111) 표면에 커버리지 좋게 도전층(213)을 형성할 수 있다. 위스커가 형성됨으로써 요철화된 표면을 갖는 제 2 도전형인 결정성 반도체 영역(111) 위에 습식법으로 도전층(213)을 형성함으로써, 광 입사면 측의 저항을 낮출 수 있다. 또한, 도전층(213)을 전극으로서 사용하여도 좋다. 도전층(213)에 사용하는 재료는 광전 변환층으로서 기능하는 반도체 영역이 흡수할 수 있는 파장 영역의 광에 대하여 투광성을 갖는 재료인 것이 바람직하다.
습식법으로서는, 딥 코트법, 스핀 코트법, 스프레이 코트법, 잉크 젯법, 인쇄법 등의 도포법을 사용할 수 있다. 이외에 전해 도금법, 무전해 도금법 등을 사용할 수 있다.
도포법에 사용하는 도포액은, 도전 재료를 포함하는 액체, 졸 또는 겔 등의 액상체를 사용할 수 있다. 도전 재료로서는, 산화 인듐-산화 주석 합금(ITO), 산화 아연(ZnO), 산화 주석(SnO2), 알루미늄을 포함한 산화 아연 등의 투광성 도전 재료인 금속 산화물의 미립자, 금(Au), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 구리(Cu), 팔라듐(Pd), 은(Ag) 등의 금속의 미립자, 도전성 폴리아닐린, 도전성 폴리피롤, 도전성 폴리티오펜, 폴리에틸렌디옥시티오펜(PEDOT), 폴리스틸렌술폰산(PSS) 등의 도전성 고분자 등을 사용할 수 있다. 도전 재료로서 미립자를 사용하는 경우에는, 분산성을 향상시키기 위하여, 상기 미립자 표면에 유기물 등을 코팅하여 사용할 수도 있다. 도전 재료를 포함하는 액체의 용매(또는 분산매)로서 물 외에 알코올류, 탄화 수소계 화합물, 에테르계 화합물 등을 사용할 수 있다. 이들의 용매(또는 분산매)는 단독으로 사용하여도 좋고, 2종류 이상을 혼합하여 사용하여도 좋다.
습식법으로서 도포법을 사용하는 경우에는, 도전 재료를 포함하는 액체 또는 액상체를 도포하고, 건조, 소성함으로써 도전층(213)을 형성할 수 있다. 습식법으로서 도포법을 사용하는 경우에는, 도전층(213)을 용이하게 후막화(厚膜化)할 수 있고, 도전층(213)을 저저항화할 수 있다.
도전층(213)을 후막화한 경우에는, 도전층(213) 표면은 평탄화된다. 이 경우, 도전층(213) 표면을 요철 형상으로 가공하여도 좋다. 표면을 요철 형상으로 가공함으로써 입사하는 광의 반사율을 저감할 수 있고, 또 광 차폐 효과에 의하여 광전 변환 장치의 특성을 높일 수 있다.
또한, 도전층(213)을 형성하기 전에, 제 2 도전형인 결정성 반도체 영역(111) 위의 일부 또는 전체에 다른 도전층(도시하지 않음)을 형성하여도 좋다. 예를 들어, 도전층(213)을 형성하기 전에 CVD법, 스퍼터링법, 증착법 등의 건식법을 사용하여 산화 인듐-산화 주석 합금(ITO), 산화 아연(ZnO), 산화 주석(SnO2), 알루미늄을 포함한 산화 아연 등의 투광성 도전 재료로 이루어지는 도전층을 형성하여도 좋다. 미리 다른 도전층을 형성함으로써, 제 2 도전형인 결정성 반도체 영역(111) 표면을 보호할 수 있다. 또한, 미리 다른 도전층을 형성함으로써, 도전층(213)과 제 2 도전형인 결정성 반도체 영역(111)의 밀착성을 향상시킬 수 있다.
또한, 도전층(213)으로서 도전성을 갖는 액체(전해질을 포함하는 액체)를 제 2 도전형인 결정성 반도체 영역(111) 위에 위스커의 틈을 충전하도록 제공하고, 이것을 전극으로서 사용하여도 좋다. 이 경우에는 기판(101)과 기판(101)에 대향하는 제 2 기판 사이에 도전성을 갖는 액체를 봉입(封入)하고, 밀봉재로 밀봉함으로써 도전층(213)을 형성할 수 있다. 어쨌든, 위스커의 틈을 충전하는 바와 같은 전극을 형성함으로써, 광 입사면의 저항을 낮출 수 있다.
본 실시형태는, 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시예 1)
본 실시예에서는, 티타늄 박, 및 티타늄 박 위에 폴리실리콘으로 형성되는 위스커군을 갖는 시료의 정반사율의 차이에 대하여 설명한다.
우선, 시료의 제작 방법에 대하여 설명한다.
<시료 1>
시료 1은 직경 φ12mm의 원형상으로 절단된 두께 0.1mm의 티타늄 박을 사용하였다.
<시료 2>
시료 1과 마찬가지의 형상인 직경 φ12mm 및 두께 0.1mm의 티타늄 박 위에 LPCVD법에 의하여 위스커군을 갖는 폴리실리콘층을 형성하였다. 여기서의 폴리실리콘층의 성막 조건은, 압력 13Pa, 기판 온도 600℃로 설정한 처리실에 유량 300sccm의 실란을 도입하여 2시간 15분 폴리실리콘층을 퇴적하였다.
다음에, 시료 1 및 시료 2 각각의 정반사율을 분광 광도계(Hitachi High-Technologies Corporation 제작 “Hitachi 분광 광도계 U-4100”)에 의하여 측정한 결과를 도 6에 도시한다. 여기서는 샘플링 간격을 2nm로 하고, 파장이 200nm 내지 1200nm까지의 광을 각 시료에 조사하였다. 또한, 각 시료에 대한 광의 입사 각도를 5도로 하여 측정된 반사율(5도 정반사율)을 측정하였다. 시료 1의 반사율을 파선(501)으로 나타내고, 시료 2의 반사율을 실선(502)으로 나타낸다. 가로 축을 조사 광의 파장으로 하고, 세로 축을 반사율로 한다.
도 6을 보면, 티타늄 박 표면에 위스커군을 갖는 폴리실리콘층이 형성된 시료 2는, 광의 반사율의 최대 값이 0.14로 극히 낮고, 광 반사가 거의 생기지 않는다. 또한, 파장 850nm 내지 894nm의 범위에서는, SN 비율이 작으므로 반사율이 마이너스가 된다. 한편, 티타늄 박인 시료 1은 정반사율이 2% 내지 15%이다. 이상으로 티타늄 박 표면에 위스커군을 갖는 폴리실리콘층을 형성함으로써, 반사율을 저감할 수 있는 것을 알 수 있다.
101: 기판 103: 전극
104: 도전층 105: 혼합층
107: 결정성 반도체 영역 109: 결정성 반도체 영역
111: 결정성 반도체 영역 113: 절연층
109a: 결정성 반도체 영역 109b: 위스커

Claims (28)

  1. 기판과;
    상기 기판 위의 도전층과;
    상기 도전층 위의 제 1 도전형인 결정성 반도체 영역과;
    상기 제 1 도전형인 결정성 반도체 영역 위의 결정성 반도체 영역과;
    상기 결정성 반도체 영역 위의 제 2 도전형인 결정성 반도체 영역을 포함하고,
    상기 결정성 반도체 영역은 제 1 위스커 및 제 2 위스커를 포함하고,
    상기 제 2 도전형인 결정성 반도체 영역은 상기 제 1 위스커 및 상기 제 2 위스커에 의한 요철 표면을 갖고,
    상기 제 2 도전형은 상기 제 1 도전형과 반대인, 광전 변환 장치.
  2. 제 1 항에 있어서,
    상기 결정성 반도체 영역과 상기 제 2 도전형인 결정성 반도체 영역의 계면은 요철 형상인, 광전 변환 장치.
  3. 제 1 항에 있어서,
    상기 제 2 도전형인 반도체 영역 위의 제 3 도전형인 반도체 영역과;
    상기 제 3 도전형인 반도체 영역 위의 반도체 영역과;
    상기 반도체 영역 위의 제 4 도전형인 반도체 영역을 더 포함하고,
    상기 제 4 도전형인 반도체 영역 표면은 요철 형상인, 광전 변환 장치.
  4. 제 3 항에 있어서,
    상기 제 1 도전형인 결정성 반도체 영역과 상기 제 3 도전형인 반도체 영역 각각은 n형 반도체 영역 및 p형 반도체 영역 중 어느 하나이고,
    상기 제 2 도전형인 결정성 반도체 영역과 상기 제 4 도전형인 반도체 영역 각각은 n형 반도체 영역 및 p형 반도체 영역 중 다른 하나인, 광전 변환 장치.
  5. 제 3 항에 있어서,
    상기 결정성 반도체 영역의 밴드 갭은 상기 반도체 영역의 밴드 갭과 상이한, 광전 변환 장치.
  6. 제 1 항에 있어서,
    상기 제 1 위스커 및 상기 제 2 위스커의 축의 방향은 일치하지 않는, 광전 변환 장치.
  7. 제 1 항에 있어서,
    상기 제 1 위스커 및 상기 제 2 위스커의 축의 방향은 상기 도전층의 법선 방향인, 광전 변환 장치.
  8. 제 3 항에 있어서,
    상기 결정성 반도체 영역은 진성인 결정성 반도체 영역이고,
    상기 반도체 영역은 진성인 반도체 영역인, 광전 변환 장치.
  9. 제 1 항에 있어서,
    상기 제 1 위스커 및 상기 제 2 위스커의 폭은 각각 100nm 이상 10μm 이하이고,
    상기 제 1 위스커 및 상기 제 2 위스커의 축의 길이는 각각 300nm 이상 20μm 이하인, 광전 변환 장치.
  10. 제 1 항에 있어서,
    상기 제 1 도전형인 결정성 반도체 영역의 두께는, 5nm 이상 500nm 이하인, 광전 변환 장치.
  11. 기판과;
    상기 기판 위의 도전층과;
    상기 도전층 위의 제 1 도전형인 결정성 반도체 영역과;
    상기 제 1 도전형인 결정성 반도체 영역 위의 결정성 반도체 영역과;
    상기 결정성 반도체 영역 위의 제 2 도전형인 결정성 반도체 영역을 포함하고,
    상기 제 1 도전형인 결정성 반도체 영역은 상기 제 1 도전형을 부여하는 불순물 원소를 포함하는 결정성 반도체를 함유한 제 1 위스커 및 제 2 위스커를 포함하고,
    상기 제 2 도전형인 결정성 반도체 영역 표면은 상기 제 1 위스커 및 상기 제 2 위스커에 의한 요철 형상이고,
    상기 제 2 도전형은 상기 제 1 도전형과 반대인, 광전 변환 장치.
  12. 제 11 항에 있어서,
    상기 제 1 도전형인 결정성 반도체 영역과 상기 결정성 반도체 영역의 계면은 요철 형상인, 광전 변환 장치.
  13. 제 11 항에 있어서,
    상기 제 2 도전형인 반도체 영역 위의 제 3 도전형인 반도체 영역과;
    상기 제 3 도전형인 반도체 영역 위의 반도체 영역과;
    상기 반도체 영역 위의 제 4 도전형인 반도체 영역을 더 포함하고,
    상기 제 4 도전형인 반도체 영역 표면은 요철 형상인, 광전 변환 장치.
  14. 제 13 항에 있어서,
    상기 제 1 도전형인 결정성 반도체 영역과 상기 제 3 도전형인 반도체 영역 각각은 n형 반도체 영역 및 p형 반도체 영역 중 어느 하나이고,
    상기 제 2 도전형인 결정성 반도체 영역과 상기 제 4 도전형인 반도체 영역 각각은 n형 반도체 영역 및 p형 반도체 영역 중 다른 하나인, 광전 변환 장치.
  15. 제 13 항에 있어서,
    상기 결정성 반도체 영역의 밴드 갭은 상기 반도체 영역의 밴드 갭과 상이한, 광전 변환 장치.
  16. 제 11 항에 있어서,
    상기 제 1 위스커 및 상기 제 2 위스커의 축의 방향은 일치하지 않는, 광전 변환 장치.
  17. 제 11 항에 있어서,
    상기 제 1 위스커 및 상기 제 2 위스커의 축의 방향은 상기 도전층의 법선 방향인, 광전 변환 장치.
  18. 제 13 항에 있어서,
    상기 결정성 반도체 영역은 진성인 결정성 반도체 영역이고,
    상기 반도체 영역은 진성인 반도체 영역인, 광전 변환 장치.
  19. 도전층 위에 실리콘을 포함하는 퇴적성 가스 및 상기 제 1 도전형을 부여하는 가스를 원료 가스로서 사용한 LPCVD법에 의하여, 제 1 도전형인 결정성 반도체 영역을 형성하는 단계와;
    실리콘을 포함하는 퇴적성 가스를 원료 가스로서 사용한 LPCVD법에 의하여 제 1 도전형인 결정성 반도체 영역 위에 결정성 반도체 영역 및 결정성 반도체를 함유하는 복수의 위스커를 포함하는 진성인 결정성 반도체 영역을 형성하는 단계와;
    실리콘을 포함하는 퇴적성 가스 및 상기 제 2 도전형을 부여하는 가스를 원료 가스로서 사용한 LPCVD법에 의하여 상기 진성인 결정성 반도체 영역 위에 제 2 도전형인 결정성 반도체 영역을 형성하는 단계를 포함하는, 광전 변환 장치의 제작 방법.
  20. 제 19 항에 있어서,
    상기 LPCVD법은, 550℃보다 높은 온도로 행하는, 광전 변환 장치의 제작 방법.
  21. 제 19 항에 있어서,
    수소화 실리콘, 불화 실리콘, 또는 염화 실리콘은 상기 실리콘을 포함하는 퇴적성 가스에 사용되는, 광전 변환 장치의 제작 방법.
  22. 제 19 항에 있어서,
    상기 제 1 도전형인 결정성 반도체 영역은 n형 반도체 영역 및 p형 반도체 영역 중 어느 하나이고,
    상기 제 2 도전형인 결정성 반도체 영역은 n형 반도체 영역 및 p형 반도체 영역 중 다른 하나인, 광전 변환 장치의 제작 방법.
  23. 제 19 항에 있어서,
    상기 제 1 도전형을 부여하는 가스는, 디보란 및 포스핀의 어느 하나이고,
    상기 제 2 도전형을 부여하는 가스는 디보란 및 포스핀의 다른 하나인, 광전 변환 장치의 제작 방법.
  24. 도전층 위에 실리콘을 포함하는 퇴적성 가스 및 상기 제 1 도전형을 부여하는 가스를 원료 가스로서 사용한 LPCVD법에 의하여, 결정성 반도체 영역 및 결정성 반도체를 함유하는 복수의 위스커를 포함하는 제 1 도전형인 결정성 반도체 영역을 형성하는 단계와;
    실리콘을 포함하는 퇴적성 가스를 원료 가스로서 사용한 LPCVD법에 의하여 상기 제 1 도전형인 결정성 반도체 영역 위에 진성인 결정성 반도체 영역을 형성하는 단계와;
    실리콘을 포함하는 퇴적성 가스 및 상기 제 2 도전형을 부여하는 가스를 원료 가스로서 사용한 LPCVD법에 의하여 상기 진성인 결정성 반도체 영역 위에 제 2 도전형인 결정성 반도체 영역을 형성하는 단계를 포함하는, 광전 변환 장치의 제작 방법.
  25. 제 24 항에 있어서,
    상기 LPCVD법은, 550℃보다 높은 온도로 행하는, 광전 변환 장치의 제작 방법.
  26. 제 24 항에 있어서,
    수소화 실리콘, 불화 실리콘, 또는 염화 실리콘은 상기 실리콘을 포함하는 퇴적성 가스에 사용되는, 광전 변환 장치의 제작 방법.
  27. 제 24 항에 있어서,
    상기 제 1 도전형인 결정성 반도체 영역은 n형 반도체 영역 및 p형 반도체 영역 중 어느 하나이고,
    상기 제 2 도전형인 결정성 반도체 영역은 n형 반도체 영역 및 p형 반도체 영역 중 다른 하나인, 광전 변환 장치의 제작 방법.
  28. 제 24 항에 있어서,
    상기 제 1 도전형을 부여하는 가스는, 디보란 및 포스핀의 어느 하나이고,
    상기 제 2 도전형을 부여하는 가스는 디보란 및 포스핀의 다른 하나인, 광전 변환 장치의 제작 방법.
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