KR20110132998A - 마스터-슬레이브 플립-플롭 회로 - Google Patents

마스터-슬레이브 플립-플롭 회로 Download PDF

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Abstract

마스터-슬레이브 플립-플롭 회로는 마스터 신호를 보유하기 위한 마스터 스테이지와 슬레이브 신호를 보유하기 위한 슬레이브 스테이지와 보유 스테이지를 포함한다. 정상 동작 모드 중에 보유 스테이지는 슬레이브 신호에 의존하는 값을 가지는 보유 신호를 캡처한다. 보유 동작 모드 중에 보유 스테이지는 보유 신호를 스테이지 신호의 변화로부터 단절시키고 보유 신호를 보유한다. 보유 모드 중에 보유 스테이지는 마스터 스테이지에 마스터 회복 신호를 제공하고 슬레이브 스테이지에 슬레이브 회복 신호를 제공한다. 마스터 회복 신호와 슬레이브 회복 신호는 마스터 및 슬레이브 신호가 보유 신호에 대응하는 값을 가지도록 마스터 스테이지와 슬레이브 스테이지를 구성하기 위해 보유 신호에 의존하는 값을 가진다.

Description

마스터-슬레이브 플립-플롭 회로{MASTER-SLAVE FLIP-FLOP CIRCUIT}
본 발명은 마스터-슬레이브 플립-플롭 회로 분야에 관한 것이다. 보다 구체적으로, 본 발명은 클록 신호에 의해 제어되는 정상 모드와 슬레이브 상태가 유지되고 소비 파워가 적은 보유 모드로 동작하는 마스터-슬레이브 보유 플립-플롭 회로에 관한 것이다.
첨부 도면 중 도 1은 하나의 공지된 마스터-슬레이브 플립-플롭 회로를 예시하고 있다. 이 회로에서, 수신된 클록 신호(ck)는 AND 게이트(NIC)에서 보유 신호(RETN)와 합성되어, 마스터-슬레이브 보유 플립-플롭 회로를 제어하는데 사용되는 로컬 클록 신호(cn, c)를 생성한다. AND 게이트(NIC)에 입력되는 보유 신호가 낮아지면, 플립-플롭에 공급되는 로컬 클록 신호는 정적으로 유지되고 그에 따라 플립-플롭의 슬레이브 스테이지에 의해 출력되는 데이터가 일정하게 유지된다.
이 회로의 문제점은 AND 게이트(NIC)에 입력되는 클록 신호가 높고 보유 신호가 낮은 값에서 높은 값으로 이동되면, 플립-플롭 회로를 제어하는 로컬 클록 신호(cn, c)에 전이(transition)가 존재할 것이라는 점이다. 이것은 플립-플롭 회로의 출력이 AND 게이트(NIC)에 입력되는 클록 신호가 정상(steady)인 경우 변하지 않아야 하므로 기능적으로 적절치 않다.
첨부 도면 중 도 2는 다른 공지된 구성의 마스터-슬레이브 보유 플립-플롭 회로를 예시하고 있다. 이 회로는 클록 신호(CK)가 높으면 보유 래치(다크 인버터)내에 유지된 데이터가 출력(Q)으로 통과되고 마스터 스테이지의 출력은 마스터 래치 내의 3-상태 인버터에 의해 블로킹되도록 동작한다.
이 회로의 문제점은 보유 모드에 있을 때 클록 신호(CK)가 낮고 국부적인 파워 업(power up)이 생기면, 출력(Q)으로 구동되는 값이 적절하게 형성되지 않는다는 점이다.
본 발명의 목적은 플립-플롭을 위한 정확한 기능적 거동을 가지고 클록 신호 레벨에 무관한 잘 정의된 출력을 가지는 클록-비의존적인 마스터-슬레이브 플립-플롭 회로를 제공하는 것이다.
일 양태에 따르면, 본 발명은 입력 신호를 수신하고 출력 신호를 발생시키며, 제1 위상과 제2 위상을 가지는 클록 신호에 의해 제어되며, 정상 동작 모드와 보유 동작 모드를 가지는 마스터-슬레이브 플립-플롭 회로를 제공하며, 상기 마스터-슬레이브 플립-플롭 회로는:
상기 정상 동작 모드 중에, (i) 상기 클록 신호가 상기 제1 위상에 있을 때 마스터 노드에서 상기 입력 신호에 의존적인 값을 갖는 마스터 신호를 캡처링하고, (ii) 상기 클록 신호가 상기 제2 위상에 있을 때 상기 마스터 신호를 상기 마스터 노드에 보유하도록 된 마스터 스테이지와;
상기 정상 동작 모드 중에, (i) 상기 클록 신호가 상기 제2 위상에 있을 때 슬레이브 노드에서 상기 마스터 신호에 의존적인 값을 갖는 슬레이브 신호를 캡처링하고, (ii) 상기 클록 신호가 상기 제1 위상에 있을 때 상기 슬레이브 신호를 상기 슬레이브 노드에 보유하도록 되어 있고, 상기 출력 신호의 값은 상기 슬레이브 신호에 의존하는 슬레이브 스테이지와;
상기 보유 동작 모드 중에 상기 마스터 스테이지를 상기 입력 신호의 변화로부터 단절시키도록 된 입력 단절 회로와;
상기 마스터 스테이지와 상기 슬레이브 스테이지에 커플링된 보유 스테이지로서,
(i) 상기 정상 동작 모드 중에, 보유 노드에서 상기 슬레이브 신호에 의존적인 값을 갖는 보유 신호를 캡처링하고,
(ii) 상기 보유 모드 중에, 상기 보유 노드를 상기 슬레이브 신호의 변화로부터 단절시키고, 상기 보유 노드에서 상기 보유 신호를 보유하고, 상기 마스터 스테이지의 마스터 회복 노드에 마스터 회복 신호를 제공하고, 상기 슬레이브 스테이지의 슬레이브 회복 노드에 슬레이지 회복 신호를 제공하고, 상기 마스터 회복 신호와 상기 슬레이브 회복 신호는 상기 마스터 스테이지와 상기 슬레이브 스테이지를 상기 마스터 신호와 상기 슬레이브 신호가 상기 보유 신호에 대응하는 값을 가지도록 구성하기 위해 상기 보유 신호에 의존하는 값을 가지는, 보유 스테이지를 포함한다.
상기 마스터-슬레이브 플립-플롭 회로는 정상 동작 모드 중에 상기 슬레이브 신호에 의존하는 값을 갖는 보유 신호를 캡처링하고, 보유 동작 모드 중에 상기 보유 신호를 보유하는 보유 스테이지를 포함한다. 보유 모드 중에, 상기 마스터 스테이지와 슬레이브 스테이지는 상기 보유 스테이지에 보유된 보유 신호에 영향을 미치지 않고 파워 다운될 수 있다. 정상 모드로 복귀하기 이전에, 상기 마스터 스테이지와 슬레이브 스테이지는 다시 파워 업될 수 있고, 그 시점에서 마스터 스테이지와 슬레이브 스테이지는 보유 스테이지에 의해 재구성될 수 있다. 입력 단절 회로는 마스터 스테이지를 보유 모드 중의 입력 신호의 변화로부터 단절시키도록 제공됨으로써 보유 스테이지는 입력 신호와의 충돌없이 마스터 및 슬레이브 스테이지를 재구성할 수 있다.
마스터 스테이지와 슬레이브 스테이지 및 그에 따라 출력 신호가 정상 상태로의 복귀시 클록 신호가 제1 위상 또는 제2 위상에 있는지 여부에 무관하게 적절한 상태로 세팅되는 것을 보장하기 위해, 보유 스테이지는 보유 모드 중에 회복 신호를 마스터 스테이지와 슬레이브 스테이지 모두에 제공한다. 마스터 회복 스테이지의 마스터 회복 노드에 마스터 회복 신호가 제공되고, 슬레이브 스테이지의 슬레이브 보유 노드에 슬레이브 회복 신호가 제공된다. 마스터 회복 신호와 슬레이브 회복 신호는 마스터 신호와 슬레이브 신호가 보유 신호에 대응하도록(즉, 보유 모드로의 진입시 플립-플롭의 상태에 대응하도록) 마스터 스테이지와 슬레이브 스테이지를 구성하기 위해 보유 신호에 의존하는 값을 가진다.
마스터 스테이지와 슬레이브 스테이지 모두는 회복 신호에 의해 다시 초기화되므로, 정상 모드로의 복귀는 전술한 바와 같이 도 2의 회로와 달리 클록이 제1 위상 또는 제2 위상에 있는지 여부에 무관하게 잘 정의된 출력 신호를 형성하게 된다. 이것은 플립-플롭이 특별한 클록 위상에서 정상 모드로 복귀하는 것을 보장할 필요가 없으므로 플립-플롭의 동작 모드의 제어를 단순화시킨다.
본 발명의 회로는 보유 모드 중에 적어도 마스터 스테이지와 슬레이브 스테이지를 선택적으로 파워 절약 상태로 배치하도록 구성된 파워 제어 회로를 포함할 수 있다. 따라서, 보유 모드 중에 파워 소비가 감소될 수 있다. 보유 스테이지는 마스터 스테이지와 슬레이브 스테이지와는 별도로 파워 공급될 수 있으므로, 보유 모드 중에 보유 스테이지는 파워 공급 상태로 유지되고 보유 신호를 보유한다.
바람직하게, 파워 제어 회로는 마스터-슬레이브 플립-플롭 회로가 보유 모드로 들어간 이후에 적어도 마스터 스테이지와 슬레이브 스테이지를 파워 절약 상태로 배치하고 마스터-슬레이브 플립-플롭 회로가 정상 모드로 복귀하기 이전에 적어도 마스터 스테이지와 슬레이브 스테이지를 파워 절약 상태로부터 벗어나게 하도록 구성될 수 있다. 이것은 보유 모드로의 진입시 마스터 스테이지와 슬레이브 스테이지가 파워 다운되기 이전에 보유 스테이지에서 보유 신호를 캡처링하고 정상 모드로의 복귀 이전에 슬레이브 스테이지가 마스터 회복 신호와 슬레이브 회복 신호를 기초로 다시 초기화되는 것을 보장한다.
보유 스테이지는 정상 모드 중에 슬레이브 신호의 변화를 보유 노드로 전파하고 보유 모드 중에 보유 노드를 슬레이브 신호의 변화로부터 단절시키도록 구성된 보유 입력 회로를 포함할 수 있다. 보유 입력 회로는 정상 모드 중에 보유 스테이지가 슬레이브 신호를 기초로 보유 신호를 캡처링하도록 하고 슬레이브 신호의 변화가 보유 모드 중 보유 신호의 값에 영향을 미치지 않는 것을 보장한다. 이것은 슬레이브 스테이지가 보유 모드 중에 파워 다운되면 보유 스테이지가 보유 신호를 계속 보관하는 것을 의미한다. 보유 입력 회로는 예를 들면 3-상태 인버터, 통과 게이트(전송 게이트로도 알려짐) 또는 다른 종류의 게이트 회로를 포함할 수 있다.
보유 스테이지는 정상 모드 중 마스터 회복 노드를 마스터 회복 신호로부터 단절시키고 보유 모드 중에 마스터 회복 신호를 마스터 회복 모드로 전파하도록 구성된 마스터 회복 출력 회로를 포함할 수 있다. 따라서, 정상 모드 중에 마스터 회복 신호는 마스터 스테이지로 제공되지 않기 때문에 보유 신호는 마스터 스테이지의 정상 동작에 영향을 미치지 않는다. 다른 한편, 보유 모드에서 마스터 회복 출력 회로는 마스터 회복 신호가 마스터 스테이지로 전파되도록 함으로써 마스터 스테이지에 파워가 제공될 때 마스터 스테이지는 마스터 회복 신호를 기초로 재구성된다. 다시, 마스터 회복 출력 회로는 통과 게이트 또는 3-상태 인버터를 포함할 수 있다.
유사하게, 보유 스테이지는 마스터 회복 출력 회로에 대응하는 방식으로 슬레이브 회복 신호를 슬레이브 스테이지로 공급하는 것을 제어하도록 구성된 슬레이브 회복 출력 회로를 포함할 수 있다.
마스터-슬레이브 플립-플롭은 적어도 정상 모드 중에 클록 신호가 제1 위상에 있을 때 슬레이브 노드를 마스터 노드로부터 단절시키고 클록 신호가 제2 위상에 있을 때 마스터 신호를 마스터 노드로부터 슬레이브 노드로 전파시키도록 구성된 마스터-슬레이브 단절 회로를 역시 포함할 수 있다. 따라서, 마스터-슬레이브 단절 회로는 클록 신호가 제1 위상이 아닌 제2 위상에 있을 때 슬레이브 스테이지가 마스터 신호를 캡처링하도록 한다.
입력 단절 회로는 예컨대 전송 게이트와 같은 다양한 회로로 구현될 수 있다. 그러나, 소정의 특별한 유용한 실시예에 따르면, 입력 단절 회로는 정상 모드 중에 낮은 임피던스 상태로 동작하고 보유 모드 중에 높은 임피던스 상태로 동작하도록 구성된 3-상태 인버터를 포함할 수 있다. 따라서, 보유 모드 중에 입력 단절 회로는 입력 신호의 변화가 마스터 스테이지의 상태에 영향을 미치지 않게 한다.
마스터-슬레이브 플립-플롭 회로는 정상 모드와 보유 모드 이외에도 스캔 동작 모드를 선택적으로 가질 수 있다. 이 경우, 입력 단절 회로는:
(i) 정상 모드 중에 입력 신호의 변화를 마스터 스테이지로 전파하고;
(ii) 마스터 신호가 스캔 입력 신호에 의존하는 값을 가지도록 스캔 모드 중에 스캔 입력 신호의 변화를 마스터 스테이지로 전파시키고;
(iii) 보유 모드 중에 마스터 스테이지를 입력 신호 및 스캔 입력 신호의 변화로부터 단절시키도록 구성될 수 있다.
따라서, 입력 단절 회로는 정상 모드와 스캔 모드 중에 각각 입력 신호 및 스캔 입력 신호의 변화를 마스터 스테이지로 전파하고, 보유 모드 중에 마스터 스테이지를 입력 신호 및 스캔 입력 신호 모두의 변화로부터 단절시켜 마스터 스테이지가 마스터 회복 신호를 기초로 다시 초기화되도록 하는 실렉터(selector)로서 작용할 수 있다. 통상, 스캔 모드는 마스터-슬레이브 플립-플롭 회로를 미리 정해진 스캔 입력 신호로 구동시키는 회로 시험 중에 사용된다.
마스터-슬레이브 플립-플롭은 리셋 메커니즘과 세팅 메커니즘 중 적어도 하나를 선택적으로 포함할 수 있다.
리셋 메커니즘은 리셋 이벤트를 나타내는 리셋 제어 신호에 응답하여 리셋 제어 신호를 수신하고, 출력 신호가 낮은 로직값을 갖도록 마스터 신호와 슬레이브 신호를 소정 값으로 리셋하도록 구성될 수 있다. 따라서, 리셋 메커니즘은 플립-플롭의 현재 상태를 지우는데 사용될 수 있다.
리셋 메커니즘의 일 실시예에서, 보유 스테이지는 리셋 제어 신호가 보유 모드 중 리셋 이벤트를 지시하면 보유 신호의 보유를 계속하도록 구성될 수 있다. 따라서, 회로가 이후 정상 모드로 복귀하면, 마스터 및 슬레이브 스테이즌 보유 모드로의 진입시(리셋 이벤트가 일어나기 이전) 그들의 상태로 복귀하도록 마스터 및 슬레이브 회복 신호를 기초로 재구성될 수 있다. 보유 스테이지가 보유 신호를 유지하는 동안 슬레이브 스테이지가 리셋 이벤트 중 자체의 리셋 값을 유지하는 것을 보장하기 위해, 보유 스테이지는 보유 모드 중 리셋 이벤트를 지시하는 리셋 제어 신호에 응답하여 슬레이브 스테이지가 슬레이브 회복 신호에 응답하여 재구성되지 않도록 구성될 수 있다. 예를 들면, 슬레이브 회복 출력 회로는 보유 모드 중에 비전도성 상태 또는 높은 임피던스 상태로 들어갈 수 있다. 이것은 보유 스테이지가 리셋 이벤트 중 슬레이브 스테이지의 상태에 영향을 미치지 않고 보유 신호를 계속 보관할 수 있게 한다.
대안적으로, 리셋 메커니즘은 리셋 제어 신호가 보유 모드 중 리셋 이벤트를 지시할 때 보유 스테이지가 보유 신호를 리셋 값으로 리셋하도록 구성될 수 있다. 이 경우, 보유 스테이지는 마스터 스테이지와 슬레이브 스테이지와 함께 리셋된다. 이 메커니즘은 보유 신호가 리셋 이벤트 중 보유되는 메커니즘보다 유효 면적이 클 수 있다. 리셋 이벤트 중 보유 스테이지를 리셋하는데 다양한 회로 구조가 사용될 수 있다. 그러나, 소정의 특별한 유용한 예에서 플립-플롭 회로는 플립-플롭 회로가 보유 모드로 동작하는 동안 리셋 제어 신호가 리셋 이벤트를 지시하는 경우 정상 모드로 복귀하도록 구성될 수 있다. 정상 모드로 복귀하는 것에 의해, 보유 스테이지는 슬레이브 스테이지로부터 슬레이브 신호를 캡처링하고 슬레이브 신호를 기초로 보유 신호를 업데이트하도록 구성됨으로써 슬레이브 스테이지의 리셋은 보유 스테이지의 리셋을 야기할 것이다.
유사하게, 본 발명의 회로는 세팅 제어 신호를 수신하고 세팅 이벤트를 지시하는 세팅 제어 신호에 응답하여 마스터 신호와 슬레이브 신호를 출력 신호가 높은 로직 값을 가지도록 소정의 값으로 세팅하도록 구성된 세팅 메커니즘을 포함할 수 있다. 상기 세팅 메커니즘은 출력이 낮은 로직 값 대신에 높은 로직 값으로 강제하는 것을 제외하고 리셋 메커니즘과 유사하다.
리셋 메커니즘과 유사한 방식으로, 세팅 메커니즘은 보유 스테이지가 세팅 이벤트 중에 자체의 보유 신호를 보유하거나 보유 스테이지가 마스터 스테이지와 슬레이브 스테이지와 함께 세팅값으로 세팅되도록 구성될 수 있다. 이러한 세팅 메커니즘의 실시는 리셋 메커니즘과 유사할 수 있다.
다른 실시예에서, 마스터-슬레이브 플립-플롭 회로는 리셋 및 세팅 메커니즘 모두를 포함할 수 있으며, 세팅 메커니즘과 리셋 메커니즘 중 하나는 리셋 제어 신호가 리셋 이벤트를 지시하는 것과 동시에 세팅 제어 신호가 세팅 이벤트를 지시하는 경우, 출력 신호가 리셋 및 세팅 메커니즘 중 우선하는 메커니즘에 대응하는 로직 값을 가지도록 마스터 신호와 슬레이브 신호가 소정의 값으로 세팅되도록 다른 메카니즘에 우선한다. 다시 말해, 세팅/리셋 실시예에서, 보유 스테이지는 세팅/리셋 중에 자체의 보유 신호를 보유하거나(슬레이브 스테이지는 리셋 또는 세팅 이벤트 중에 슬레이브 회복 신호에 응답하여 재구성되는 것이 방지됨), 마스터 스테이지 도는 슬레이브 스테이지와 함께 세팅 또는 리셋될 수 있다(예컨대, 리셋 또는 세팅 이벤트 발생시 정상 모드로 진입하는 것에 의해).
다른 양태에 따르면, 본 발명은 입력 신호를 수신하고, 출력 신호를 발생시키며, 제1 위상 및 제2 위상을 갖는 클록 신호에 의해 제어되며, 정상 동작 모드와 보유 동작 모드를 가지는 마스터-슬레이브 플립-플롭 회로를 제공하며, 해당 마스터-슬레이브 플립-플롭 회로는:
상기 정상 동작 모드 중에, (i) 상기 클록 신호가 상기 제1 위상에 있을 때 마스터 노드에서 상기 입력 신호에 의존적인 값을 갖는 마스터 신호를 캡처링하고, (ii) 상기 클록 신호가 상기 제2 위상에 있을 때 상기 마스터 노드에서 상기 마스터 신호를 보유하기 위한 마스터 스테이지 수단과;
상기 정상 동작 모드 중에, (i) 상기 클록 신호가 상기 제2 위상에 있을 때 슬레이브 노드에서 상기 마스터 신호에 의존적인 값을 갖는 슬레이브 신호를 캡처링하고, (ii) 상기 클록 신호가 상기 제1 위상에 있을 때 상기 슬레이브 신호를 상기 슬레이브 노드에 보유하도록 되어 있고, 상기 출력 신호의 값은 상기 슬레이브 신호에 의존하는 슬레이브 스테이지 수단과;
상기 보유 동작 모드 중에 상기 마스터 스테이지 수단을 상기 입력 신호의 변화로부터 단절시키기 위한 입력 단절 수단과;
상기 마스터 스테이지 수단과 상기 슬레이브 스테이지 수단에 커플링된 보유 스테이지 수단으로서,
(i) 상기 정상 동작 모드 중에, 보유 노드에서 상기 슬레이브 신호에 의존적인 값을 갖는 보유 신호를 캡처링하고,
(ii) 상기 보유 모드 중에, 상기 보유 노드를 상기 슬레이브 신호의 변화로부터 단절시키고, 상기 보유 노드에서 상기 보유 신호를 보유하고, 상기 마스터 스테이지 수단의 마스터 회복 노드에 마스터 회복 신호를 제공하고, 상기 슬레이브 스테이지 수단의 슬레이브 회복 노드에 슬레이지 회복 신호를 제공하고, 상기 마스터 회복 신호와 상기 슬레이브 회복 신호는 상기 마스터 스테이지 수단과 상기 슬레이브 스테이지 수단을 상기 마스터 신호와 상기 슬레이브 신호가 상기 보유 신호에 대응하는 값을 가지도록 구성하기 위해 상기 보유 신호에 의존하는 값을 가지는, 보유 스테이지 수단을 포함한다.
또 다른 양태에 따르면, 본 발명은 입력 신호를 수신하고, 출력 신호를 발생시키며, 제1 위상 및 제2 위상을 갖는 클록 신호에 의해 제어되며, 정상 동작 모드와 보유 동작 모드를 가지는 마스터-슬레이브 플립-플롭 동작 방법을 제공하며, 해당 방법은:
(i) 상기 정상 동작 모드 중에:
(a) 상기 클록 신호가 상기 제1 위상에 있을 때 마스터 노드에서 상기 입력 신호에 의존적인 값을 갖는 마스터 신호를 캡처링하고;
(b) 상기 클록 신호가 상기 제2 위상에 있을 때 상기 마스터 신호를 상기 마스터 노드에 보유하고;
(c) 상기 클록 신호가 상기 제2 위상에 있을 때 슬레이브 노드에서 상기 마스터 신호에 의존적인 값을 갖는 슬레이브 신호를 캡처링하고;
(d) 상기 클록 신호가 상기 제1 위상에 있을 때 상기 출력 신호의 값에 의존적인 영향을 미치는 상기 슬레이브 신호를 상기 슬레이브 노드에 보유하고;
(e) 보유 스테이지의 보유 노드에서 상기 슬레이브 신호에 의존적인 값을 갖는 보유 신호를 캡처링하고;
(ii) 상기 보유 동작 모드 중에:
(a) 상기 보유 모드 중에 상기 마스터 스테이지를 상기 입력 신호의 변화로부터 단절시키고;
(b) 상기 보유 노드를 상기 슬레이브 신호의 변화로부터 단절시키고;
(c) 상기 보유 신호를 상기 보유 노드에 보유하고;
(d) 상기 마스터 스테이지의 마스터 회복 노드에 마스터 회복 신호를 제공하고;
(e) 상기 슬레이브 스테이지의 슬레이브 회복 노드에 슬레이지 회복 신호를 제공하는 단계를 포함하고;
상기 마스터 회복 신호와 상기 슬레이브 회복 신호는 상기 마스터 스테이지와 상기 슬레이브 스테이지를 상기 마스터 신호와 상기 슬레이브 신호가 상기 보유 신호에 대응하는 값을 가지도록 구성하기 위해 상기 보유 신호에 의존하는 값을 가진다.
상기 및 이외의 본 발명의 목적, 특징 및 장점들은 첨부 도면과 관련하여 읽혀지는 예시적인 실시예의 하기의 상세한 설명으로부터 분명해질 것이다.
도 1-2는 종래 기술의 마스터-슬레이브 플립-플롭 회로의 개략도이고;
도 3-6은 일 실시예의 마스터-슬레이브 플립-플롭 회로의 개략도이고;
도 7-9는 도 3-6의 실시예의 동작에 대한 시뮬레이션 결과를 예시하고;
도 10은 마스터-슬레이브 플립-플롭 회로의 동작 방법을 예시하고;
도 11-13은 보유 스테이지가 리셋 또는 세팅 이벤트 중 자체의 보유 신호를 보유하는 도 3-6의 마스터-슬레이브 플립-플롭 회로의 리셋, 세팅 및 세팅-리셋 변형의 실시예를 각각 예시하며;
도 14-16은 보유 스테이지가 리셋 또는 세팅 이벤트 중 마스터 스테이지와 슬레이브 스테이지와 함께 리셋 또는 세팅되는 마스터-슬레이브 플립-플롭 회로의 리셋, 세팅 및 세팅-리셋 변형의 실시예를 각각 예시하며;
도 17은 스캔 모드를 갖는 회로에 사용되는 입력 단절 회로의 예를 개략적으로 예시한다.
도 3-6은 마스터-슬레이브 플립-플롭 회로(2)("플립-플롭")를 개략적으로 예시한다. 플립-플립(2)은 클록 독립적인 보유 기능을 갖는 D 플립-플롭이다. 플립-플롭(2)은 입력값으로서 입력 신호(D), 클록 신호(CK) 및 보유 신호(RETN)를 수신한다. 이들 신호에 응답하여 플립-플롭(2)은 출력 신호(Q)를 출력한다.
클록 신호(CK)는 플립-플롭(2)의 동작을 제어한다. 클록 신호는 제1 위상과 제2 위상을 가진다. 아래 설명되는 예에서, 제1 위상은 클록 신호(CK)가 0일 때 생기는 한편, 제2 위상은 클록 신호(CK)가 1일 때 생기지만, CK=1의 제1 클록 위상과 CK=0의 제2 클록 위상을 갖는 회로로 구현되는 것도 가능함을 알 것이다. 클록 발생 회로(10)는 클록 신호(CK)를 연속적으로 인버팅하여 반대의 신호 값을 갖는 음의 클록 신호(cn)와 양의 클록 신호(c)를 발생시키는 인버터(I1C, I2C)를 포함한다. 플립-플롭(2)의 트랜지스터는 음/양의 클록 신호(cn, c)에 응답하여 제어된다.
플립-플롭(2)은 정상 (동작) 모드와 보유 (동작) 모드를 가진다. 현재 동작 모드는 보유 신호(RETN)에 의존하여 제어된다. 보유 신호 발생 회로(12)는 보유 신호(RETN)를 인버팅하여 상보적 보유 신호(ret)를 생성하도록 구성된 인버터(I2R)를 포함하도록 제공된다. 보유 신호(RETN, ret)는 플립-플롭(2)의 트랜지스터를 제어하는데 사용된다. 하기의 예에서, 플립-플롭(2)은 보유 신호(RETN)가 1일 때 정상 모드로 동작되는 한편, 보유 신호(RETN)가 0일 때 보유 모드로 동작된다. 그러나, 플립-플롭 구성은 원하는 경우 반대 극성의 RETN 신호를 수용하도록 쉽게 변형될 수 있다.
플립-플롭(2)은 입력 단절 회로(TIR), 마스터 스테이지(4), 슬레이브 스테이지(6) 및 보유 스테이지(8)를 포함한다.
파워 제어 회로(14)는 플립-플롭 회로(2)에 파워를 공급하도록 제공된다. 파워 제어 회로(14)는 마스터 및 슬레이브 스테이지(4, 6)와는 별개로 보유 스테이지(8)에 파워를 공급하기 때문에 보유 스테이지(8)는 마스터 및 슬레이브 스테이지(4, 6)가 파워 절약 상태에 있을 때 파워 활성화 상태로 유지될 수 있다. 예를 들면, 파워 제어 회로(14)는 마스터/슬레이브 스테이지(4, 6)와 보유 스테이지(8) 각각에 대응하는 별개의 전력선(VDD, VDDRET)으로 파워를 제공할 수 있다. 간결성을 위해, 파워 제어 회로(14)는 모든 도면에 도시되고 있지 않으나, 각각의 예에 여전히 제공될 수 있음을 알 것이다.
입력 단절 회로는 그 임피던스 상태가 보유 신호(RETN)에 의존하여 제어되는 3-상태 인버터(TIR)를 포함한다. 도 3, 4에 도시된 바와 같이, 정상 모드(RETN=1) 중에 3-상태 인버터(TIR)는 낮은 임피던스 모드로 동작하고 입력 신호(D)의 상태를 인버팅하여 마스터 스테이지(4)의 노드(dn)를 인버팅된 입력 신호(barred-D)로 구동시킨다.
마스터 스테이지(4)는 전송 게이트(TGIC)와 한 쌍의 인버터(TIC, I1D)를 포함하며, 각각의 인버터는 마스터 래치를 형성하도록 다른 인버터의 입력에 커플링된 출력을 가진다. 정상 모드 중에 전송 게이트(TGIC)는 클록 신호(cn, c)에 의해 제1 클록 위상(CK=0)에서 전도적이고 제2 클록 위상(CK=1)에서 비전도적이 되도록 제어된다.
슬레이브 스테이지(6)는 마스터-슬레이브 단절 회로(TG2C)와 슬래이브 래치를 형성하도록 커플링된 한 쌍의 인버터(I2D, T2C)와 출력 인버터(I3D)를 포함한다. 마스터-슬레이브 단절 회로는 클록 신호(cn, c)에 응답하여 제1 클록 위상(CK=0)에서 비전도적이고 제2 클록 위상(CK=1)에서 전도적이 되는 전송 게이트(TG2C)를 포함한다.
도 3에 도시된 바와 같이, 정상 모드에서 제1 클록 위상일 때 마스터 스테이지(4)는 노드(dn)로부터 인버팅된 입력 신호(barred-D)를 수신하고 마스터 노드(m, pm)에서 마스터 신호(D, barred-D)의 상보적 버전을 캡처링한다. 마스터 신호는 입력 신호(D)에 대응하는 값을 가진다. 또한, 마스터-슬레이브 단절 회로(TG2C)는 슬레이브 스테이지를 마스터 노드(m)에서의 마스터 신호의 변화로부터 단절시킴으로써 슬레이브 스테이지는 슬레이브 노드(s, ns)에서 이전 클록 주기에서 슬레이브 스테이지(6)에 의해 캡처링된 이전 슬레이브 신호의 상보적 버전(Qprev, barred-Qprev)을 유지한다.
도 4에 도시된 바와 같이, 정상 모드에서 제2 클록 위상에 있을 때 전송 게이트(TGIC)는 마스터 스테이지(4)를 입력 신호의 변화로부터 단절시킴으로써 노드(m, pm)에서 마스터 신호의 상보적 버전(D, barred-D)은 입력 신호(D)의 변화에 무관하게 자체의 이전 값을 유지한다. 한편, 마스터-슬레이브 단절 회로(TG2C)는 마스터 신호(D, barred-D)를 마스터 스테이지(4)로부터 슬레이브 스테이지(6)로 전파함으로써 슬레이브 스테이지(6)는 슬레이브 노드(s, ns)에서 마스터 신호의 값에 대응하는 상보적 값(D, barred-D)을 갖는 새로운 슬레이브 신호를 캡처링한다.
제1 및 제2 클록 위상에서, 출력 인버터(I3D)는 노드(ns)에서 슬레이브 신호를 인버팅하고 그 인버팅된 값을 출력 신호(Q)로서 출력한다.
보유 스테이지(8)는 보유 입력 회로(TGIR)와 보유 래치를 형성하도록 다른 인버터의 입력에 커플링된 자체의 출력을 각기 갖는 한 쌍의 보유 인버터(I1R, T2R)와 마스터 회복 출력 회로(T3R)와 슬레이브 회복 출력 회로(T4R)를 포함한다. 보유 입력 회로(TG1R)는 보유 신호(RETN, ret)에 응답하여 정상 모드 중에 전도적인 상태로 보유 모드 중에 비전도적인 상태로 동작하는 전송 게이트를 포함한다. 마스터 회복 출력 회로(T3R)와 슬레이브 회복 출력 회로(T4R)는 정상 모드 중에 높은 임피던스 상태로 보유 모드 중에 낮은 임피던스 상태로 동작하도록 구성된 3-상태 인버터를 포함한다. 마스터 회복 출력 회로(T3R)의 출력은 마스터 스테이지(4)의 마스터 회복 노드(dn)에 커플링되고 슬레이브 회복 출력 회로(T4R)의 출력은 슬레이브 스테이지(6)의 슬레이브 회복 노드(s)에 커플링된다.
따라서, 정상 모드 중에(제1 및 제2 클록 위상에서) 보유 입력 회로(TGIR)는 슬레이브 신호를 슬레이브 스테이지(6)의 노드(ns)로부터 보유 스테이지(8)의 인버터(I1R, T2R)로 전파시킨다(도 3, 4 참조). 인버터(I1R, T2R)는 보유 노드(sr, nsr)에서 보유 신호의 상보적 버전(R, barred-R)을 캡처링한다. 보유 신호(R, barred-R)는 슬레이브 신호에 의존하는 값을 가진다. 정상 모드(RETN=1) 중에, 마스터 및 슬레이브 회복 출력 회로(T3R, T2R)는 높은 임피던스 신호(Z)를 출력한다. 높은 임피던스 레벨 신호(Z)는 낮은 상태로 높은 상태도 아니지만, 인버터(T3R, T2R)의 출력으로부터 노드(dn, s)까지의 연결이 제거된 경우 존재할 수 있는 상태와 유사하다. 따라서, 정상 모드 중에 마스터 및 슬레이브 스테이지(4, 6)의 상태는 보유 래치(8)에 의해 보유된 신호에 의해 영향을 받지 않는다.
도 5-6에 도시된 바와 같이, 보유 모드(RETN=0) 중에 보유 입력 회로(TGIR)는 보유 스테이지(8)를 노드(ns)에서의 슬레이브 신호의 변화로부터 단절시킨다. 보유 스테이지(8)의 인버터(I1R, T2R)는 마스터 및 슬레이브 스테이지(4, 6)의 상태에 무관하게 보유 신호(R, barred-R)의 보유를 계속한다. 따라서, 마스터 및 슬레이브 스테이지(4, 6)는 파워 소비를 감소시키기 위해 파워 제어 회로(14)에 의해 파워 절약 상태로 놓여질 수 있다. 파워 제어 회로(14)는 게이트(TGIR)가 슬레이브 스테이지(6)의 파워 다운 이전에 비전도적이 되는 것을 보장하기 위해 마스터 스테이지(4)와 슬레이브 스테이지(6)를 파워 절약 상태로 놓기 전에 보유 모드로 들어간 후 단기간 대기한다.
또한, 마스터 회복 출력 회로(T3R)는 마스터 회복 신호(barred-R)를 마스터 스테이지(4)의 노드(dn)로 출력하며, 슬레이브 회복 출력 회로(T4R)는 슬레이브 회복 신호(R)를 슬레이브 스테이지(6)의 노드(s)로 출력한다. 마스터 및 슬레이브 회복 신호(barred-R, R)는 인버터(I1R, T2R)에 의해 보유되는 보유 신호에 의존하는 값을 가진다. 마스터 스테이지(4)와 슬레이브 스테이지(6)가 파워 절약 상태에 유지되는 동안 마스터 및 슬레이브 회복 신호는 영향을 미치지 않는다.
그러나, 마스터 스테이지(4)와 슬레이브 스테이지(6)로의 파워 공급이 회복되면, 마스터 및 슬레이브 스테이지(4, 6)는 노드(m, pm)에서의 마스터 신호, 노드(s, ns)에서의 슬레이브 신호 및 출력 신호(Q)가 보유 신호(R, barred-R)가 보유 모드로 들어가기 전에 보유 스테이지(8)에 의해 캡처링되었을 때 이들 신호가 가지는 값으로 복귀하도록 마스터 및 슬레이브 회복 신호를 캡처링한다. 플립-플롭(2)은 이제 회복된 이전 신호 값을 가지는 정상 동작 모드로 복귀될 수 있다. 마스터 스테이지(4)와 슬레이브 스테이지(6)가 정상 모드로의 복귀시 이미 회복되는 것을 보장하기 위해, 파워 제어 회로(14)는 마스터 스테이지(4)와 슬레이브 스테이지(6)가 플립-플롭(2)이 정상 모드로 복귀되기 전에 파워 절약 상태로부터 벗어나도록 마스터 스테이지(4)와 슬레이브 스테이지(6)로 파워 공급(VDD)을 제어한다.
보유 모드 중에, 입력 단절 회로의 3-상태 인버터(T1R)는 높은 임피던스 모드로 동작하여 높은 임피던스 레벨 신호(Z)를 노드(dn)로 출력한다(도 5-6 참조). 이것은 인버터(T1R)의 출력이 마스터 회복 출력 회로(T3R)의 출력과 충돌하는 것을 방지한다. 따라서, 보유 모드 중에 노드(dn)는 입력 신호가 아닌 마스터 회복 출력 신호를 기초로 제어된다.
도 5-6에 도시된 바와 같이, 마스터 및 슬레이브 회복 신호는 마스터 스테이지(4)와 슬레이브 스테이지(6) 모두에 제공되므로, 플립-플롭(2)의 상태는 보유 모드로부터 정상 모드로 복귀시 클록 신호(CK)가 제1 클록 위상 또는 제2 클록 위상에 있는지 여부에 무관하게 회복된다.
제1 클록 위상(CK=0, 도 5)에서, 마스터 신호는 마스터 회복 신호를 노드(dn)와 게이트(TG1C)를 통해 마스터 스테이지(4)로 통과시키는 마스터 회복 출력 회로(T3R)에 의해 회복되며, 슬레이브 신호는 슬레이브 회복 신호를 노드(n)를 통해 슬레이브 스테이지(6)로 통과시키는 슬레이브 회복 출력 회로(T4R)에 의해 회복된다.
제2 클록 위상(CK=1, 도 6)에서, 슬레이브 스테이지(6)는 슬레이브 회복 출력 회로(T4R)로부터 노드(s)로 통과하는 슬레이브 회복 신호에 의해 다시 회복된다. 전송 게이트(TG2C)는 제2 클록 위상 중에 전도적이므로, 슬레이브 신호는 전송 게이트(TG2C)를 통해 마스터 스테이지로 전파되어 마스터 신호를 마스터 스테이지에 회복시킨다.
따라서, 보유 회복 동작은 클록 신호가 제1 클록 위상 또는 제2 클록 위상에 있는지 여부에 무관하게 마스터 및 슬레이브 상태를 회복시킬 수 있다. 이것은 보유 모드로부터 정상 모드로 복귀시 어떤 클록 신호의 상태가 활성인지가 더 이상 중요하지 않으므로 보유 신호의 제어를 단순화시킨다.
도 7은 제안된 플립-플롭의 HSPICE 시뮬레이션을 보여준다. 이 시뮬레이션에서, 입력(D)은 높은 상태이고 시뮬레이션 내에서 대략 8ns에서 CK의 상승 엣지(제2 클록 위상) 상의 플립-플롭의 슬레이브 스테이지(6)에 캡처링된다. 신호 Q에서 볼 수 있는 바와 같이 플립-플롭의 출력은 높은 상태로 전이되고 보유 신호(RETN)가 낮은 상태(대략 시뮬레이션 내에서 약 25ns)로 전이될 때 높은 상태에 있다.
보유 모드로의 전이 후에, 공통 공급 전압(VDD)은 마스터 스테이지(4)와 슬레이브 스테이지(6)로 강하되고 출력 신호(Q)는 낮은 상태로 전이된다. 공통 공급 전압이 VDD 공급 상에서 회복될 때, 보유 스테이지(8)의 상태는 보유 신호(RETN)가 높은 상태로 변하기 전에 출력(Q)에 반영됨으로써 플립-플롭을 정상 모드로 전이시킨다.
도 7의 시뮬레이션에서, 보유 신호(RETN)의 낮은 상태로의 전이는 클록 신호(CK)가 제1 위상에 있을 때(CK=0) 일어나고, 보유 신호(RETN)의 높은 상태로의 전이는 클록 신호(CK)가 제2 위상에 있을 때(CK=1) 일어난다. 공급 전압의 낮은 상태로의 전이는 클록 신호(CK)가 제2 위상에 있을 때(CK=1) 일어나는 한편, 공급 전압의 높은 상태로의 전이는 클록 신호(CK)가 제1 위상에 있을 때 일어난다.
도 8은 슬레이브 스테이지(6)가 시뮬레이션 내에서 대략 10ns에서 CK 신호의 상승 엣지 상에 높은 레벨의 입력 신호(마스터 신호)(D)를 캡처링하는 플립-플롭의 시뮬레이션을 보여준다. 시뮬레이션 내에서 약 15ns에서, 입력(D)은 낮은 상태로 전이되지만, 이러한 전이는 플립-플롭(2)의 내부 상태나 출력 신호(Q)에 영향을 미치지 않는데, 이는 클록(CK)이 여전히 제2 위상에 있어서 전송 게이트(TG1C)가 비전도적이기 때문이다. 이후 보유 신호(RETN)가 낮은 레벨로 전이됨으로써 플립-플롭(2)은 보유 모드로 들어가게 되고, 이후 공급 전압(VDD)이 제거된다. 도 7의 시뮬레이션에서처럼 출력(Q)은 낮은 레벨로 강하한다. 시뮬레이션 내에서 약 52ns에서, VDD 전압은 공통 공급 상에 회복되고 출력(Q)은 높은 상태로 구동됨으로써 보유 모드로 들어갈 때 플립-플롭(2)의 상태를 반영한다.시뮬레이션 내에서 약 68ns에서, 보유 신호(RETN)는 높은 상태로 전이되고 플립-플롭은 정상 모드로 들어간다. 시뮬레이션 내에서 약 69nss에 보이는 바로 다음의 CK 상승 엣지 상에 D 입력에 대한 높은 상태의 값이 플립-플롭에 캡처링되고 출력(Q)은 낮은 상태로 전이된다.
도 8의 시뮬레이션에서, 보유 신호(RETN)의 낮은 상태로의 전이(보유 모드로의 진입)는 클록 신호(CK)가 제2 위상에 있을 때(CK=1) 일어나며 높은 상태로의 전이(정상 모드로 복귀)는 클록 신호(CK)가 제1 위상에 있을 때(CK=0) 일어난다. 공급 전압(VDD)의 낮은 상태로의 전이는 클록 신호(CK)의 제1 위상에서 일어나는 한편, 공급 전압(VDD)의 높은 상태로의 전이는 클록 신호(CK)의 제2 위상에서 일어난다.
도 9에 나타낸 시뮬레이션은 도 7의 시뮬레이션과 유사하다. 이 시뮬레이션에서 보유 신호(RETN)의 낮은 상태로의 전이(보유 모드로 진입)는 클록 신호(CK)의 제1 위상에서 일어나고 높은 상태로의 전이(정상 모드로 복귀)도 클록 신호(CK)의 제1 위상에서 일어난다. 공급 전압(VDD)의 낮은 상태로의 전이는 클록 신호(CK)의 제2 위상에서 일어나는 한편, 공급 전압(VDD)의 높은 상태로의 전이는 클록 신호(CK)의 제1 위상에서 일어난다.
따라서, 도 7-9는 보유 모드로 진입시, 파워 절약 상태로 진입시, 파워 활성화 상태로 복귀시 및 정상 모드로 복귀시 클록 신호(CK)가 제1 위상 또는 제2 위상에 있는지 여부에 무관하게 보유 캡처링 및 회복 동작이 기능함을 보여준다.
도 10은 마스터-슬레이브 플립-플롭 회로(2)의 동작 방법을 개략적으로 예시한다. 20 단계에서, 회로가 정상 모드 또는 보유 모드에 있는지 여부가 결정된다. 정상 모드 중에 방법은 22 단계로 진행되어 클록 신호(CK)가 제1 위상 또는 제2 위상에 있는지 여부가 결정된다.
클록 신호(CK)가 제1 위상에 있을 때, 방법은 24 단계로 진행되어 마스터 스테이지(4)가 입력 신호(D)의 현재 값에 의존하여 새로운 마스터 신호를 캡처링한다. 26 단계에서, 슬레이브 스테이지(6)는 전송 게이트(TG2C)에 의해 마스터 신호의 변화로부터 단절되는 자체의 이전 슬레이브 신호를 보유한다. 28 단계에서, 보유 스테이지는 자체의 보유 신호를 보유한다. 이후 방법은 20 단계로 복귀한다.
정상 모드 중에 클록 신호(CK)가 제2 위상에 있는 동안, 방법은 22 단계로부터 30 단계로 진행되며, 그 단계에서 마스터 스테이지가 자체의 이전 마스터 신호를 보유한다(이 시점에서 마스터 스테이지는 전송 게이트(TG1C)에 의해 입력 신호의 변화로부터 단절된다). 32 단계에서 슬레이브 스테이지(6)는 마스터 신호를 기초로 새로운 슬레이브 신호를 캡처링한다(전송 게이트(TG2C)는 마스터 신호를 슬레이브 스테이지(6)로 전파하도록 전도적이다). 또한, 34 단계에서 보유 스테이지는 보유 입력 회로(전송 게이트)(TG1R)가 정상 모드 중에 전도적이므로 슬레이브 신호를 기초로 새로운 보유 신호를 캡처링한다. 이후 방법은 20 단계로 복귀한다.
다른 한편, 보유 모드 중에 방법은 20 단계로부터 40 단계로 진행한다(클록 신호(CK)가 제1 위상 또는 제2 위상에 있는지 여부와 무관하게). 40 단계에서, 입력 단절 회로(3-상태 인버터(T1R))는 마스터 스테이지(4)를 입력 신호(D)의 변화로부터 단절시킨다. 42 단계에서, 전송 게이트(TG1R)는 보유 스테이지(8)를 노드(ns)에서의 슬레이브 신호의 변화로부터 단절시킨다. 따라서, 보유 스테이지(8)는 보유 신호를 보유한다. 44 단계에서, 보유 스테이지(8)는 마스터 회복 신호를 마스터 스테이지(4)의 노드(dn)에 슬레이브 회복 신호를 슬레이브 스테이지(6)의 노드(s)에 제공함으로써 마스터 스테이지(4)와 슬레이브 스테이지(6)는 파워 절약 상태로부터 벗어나며, 플립-플롭(2)은 보유 모드로 진입시 플립-플롭(2)의 상태를 반영할 것이다. 이후 방법은 20 단계로 복귀한다.
도 11은 비동기 리셋 메커니즘을 포함하는 플립-플롭의 실시예를 나타낸다. 리셋 제어 신호(R)가 주어질 때 플립-플롭을 강제하여 낮은 상태의 값(Q=0)을 저장 및 출력하도록 하는 추가의 입력으로서 리셋 제어 신호(R)가 제공된다. 디바이스(T1C, T2C, T4R)는 리셋 제어 신호(R)의 수용을 위해 도 11에 도시된 바와 같이 변형되며, 인버터(T1D)는 NOR 게이트(NOID)로 대체된다.
마스터 스테이지(4)에서 3-상태 인버터(T1C)는 리셋 동작과의 충돌을 피하기 위해 보유 모드 중에 보유 신호(RETN)가 인버터의 출력을 높은 임피던스 상태로 강제할 수 있게 변형된다. 또한, NOR 게이트(NOID)는 리셋 동작 중 리셋 제어 신호(R)가 낮은 상태를 마스터 래치(4)로 강제할 수 있게 한다.
슬레이브 스테이지에서, 인버터(T2C)는 인버터(T1C)와 유사한 형태로 변형되며, 슬레이브 래치에 리셋 동작을 수행하기 위해 노드(s)에 풀-다운 트랜지스터(TZ4P1)가 추가된다. 슬레이브 회복 신호에 의해 슬레이브 회복 출력 회로(T4R)가 리셋 동작과 충돌하지 않도록, 슬레이브 회복 출력 회로(T4R)도 리셋 제어 신호(R)를 결합하여 리셋 동작 중에 보유 모드에서 노드(s)에 단지 낮은 상태의 신호가 인가되는 것을 보장하도록 변형된다.
또한, 마스터 회복 출력 회로(T3R)는 노드(dn) 대신에 마스터 스테이지의 노드(pm)에 커플링됨으로써, 클록 신호(CK)의 클록 위상에 무관하게 리셋 제어 신호가 R=0으로 복귀한 후 마스터 회복 신호에 의해 노드(pm)가 제어될 수 있도록 한다.
리셋 제어 신호(R)가 낮은 상태(R=0)에 있을 때, 회로는 도 3-6의 회로와 유사한 방식으로 동작한다. 리셋 제어 신호(R)가 리셋 이벤트(R=1)을 지시하는 것으로 주어질 때, 마스터 노드(m)에서 마스터 신호, 노드(s)에서 슬레이브 신호 및 출력 신호(Q)는 모두 풀-다운된다(Q=0). 리셋 이벤트가 정상 모드 중에 생기면, 보유 스테이지(8)는 전송 게이트(TG1R)를 통해 리셋 슬레이브 신호를 캡처링한다. 그러나, 리셋 이벤트가 보유 모드 중에 생기면, 전송 게이트(TG1R)는 비전도적이라서 보유 스테이지(8)는 마스터 및 슬레이브 스테이지(4, 6)의 리셋에 무관하게 자체의 이전에 캡처링된 보유 신호를 계속 보유하게 된다. 이것은 리셋 제어 신호가 낮은 상태 R=0으로 복귀 후 회로가 정상 모드로 복귀되는 경우, 보유 상태는 보유 스테이지(8)에 의해 마스터 및 슬레이브 스테이지(4, 6)에 회복될 것이다.
도 12는 비동기 세팅 메커니즘을 포함하는 플립-플롭의 실시예를 나타낸다. 세팅 제어 신호(SN)가 주어질 때(본 실시예에서 SN 신호는 낮은 상태의 값(SN=0)이SN 입력 상에 구동될 때 주어짐) 플립-플롭을 강제하여 높은 상태를 저장 및 출력하도록 하는 추가 입력으로서 세팅 제어 신호(SN)가 제공된다. 디바이스(T1C, T2C, T4R)는 SN 신호의 수용을 위해 도 12에 도시된 바와 같이 변형되며, 인버터(I1D)는 NAND 게이트(NA1D)로 대체된다. 마스터 스테이지의 3-상태 인버터(T1C)는 세팅 동작과의 충돌을 피하기 위해 보유 모드 중에 보유 신호(RETN)가 인버터의 출력을 높은 임피던스 상태로 강제할 수 있게 변형된다. 슬레이브 스테이지의 인버터(T2C)는 유사한 형태로 변형되며, 슬레이브 스테이지(6)에 세팅 동작을 수행하기 위해 노드(s)에 풀-업 트랜지스터(TZ4N1)가 추가된다. 슬레이브 회복 출력 제어기(T4R)도 SN 신호를 결합하여 세팅 동작 중에 보유 모드에서 노드(s)에 단지 높은 상태의 신호가 인가되는 것을 보장하도록 변형된다. NAND 게이트(NA1D)는 SN 신호가 리셋 동작에서 높은 상태를 마스터 래치 내로 강제하도록 할 수 있다.
세팅 제어 신호(SN)가 주어지지 않을 때(SN=1), 도 12의 플립-플롭 회로는 도 3-6의 회로와 유사한 방식으로 동작한다. 세팅 제어 신호(SN)가 세팅 이벤트(SN=0)를 지시하는 것으로 주어질 때, 마스터 노드(m)에서 마스터 신호, 노드(s)에서 슬레이브 신호 및 출력 신호(Q)는 모두 풀-하이된다(Q=1). 세팅 이벤트가 정상 모드 중에 생기면, 보유 스테이지(8)는 전송 게이트(TG1R)를 통해 세팅 슬레이브 신호를 캡처링한다. 그러나, 세팅 이벤트가 보유 모드 중에 생기면, 전송 게이트(TG1R)는 비전도적이라서 보유 스테이지(8)는 마스터 및 슬레이브 스테이지(4, 6)의 세팅에 무관하게 자체의 이전에 캡처링된 보유 신호를 계속 보유하게 된다. 이것은 세팅 제어 신호가 높은 상태 SN=1로 복귀 후 회로가 정상 모드로 복귀되는 경우, 보유 상태는 보유 스테이지(8)에 의해 마스터 및 슬레이브 스테이지(4, 6)에 회복될 것이다.
도 13은 세팅 및 리셋 기능을 모두 포함하는 플립-플롭의 실시예를 나타낸다. 상기의 세팅 및 리셋 실시예에서와 마찬가지로, 마스터 스테이지의 인버터(T1C)는 보유 신호(RETN)가 보유 모드에서 인버터의 출력을 높은 임피던스 상태로 강제할 수 있게 변형된다. 슬레이브 스테이지의 인버터(T2C)는 세팅 제어 신호(SN)와 리셋 제어 신호(R) 모두에 응답하도록 변형된다. 본 실시예에서, 세팅 동작은 리셋 동작보다 높은 우선 순위를 가지지만, 다른 실시예는 이 우선 순위를 반대로 하여 리셋 동작을 우선할 수 있다. 인버터(T2C)와 디바이스(TZ4P1N1)는 세팅 제어 신호(SN)가 주어질 때(SN=0) 노드(s) 상에 높은 상태를 부여할 것이고, 세팅 제어 신호(SN)가 주어지지 않고(SN=1) 리셋 제어 신호(R)가 주어질 때(R=1) 노드(s) 상에 낮은 상태를 부여할 것이다. SN 및 R 입력 모두는 슬레이브 회복 제어기(T4R)에 결합되어, 제어기(T4R)가 보유 모드 중에 디바이스(TZ4P1N1)에 의해 공급되는 것과 같은 신호로 슬레이브 노드(s)를 구동하거나 높은 Z-상태에 있는 것을 보장한다. 통과 게이트(TG2C)는 세팅 제어 신호(SN)가 주어질 때(SN=0) 마스터 노드(m) 상에 높은 상태를 부여하고 리셋 제어 신호(R)가 주어지고(R=1) 세팅 제어 신호(SN)가 주어지지 않을 때(SN=1) 낮은 상태를 부여하는 복합 게이트(TG2CP1N1)로 대체된다. 세팅 제어 신호(SN)와 리셋 제어 신호(R) 어느 것도 주어지지 않으면(SN=1), 게이트(TG2CP1N1)는 노드(pm)의 상태를 인버팅하고 노드(m)를 도 3-6의 실시예에서처럼 구동시킨다.
다시 말해, 도 13의 실시예에서 보유 스테이지(8)는 보유 모드 중에 세팅 이벤트 또는 리셋 이벤트가 생기는 경우 자체의 신호를 보유한다. 그러므로, 정상 모드로의 복귀시 보유 상태는 마스터 스테이지(4)와 슬레이브 스테이지(6)에 회복된다.
도 14는 리셋 제어 신호가 주어질 때 보유 래치(8)의 상태도 낮은 상태로 부여되는 도 11에 도시된 리셋 실시예의 변형례를 나타낸다. 본 실시예에서, 3-상태 인버터(T1C)는 도 3에 도시된 회로와는 변화된 게 없으며, 보유 신호(RETN, ret)는 T2C 디바이스 내에 결합되지 않는다. 마찬가지로, 3-상태 인버터(T4R)는 도 1과 관련하여 변하지 않는다. 따라서, 회로 구성은 도 11에서보다 단순해진다.
도 14에서 이전의 실시예의 인버터(I2R)는 입력으로서 리셋 제어 신호(R)와 보유 신호(RETN)를 수신하는 NOR 게이트(NO2D)와 NOR 게이트(NO2D)의 출력에 커플링되는 인버터(I3R)로 대체된다. 플립-플롭의 전이를 제어하기 위한 신호(nret, ret)가 NOR 게이트(NO2D)와 인버터(I3R)의 출력으로부터 발생된다(nret 신호는 이전의 실시예에서와 같은 보유 신호(RETN) 대신에 트랜지스터의 제어에 사용됨). 리셋 동작 중 리셋 제어 신호(R)가 주어지며, 이는 nret 신호가 낮은 값으로 전이되도록 함으로써 플립-플롭을 보유 모드로부터 정상 모드로 구동시킨다. 이것은 전송 게이트(TG1R)가 전도적이 되도록 함으로써 노드(ns)에서의 슬레이브 신호 값(디바이스(T2C, TZ4N1)에 의해 리셋 이벤트에 응답하여 리셋된)이 보유 스테이지에 캡처링되어 보유 상태를 리셋하게 된다. 따라서, 보유 상태는 리셋 이벤트 중에 소실된다.
유사하게, 도 15 및 도 16은 세팅 이벤트 또는 리셋 이벤트가 보유 상태를 덮어쓰게 하는 도 12의 세팅 실시예와 도 13의 세팅-리셋 실시예의 변형례를 나타낸다. 다시 말해, 보유 신호(RETN)를 게이팅하도록 NOR 게이트(NO2D)가 제공됨으로써 보유 모드 중에 세팅 이벤트 또는 리셋 이벤트가 생기면 회로를 정상 모드로 복귀시키게 된다.
따라서, 리셋 동작 중에 보유 스테이지(8)의 상태를 잃는 것이 허용되는 경우의 적용을 위해, 회로의 복잡성을 감소시키기 위해 도 11-13의 실시예보다 도 14-16의 실시예가 바람직할 수 있다. 다른 한편, 보유 상태가 리셋 중에 보유되는 것이 필요하면, 도 11-13의 실시예가 바람직할 것이다.
이전의 실시예의 입력 3-상태 인버터(T1R)는 도 17에 도시된 바와 같이 스캔 테스팅을 수용하기 위해 변형될 수 있다. 스캔 가능 신호(SE)는 플립-플롭(2)의 스캔 모드를 제어하고, 높은 상태로 세팅시 입력 디바이스가 D 입력 대신에 스캔 입력(SI)에 응답하도록 한다. SE 입력이 낮은 상태로 세칭시 플립-플롭은 입력(D)이 정상 모드 중에 인버팅되고 플립-플롭이 보유 모드 중에 입력(D)으로부터 단절되는 이전에 설명된 바와 같은 거동을 보인다.
따라서, 이전에 개시된 인버터(T1R) 대신에 도 17에 도시된 스캔-가능 입력 디바이스를 가지는 플립-플롭 회로는 3가지 동작 모드: 정상 모드(SE=0, RETN=1), 스캔 모드(SE=1, RETN=1), 및 보유 모드(SE=X, RETN=0)를 가진다. 정상 모드 중에 마스터 스테이지는 입력 신호(D)에 응답하여 구동된다. 스캔 모드 중에 마스터 스테이지는 스캔 입력 신호(SI)에 응답하여 구동된다. 보유 모드 중에 도 17의 디바이스는 마스터 스테이지를 입력 신호(D) 및 스캔 입력 신호(SI)의 변화로부터 디커플링시킴으로써 마스터 스테이지는 대신에 보유 스테이지로부터의 마스터 회복 신호를 기초로 제어될 수 있다.
본 발명의 예시적인 실시예들이 첨부 도면을 참조로 상세히 설명되었지만, 본 발명은 이들 구체적 실시예들에 한정되지 않으며, 첨부된 특허청구범위에 의해 한정되는 본 발명의 범위 및 취지를 벗어나지 않고 다양한 변화 및 변형이 당업자에 의해 행해질 수 있음을 이해하여야 한다.

Claims (22)

  1. 입력 신호를 수신하고, 출력 신호를 발생시키며, 제1 위상과 제2 위상을 가지는 클록 신호에 의해 제어되며, 정상 동작 모드와 보유 동작 모드를 가지는 마스터-슬레이브 플립-플롭 회로로서:
    상기 정상 동작 모드 중에, (i) 상기 클록 신호가 상기 제1 위상에 있을 때 마스터 노드에서 상기 입력 신호에 의존적인 값을 갖는 마스터 신호를 캡처링하고, (ii) 상기 클록 신호가 상기 제2 위상에 있을 때 상기 마스터 신호를 상기 마스터 노드에 보유하도록 된 마스터 스테이지와;
    상기 정상 동작 모드 중에, (i) 상기 클록 신호가 상기 제2 위상에 있을 때 슬레이브 노드에서 상기 마스터 신호에 의존적인 값을 갖는 슬레이브 신호를 캡처링하고, (ii) 상기 클록 신호가 상기 제1 위상에 있을 때 상기 슬레이브 신호를 상기 슬레이브 노드에 보유하도록 되어 있고, 상기 출력 신호의 값은 상기 슬레이브 신호에 의존하는 슬레이브 스테이지와;
    상기 보유 동작 모드 중에 상기 마스터 스테이지를 상기 입력 신호의 변화로부터 단절시키도록 된 입력 단절 회로와;
    상기 마스터 스테이지와 상기 슬레이브 스테이지에 커플링된 보유 스테이지로서,
    (i) 상기 정상 동작 모드 중에, 보유 노드에서 상기 슬레이브 신호에 의존적인 값을 갖는 보유 신호를 캡처링하고,
    (ii) 상기 보유 모드 중에, 상기 보유 노드를 상기 슬레이브 신호의 변화로부터 단절시키고, 상기 보유 노드에서 상기 보유 신호를 보유하고, 상기 마스터 스테이지의 마스터 회복 노드에 마스터 회복 신호를 제공하고, 상기 슬레이브 스테이지의 슬레이브 회복 노드에 슬레이지 회복 신호를 제공하고, 상기 마스터 회복 신호와 상기 슬레이브 회복 신호는 상기 마스터 스테이지와 상기 슬레이브 스테이지를 상기 마스터 신호와 상기 슬레이브 신호가 상기 보유 신호에 대응하는 값을 가지도록 구성하기 위해 상기 보유 신호에 의존하는 값을 가지는, 보유 스테이지를 포함하는 마스터-슬레이브 플립-플롭 회로.
  2. 제1항에 있어서,
    보유 모드 중에 적어도 마스터 스테이지와 슬레이브 스테이지를 선택적으로 파워 절약 상태로 배치하도록 구성된 파워 제어 회로를 포함하는 마스터-슬레이브 플립-플롭 회로.
  3. 제2항에 있어서,
    상기 파워 제어 회로는 마스터-슬레이브 플립-플롭 회로가 보유 모드로 들어간 이후에 적어도 마스터 스테이지와 슬레이브 스테이지를 파워 절약 상태로 배치하고 마스터-슬레이브 플립-플롭 회로가 정상 모드로 복귀하기 이전에 적어도 마스터 스테이지와 슬레이브 스테이지를 파워 절약 상태로부터 벗어나게 하도록 구성된 마스터-슬레이브 플립-플롭 회로.
  4. 제1항에 있어서,
    상기 보유 스테이지는 정상 모드 중에 슬레이브 신호의 변화를 보유 노드로 전파하고 보유 모드 중에 보유 노드를 슬레이브 신호의 변화로부터 단절시키도록 구성된 보유 입력 회로를 포함하는 마스터-슬레이브 플립-플롭 회로.
  5. 제1항에 있어서,
    상기 보유 스테이지는 정상 모드 중 마스터 회복 노드를 마스터 회복 신호로부터 단절시키고 보유 모드 중에 마스터 회복 신호를 마스터 회복 노드로 전파하도록 구성된 마스터 회복 출력 회로를 포함하는 마스터-슬레이브 플립-플롭 회로.
  6. 제1항에 있어서,
    상기 보유 스테이지는 정상 모드 중 슬레이브 회복 노드를 슬레이브 회복 신호로부터 단절시키고 보유 모드 중에 슬레이브 회복 신호를 슬레이브 회복 노드로 전파하도록 구성된 슬레이브 회복 출력 회로를 포함하는 마스터-슬레이브 플립-플롭 회로.
  7. 제1항에 있어서,
    적어도 정상 모드 중에 클록 신호가 제1 위상에 있을 때 슬레이브 노드를 마스터 노드로부터 단절시키고 클록 신호가 제2 위상에 있을 때 마스터 신호를 마스터 노드로부터 슬레이브 노드로 전파시키도록 구성된 마스터-슬레이브 단절 회로를 포함하는 마스터-슬레이브 플립-플롭 회로.
  8. 제1항에 있어서,
    상기 입력 단절 회로는 정상 모드 중에 낮은 임피던스 상태로 동작하고 보유 모드 중에 높은 임피던스 상태로 동작하도록 구성된 3-상태 인버터를 포함하는 마스터-슬레이브 플립-플롭 회로.
  9. 제1항에 있어서,
    스캔 동작 모드를 더 포함하고, 상기 입력 단절 회로는:
    (i) 정상 모드 중에 입력 신호의 변화를 마스터 스테이지로 전파하고;
    (ii) 마스터 신호가 스캔 입력 신호에 의존하는 값을 가지도록 스캔 모드 중에 스캔 입력 신호의 변화를 마스터 스테이지로 전파시키고;
    (iii) 보유 모드 중에 마스터 스테이지를 입력 신호 및 스캔 입력 신호의 변화로부터 단절시키도록 구성된 마스터-슬레이브 플립-플롭 회로.
  10. 제1항에 있어서,
    리셋 이벤트를 나타내는 리셋 제어 신호에 응답하여 리셋 제어 신호를 수신하고, 출력 신호가 낮은 로직값을 갖도록 상기 마스터 신호와 상기 슬레이브 신호를 소정의 값으로 리셋하도록 구성된 리셋 메커니즘을 포함하는 마스터-슬레이브 플립-플롭 회로.
  11. 제10항에 있어서,
    상기 보유 스테이지는 상기 리셋 제어 신호가 보유 모드 중 상기 리셋 이벤트를 지시하면 상기 보유 신호를 보유하도록 구성된 마스터-슬레이브 플립-플롭 회로.
  12. 제11항에 있어서,
    상기 보유 스테이지는 상기 보유 모드 중 상기 리셋 이벤트를 지시하는 상기 리셋 제어 신호에 응답하여 상기 슬레이브 스테이지가 상기 슬레이브 회복 신호에 응답하여 재구성되지 않도록 구성된 마스터-슬레이브 플립-플롭 회로.
  13. 제10항에 있어서,
    상기 보유 스테이지는 상기 보유 모드 중 상기 리셋 제어 신호가 상기 리셋 이벤트를 지시할 때 상기 보유 신호를 리셋 값으로 리셋하도록 구성된 마스터-슬레이브 플립-플롭 회로.
  14. 제13항에 있어서,
    상기 플립-플롭 회로는 상기 플립-플롭 회로가 상기 보유 모드로 동작하는 동안 상기 리셋 제어 신호가 상기 리셋 이벤트를 지시하면 상기 정상 모드로 복귀하도록 구성된 마스터-슬레이브 플립-플롭 회로.
  15. 제1항에 있어서,
    세팅 제어 신호를 수신하고 세팅 이벤트를 지시하는 상기 세팅 제어 신호에 응답하여 상기 마스터 신호와 상기 슬레이브 신호를 출력 신호가 높은 로직 값을 가지도록 소정의 값으로 세팅하도록 구성된 세팅 메커니즘을 포함하는 마스터-슬레이브 플립-플롭 회로.
  16. 제10항에 있어서,
    상기 보유 스테이지는 상기 세팅 제어 신호가 보유 모드 중 상기 세팅 이벤트를 지시하면 상기 보유 신호를 보유하도록 구성된 마스터-슬레이브 플립-플롭 회로.
  17. 제16항에 있어서,
    상기 보유 스테이지는 상기 보유 모드 중 상기 세팅 이벤트를 지시하는 상기 세팅 제어 신호에 응답하여 상기 슬레이브 스테이지가 상기 슬레이브 회복 신호에 응답하여 재구성되지 않도록 구성된 마스터-슬레이브 플립-플롭 회로.
  18. 제15항에 있어서,
    상기 보유 스테이지는 상기 보유 모드 중 상기 세팅 제어 신호가 상기 세팅 이벤트를 지시할 때 상기 보유 신호를 세팅 값으로 세팅하도록 구성된 마스터-슬레이브 플립-플롭 회로.
  19. 제18항에 있어서,
    상기 플립-플롭 회로는 상기 플립-플롭 회로가 상기 보유 모드로 동작하는 동안 상기 세팅 제어 신호가 상기 세팅 이벤트를 지시하면 상기 정상 모드로 복귀하도록 구성된 마스터-슬레이브 플립-플롭 회로.
  20. 제10항에 있어서,
    세팅 제어 신호를 수신하고 세팅 이벤트를 지시하는 상기 세팅 제어 신호에 응답하여 상기 마스터 신호와 상기 슬레이브 신호를 출력 신호가 높은 로직 값을 가지도록 소정의 값으로 세팅하도록 구성된 세팅 메커니즘을 더 포함하고;
    상기 세팅 메커니즘과 상기 리셋 메커니즘 중 하나는 상기 세팅 메커니즘과 상기 리셋 메커니즘 중 다른 하나에 우선하고, 상기 리셋 제어 신호가 상기 리셋 이벤트를 지시하는 것과 동시에 상기 세팅 제어 신호가 상기 세팅 이벤트를 지시하는 경우, 상기 출력 신호가 상기 리셋 및 세팅 메커니즘 중 상기 우선하는 메커니즘에 대응하는 로직 값을 가지도록 상기 마스터 신호와 상기 슬레이브 신호가 소정의 값으로 세팅되는 마스터-슬레이브 플립-플롭 회로.
  21. 입력 신호를 수신하고, 출력 신호를 발생시키며, 제1 위상 및 제2 위상을 갖는 클록 신호에 의해 제어되며, 정상 동작 모드와 보유 동작 모드를 가지는 마스터-슬레이브 플립-플롭 회로로서:
    상기 정상 동작 모드 중에, (i) 상기 클록 신호가 상기 제1 위상에 있을 때 마스터 노드에서 상기 입력 신호에 의존적인 값을 갖는 마스터 신호를 캡처링하고, (ii) 상기 클록 신호가 상기 제2 위상에 있을 때 상기 마스터 노드에서 상기 마스터 신호를 보유하기 위한 마스터 스테이지 수단과;
    상기 정상 동작 모드 중에, (i) 상기 클록 신호가 상기 제2 위상에 있을 때 슬레이브 노드에서 상기 마스터 신호에 의존적인 값을 갖는 슬레이브 신호를 캡처링하고, (ii) 상기 클록 신호가 상기 제1 위상에 있을 때 상기 슬레이브 신호를 상기 슬레이브 노드에 보유하도록 되어 있고, 상기 출력 신호의 값은 상기 슬레이브 신호에 의존하는 슬레이브 스테이지 수단과;
    상기 보유 동작 모드 중에 상기 마스터 스테이지 수단을 상기 입력 신호의 변화로부터 단절시키기 위한 입력 단절 수단과;
    상기 마스터 스테이지 수단과 상기 슬레이브 스테이지 수단에 커플링된 보유 스테이지 수단으로서,
    (i) 상기 정상 동작 모드 중에, 보유 노드에서 상기 슬레이브 신호에 의존적인 값을 갖는 보유 신호를 캡처링하고,
    (ii) 상기 보유 모드 중에, 상기 보유 노드를 상기 슬레이브 신호의 변화로부터 단절시키고, 상기 보유 노드에서 상기 보유 신호를 보유하고, 상기 마스터 스테이지 수단의 마스터 회복 노드에 마스터 회복 신호를 제공하고, 상기 슬레이브 스테이지 수단의 슬레이브 회복 노드에 슬레이지 회복 신호를 제공하고, 상기 마스터 회복 신호와 상기 슬레이브 회복 신호는 상기 마스터 스테이지 수단과 상기 슬레이브 스테이지 수단을 상기 마스터 신호와 상기 슬레이브 신호가 상기 보유 신호에 대응하는 값을 가지도록 구성하기 위해 상기 보유 신호에 의존하는 값을 가지는, 보유 스테이지 수단을 포함하는 마스터-슬레이브 플립-플롭 회로.
  22. 입력 신호를 수신하고, 출력 신호를 발생시키며, 제1 위상 및 제2 위상을 갖는 클록 신호에 의해 제어되며, 정상 동작 모드와 보유 동작 모드를 가지는 마스터-슬레이브 플립-플롭 동작 방법으로서:
    (i) 상기 정상 동작 모드 중에:
    (a) 상기 클록 신호가 상기 제1 위상에 있을 때 마스터 노드에서 상기 입력 신호에 의존적인 값을 갖는 마스터 신호를 캡처링하고;
    (b) 상기 클록 신호가 상기 제2 위상에 있을 때 상기 마스터 신호를 상기 마스터 노드에 보유하고;
    (c) 상기 클록 신호가 상기 제2 위상에 있을 때 슬레이브 노드에서 상기 마스터 신호에 의존적인 값을 갖는 슬레이브 신호를 캡처링하고;
    (d) 상기 클록 신호가 상기 제1 위상에 있을 때 상기 출력 신호의 값에 의존적인 영향을 미치는 상기 슬레이브 신호를 상기 슬레이브 노드에 보유하고;
    (e) 보유 스테이지의 보유 노드에서 상기 슬레이브 신호에 의존적인 값을 갖는 보유 신호를 캡처링하고;
    (ii) 상기 보유 동작 모드 중에:
    (a) 상기 보유 모드 중에 상기 마스터 스테이지를 상기 입력 신호의 변화로부터 단절시키고;
    (b) 상기 보유 노드를 상기 슬레이브 신호의 변화로부터 단절시키고;
    (c) 상기 보유 신호를 상기 보유 노드에 보유하고;
    (d) 상기 마스터 스테이지의 마스터 회복 노드에 마스터 회복 신호를 제공하고;
    (e) 상기 슬레이브 스테이지의 슬레이브 회복 노드에 슬레이지 회복 신호를 제공하는 단계를 포함하고;
    상기 마스터 회복 신호와 상기 슬레이브 회복 신호는 상기 마스터 스테이지와 상기 슬레이브 스테이지를 상기 마스터 신호와 상기 슬레이브 신호가 상기 보유 신호에 대응하는 값을 가지도록 구성하기 위해 상기 보유 신호에 의존하는 값을 가지는 마스터-슬레이브 플립-플롭 동작 방법.
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