KR20110130884A

KR20110130884A - 지연회로

Info

Publication number: KR20110130884A
Application number: KR1020100050438A
Authority: KR
Inventors: 김태균
Original assignee: 주식회사 하이닉스반도체
Priority date: 2010-05-28
Filing date: 2010-05-28
Publication date: 2011-12-06
Also published as: US20110291727A1; KR101166800B1; US8427218B2; US8633752B2; US20130093484A1

Abstract

지연회로가 개시된다. 지연회로는, 입력신호에 응답하여 활성화되고 지연 정보에 대응되는 펄스 폭을 가지는 펄스신호를 생성하는 펄스생성부; 및 상기 펄스신호의 비활성화에 응답하여 출력신호를 활성화시키는 출력부를 포함한다.

Description

지연회로{DELAY CIRCUIT}

본 발명은 입력신호를 지연해 출력하는 지연회로에 관한 것이다.

지연회로는 신호의 타이밍을 맞추기 위하여 입력신호를 일정시간 지연시켜 출력하는 회로를 말한다. 특히, 가변지연회로는 설정된 값에 따라 입력신호를 지연시켜 출력하는 회로를 말하는데, 각종 반도체장치는 각각 고유의 동작순서 및 동작 타이밍에 동기되어 동작해야 하기 때문에, 가변적인 지연값을 갖는 지연회로는 여러 반도체장치에 널리 응용되고 있다.

도 1은 설정되는 지연값에 따라서 입력신호를 지연시켜 출력하는 종래의 지연회로의 구성도이다.

도 1에 도시된 바와 같이, 지연회로는, 직렬로 연결된 쉬프트부(101~104)과 쉬프트부(101~104)의 출력들(FF1~FFi) 중 하나를 선택하기 위한 선택부(120)를 포함한다.

직렬로 연결된 쉬프트부(101~104)는 각각 자신에 입력된 신호를 1클럭씩 지연하여 출력하며, 선택부(120)는 쉬프트부(101~104)의 출력신호(FF1~FFi) 중 하나를 선택하여 지연회로의 최종 출력신호(OUT)로서 출력한다. 따라서 선택부(120)가 어느 쉬프트부의 출력신호를 선택하여 출력하느냐에 따라서 지연회로의 지연값이 달라진다.

선택부(120)로 입력되는 지연정보(I-SEL<1:i>)는 선택부(120)가 어느 쉬프트부의 출력신호를 선택할 것인지를 결정하기 위한 것이다. 즉, 지연정보(I-SEL<1:i>)는 지연회로의 지연값을 결정하기 위한 정보이다.

상기와 같은 종래의 지연회로는 입력신호를 다양한 지연값으로 지연시키는 것이 가능하지만, 입력신호가 짧은 시간 내에서 연속적으로 활성화될 경우에는 동작이 불안정해질 수 있다는 문제가 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 입력신호가 짧은 시간 내에서 연속적으로 활성화되더라도 안정적인 동작을 보장해 줄 수 있는 지연회로를 제공하고자 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 지연회로는, 입력신호에 응답하여 활성화되고 지연정보에 대응되는 펄스 폭을 가지는 펄스신호를 생성하는 펄스생성부; 및 상기 펄스신호의 비활성화에 응답하여 출력신호를 활성화시키는 출력부를 포함할 수 있다.

상기 펄스 생성부는, 상기 입력신호를 클럭에 동기하여 순차적으로 쉬프트하는 다수의 쉬프트부; 상기 지연정보에 응답하여 상기 다수의 쉬프트부의 출력신호 중 하나를 선택하는 선택부; 및 상기 동기부의 출력신호에 응답하여 상기 펄스신호를 활성화시키고, 상기 선택부의 출력신호에 응답하여 상기 펄스신호를 비활성화시키는 SR래치를 포함할 수 있다.

또한, 상기한 목적을 달성하기 위한 본 발명에 따른 지연회로는, 입력신호를 입력받기 위한 제1입력부; 상기 제1입력부로부터 전달받은 상기 입력신호를 지연정보에 대응하는 값만큼 지연시켜 제1출력신호로 출력하는 제1지연부; 상기 입력신호를 입력받기 위한 제2입력부; 및 상기 제2입력부로부터 전달받은 상기 입력신호를 상기 지연정보에 대응하는 값만큼 지연시켜 제2출력신호로 출력하는 제2지연부; 상기 제1출력신호 또는 상기 제2출력신호가 활성화되면 최종 출력신호를 활성화하는 최종 출력부를 포함하고, 상기 제1입력부는 상기 제1지연부가 지연동작을 수행하지 않는 경우에 상기 입력신호를 입력받으며, 상기 제2입력부는 상기 제1지연부가 지연동작을 수행하는 경우에 상기 입력신호를 입력받는 것을 특징으로 할 수 있다.

본 발명에 따르면 입력신호가 활성화되면 우선 제1지연부에 의해 입력신호가 지연되며, 아직 제1지연부의 지연동작이 계속 중인 동안에 입력신호가 다시 활성화되면 입력신호는 제2지연부에 의해 지연된다. 따라서 입력신호가 짧은 구간 동안에 연속적으로 활성화되더라도 지연회로의 안정적인 동작을 보장할 수 있다.

도 1은 설정되는 지연값에 따라서 입력신호를 지연시켜 출력하는 종래의 지연회로의 구성도.
도 2는 본 발명에 따른 지연회로의 일실시예 구성도.
도 3은 도 2의 지연회로의 동작을 도시한 타이밍도.
도 4는 본 발명에 따른 지연회로의 다른 실시예 구성도.
도 5는 도 4의 동작을 도시한 타이밍도.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 지연회로의 일실시예 구성도이다.

도 2에 도시된 바와 같이, 본 발명에 따른 지연회로는, 입력신호(IN)에 응답하여 활성화되고 지연정보(I-SEL<1:i>)에 대응되는 펄스 폭을 가지는 펄스신호(IC1)를 생성하는 펄스생성부(210); 및 펄스신호(IC1)의 비활성화에 응답하여 출력신호(OUT)를 활성화시키는 출력부(260)를 포함한다.

펄스생성부(210)는 입력신호(IN)를 클럭(CLK)에 동기하는 동기부(220); 동기부(220)의 출력신호(SH0)를 클럭(CLK)에 동기하여 순차적으로 쉬프트하는 다수의 쉬프트부(231~234); 지연정보(I-SEL<1:i>)에 응답하여 다수의 쉬프트부(231~234)의 출력신호(SH1~SHi) 중 하나를 선택하는 선택부(240); 및 동기부(220)의 출력신호(SH0)에 응답하여 펄스신호(IC1)를 활성화시키고 선택부(240)의 출력신호(SHIFT1)에 응답하여 펄스신호(IC1)를 비활성화시키는 SR래치(250)를 포함한다.

펄스생성부(210)로 입력신호(IN)가 활성화되어 입력되면, 이는 동기부(220)에 의해 클럭(CLK)에 동기되고, 활성화된 동기부(220)의 출력신호(SH0)가 SR래치(250)에 입력되고, 펄스신호(IC1)가 활성화된다. 한편 동기부(220)의 출력신호(SH0)는 다수의 쉬프트부(231~234)에 의해 순차적으로 쉬프트되는데, 선택부(240)는 쉬프트부(231~234)의 출력신호(SH1~SHi) 중 하나를 선택하여 출력하고, 선택부(240)의 출력신호(SHIFT1)는 SR래치(250)에 입력되어 펄스신호(IC1)를 비활성화시킨다. 따라서, SR래치(250)에서 생성되는 펄스신호(IC1)의 펄스 폭은 동기부(220)에 의해 동기된 입력신호(SH0)와 선택부(240)에 의해 선택된 쉬프트부(231~234)의 출력신호(즉, 쉬프트부의 출력신호 SHIFT1) 간의 타이밍 차이와 동일한 값이 된다. 선택부(240)의 선택 동작은 지연정보(I-SEL<1:i>)에 의해 이루어지므로, 결국 지연정보(I-SEL<1:i>)가 펄스생성부(210)가 생성하는 펄스신호(IC1)의 펄스폭을 결정한다. 예를 들어, 지연정보(I-SEL<1:i>)를 구성하는 신호 중 신호(I-SEL<3>)가 활성화되면 펄스신호(IC1)의 펄스폭은 3클럭이 되고, 신호(IC<5>)가 활성화되면 펄스신호(IC1)의 펄스폭은 5클럭이 된다.

참고로, SR래치(250)에 입력되는 리셋신호(RST)는 지연회로의 동작 전에는 '하이'레벨을 유지하다가 지연회로가 동작을 시작하면 '로우'레벨을 유지하는 신호이다.

출력부(260)는 클럭(CLK)에 응답하여 펄스신호(IC1)를 입력받는 패스게이트(PG1); 펄스신호(IC1)를 반전하는 인버터(261); 및 패스게이트(PG1)의 출력신호(S1)와 인버터(261)의 출력신호를 입력받아 출력신호(OUT)를 출력하는 앤드게이트(262)를 포함한다. 이러한 구성을 통해 출력부(260)는 펄스신호(IC1)가 '하이'레벨에서 '로우'레벨로 천이하는 순간에 출력신호(OUT)를 활성화한다.

도 3은 도 2의 지연회로의 동작을 도시한 타이밍도이다.

도 3에서는 지연정보(I-SEL<1:i>)를 구성하는 신호 중 신호(I-SEL<5>)가 활성화된 경우, 즉 지연회로가 입력신호(IN)를 5클럭 지연시키는 경우의 동작을 도시하였다.

도 3을 참조하면, 입력신호(IN)가 활성화되면 클럭(CLK)의 라이징 에지(rising edge)에 동기되어 펄스신호(IC1)가 활성화된다. 펄스신호(IC1)의 활성화 이후 5클럭 이후에 선택부(240)의 출력신호(SHIFT1)가 활성화되고, 이에 의해 펄스신호(IC1)가 비활성화된다. 그리고 펄스신호(IC1)가 '하이'에서 '로우'로 천이하는 구간에서 출력신호(OUT)가 활성화된다. 결국,출력신호(OUT)는 입력신호(IN)의 활성화 이후에 5클럭 이후에 활성화되는 것을 확인할 수 있다.

도 4는 본 발명에 따른 지연회로의 다른 실시예 구성도이다.

도 4에서는 도 2의 구성에 따른 지연회로(여기서는 지연부라 명명됨)가 2개 포함된 지연회로를 포함하는 실시예를 도시한다. 도 4의 지연회로는, 입력신호(IN)를 입력받기 위한 제1입력부(401); 제1입력부(401)로부터 전달받은 입력신호(IN1)를 지연정보(I-SEL<1:i>)에 대응하는 값만큼 지연시켜 제1출력신호(OUT1)로 출력하는 제1지연부(403); 입력신호(IN)를 입력받기 위한 제2입력부(402); 및 제2입력부(402)로부터 전달받은 입력신호(IN2)를 지연정보(I-SEL<1:i>)에 대응하는 값만큼 지연시켜 제2출력신호(OUT2)로 출력하는 제2지연부(404); 제1출력신호(OUT1) 또는 제2출력신호(OUT2)가 활성화되면 최종 출력신호(OUT)를 활성화하는 최종 출력부(405)를 포함한다. 여기서 제1입력부(401)는 제1지연부(403)가 지연동작을 수행하지 않는 경우에만 입력신호(IN)를 입력받고, 제2입력부(402)는 제1지연부(403)가 지연동작을 수행하는 경우에만 입력신호(IN)를 입력받는 것을 특징으로 한다.

제1입력부(401)는 제1지연부(403)가 지연동작을 하고 있지 않은 경우에는 입력신호(IN)를 제1지연부(403)로 입력시킨다. 그러나 제1지연부(403)가 지연동작을 하고 있는 경우에는 입력신호(IN)를 제1지연부(403)로 입력시키지 않는다. 이러한 제1입력부(403)는 패스게이트(PG1)의 출력신호(S1)에 응답하여 온/오프되는 패스게이트(PG3)로 구성될 수 있다. 패스게이트(PG3)는 신호(S1)가 '로우'이면 턴온되고 '하이'이면 오프된다. 패스게이트(PG1)의 출력신호(S1)는 제1지연부(403)로 입력된 신호(IN1)가 활성화되면 '하이'레벨로 천이하고, 제1지연부(403)의 출력신호(OUT1)가 활성화되면 '로우'레벨로 천이한다. 따라서 패스게이트(PG3)는 제1지연부(403)가 지연동작을 수행하지 않는 동안만 턴온되어 입력신호(IN)를 입력받는다.

제2입력부(402)는 제1지연부(403)가 지연동작을 하고 있는 경우에는 입력신호(IN)를 제2지연부(404)로 입력시킨다. 그러나 제1지연부(403)가 지연동작을 수행하지 않는 경우에는 입력신호(IN)를 제2지연부(404)로 입력시키지 않는다. 이러한 제2입력부(404)는 제1지연부(403)의 펄스신호(IC1)에 응답하여 온/오프되는 패스게이트(PG4)로 구성될 수 있다. 패스게이트(PG4)는 제1지연부(403)의 펄스신호(IC1)가 '하이'이면 턴온되고 '로우'이면 오프된다. 제1지연부(403)의 펄스신호(IC1)는 제1지연부(403)게 입력된 신호(IN1)가 활성화되면 활성화되고 출력신호(OUT1)가 활성화되면 비활성화되는 신호이므로, 제1지연부(403)의 펄스신호(IC1)가 활성화되어 있다는 것은 제1지연부(403)가 지연동작을 수행하고 있다는 것을 나타내게 된다. 따라서 패스게이트(PG4)는 제1지연부(403)가 지연동작을 수행하는 동안에만 턴온되어 입력신호(IN)를 입력받는다.

최종 출력부(405)는 제1지연부(403)의 출력신호(OUT1)와 제2지연부(404)의 출력신호(OUT2) 중 어느 하나가 활성화되면 최종 출력신호(OUT)를 활성화시킨다. 이러한 최종 출력부(405)는 오아게이트를 포함하여 구성될 수 있다.

제1지연부(403)와 제2지연부(404)는 도 2의 지연회로와 동일하게 구성되고, 도 2의 지연회로와 동일한 방식으로 각각 자신의 입력신호(IN1, IN2)를 지연시키는 동작을 하므로, 여기서는 이에 대한 더 이상의 상세한 설명을 생략하기로 한다.

도 4의 지연회로의 전체적인 동작을 살펴보기로 한다. 지연회로의 입력신호(IN)가 첫번째로 활성화되면 제1지연부(403)가 첫번째로 활성화된 입력신호(IN)를 지연시킨다. 이후에 입력신호(IN)가 두번째로 활성화되면 제1지연부(403) 또는 제2지연부(404)가 두번째로 활성화된 입력신호(IN)를 지연시킨다. 첫번째로 활성화된 입력신호(IN)가 제1지연부(403)에 의해 지연되는 동작이 완료된 경우에는 제1지연부(403)가 두번째로 활성화된 입력신호(IN)도 지연시킨다. 그러나 첫번째로 활성화된 입력신호(IN)가 아직 제1지연부(403)에 의해 지연되고 있는 경우에는 제2지연부(404)가 두번째로 활성화된 입력신호(IN)를 지연시킨다.

즉, 본 발명에 따르면 제1지연부(403)와 제2지연부(404)는 자신의 지연동작이 완료되지 않으면, 자신이 지연시켜야 할 신호(IN)를 입력받지 않는다. 따라서, 제1지연부(403)와 제2지연부(404) 내부에서는 하나의 지연동작만이 수행되며, 그 결과 지연회로는 안정적으로 동작할 수 있게 된다.

도 4에서는 지연회로 내에 2개의 지연부가 구비되지만, 지연회로의 안정적인 동작을 보장하기 위해 지연회로 내에 더 많은 지연부가 구비될 수도 있다.

도 5는 도 4의 동작을 도시한 타이밍도이다.

이하에서는 지연정보(I-SEL<1:i>) 중 신호(I-SEL<10>)가 활성화되었다고, 즉 지연값이 10클럭으로 설정되었다고 가정하고 설명하기로 한다.

먼저 T0의 시간에 입력신호(IN)가 첫번째로 활성화되고, 제1입력부(401)는 이를 입력받아 제1지연부(403)에 전달한다. 그리고 제1지연부(403)의 지연동작에 의해 T10의 시간에 제1지연부(403)의 출력신호(OUT1)가 활성화되고, 그 결과 최종 출력신호(OUT)가 활성화된다.

T11의 시간에 입력신호(IN)가 두번째로 활성화되는데, T11의 시간에는 제1지연부(403)가 지연동작을 수행하고 있지 않으므로, 제1입력부(401)는 이를 입력받아 제1지연부(403)에 전달한다. 그리고 제1지연부(403)의 지연동작에 의해 T21의 시간에 제1지연부(403)의 출력신호(OUT1)가 활성화되고, 그 결과 최종 출력신호(OUT)가 활성화된다.

T15의 시간에 입력신호(IN)가 세번째로 활성화된다. T15의 시간에 제1지연부(403)는 아직 T11의 시간에 활성화된 입력신호(IN)를 지연시키는 동작을 수행하고 있다. 그러므로 제2입력부(402)는 T15의 시간에 활성화된 입력신호(IN)를 입력받아 제2지연부(404)에 전달한다. 그리고 제2지연부(404)의 지연동작에 의해 T25의 시간에 제2지연부(404)의 출력신호(OUT2)가 활성화되고, 그 결과 최종 출력신호(OUT)가 활성화된다.

도 5의 타이밍도를 참조하면, 제1지연부(403)와 제2지연부(404)는 한번에 하나의 지연동작만을 수행하는 것을 확인할 수 있으며, 그 결과 지연회로의 지연동작이 안정적일 것이라는 것을 쉽게 예측할 수 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

210: 펄스생성부 260:출력부
401: 제1입력부 402: 제2입력부
403: 제1지연부 404: 제2지연부
405: 최종출력부

Claims

입력신호에 응답하여 활성화되고 지연 정보에 대응되는 펄스 폭을 가지는 펄스신호를 생성하는 펄스생성부; 및
상기 펄스신호의 비활성화에 응답하여 출력신호를 활성화시키는 출력부
를 포함하는 지연회로.
제 1항에 있어서,
상기 펄스생성부는,
상기 입력신호를 클럭에 동기하는 동기부;
상기 동기부의 출력신호를 상기 클럭에 동기하여 순차적으로 쉬프트하는 다수의 쉬프트부;
상기 지연 정보에 응답하여 상기 다수의 쉬프트부의 출력신호 중 하나를 선택하는 선택부; 및
상기 동기부의 출력신호에 응답하여 상기 펄스신호를 활성화시키고, 상기 선택부의 출력신호에 응답하여 상기 펄스신호를 비활성화시키는 SR래치
를 포함하는 지연회로.
제 2항에 있어서,
상기 출력부는,
상기 클럭과 상기 펄스신호를 논리조합하여 상기 출력신호를 생성하는
지연회로.
제 3항에 있어서,
상기 출력부는,
상기 클럭에 응답하여 상기 펄스신호를 입력받는 패스게이트;
상기 펄스신호를 반전하는 인버터; 및
상기 패스게이트의 출력신호와 상기 인버터의 출력신호를 입력받아 상기 출력신호를 출력하는 앤드게이트를 포함하는
지연회로.
입력신호를 입력받기 위한 제1입력부;
상기 제1입력부로부터 전달받은 상기 입력신호를 지연 정보에 대응하는 값만큼 지연시켜 제1출력신호로 출력하는 제1지연부;
상기 입력신호를 입력받기 위한 제2입력부; 및
상기 제2입력부로부터 전달받은 상기 입력신호를 상기 지연정보에 대응하는 값만큼 지연시켜 제2출력신호로 출력하는 제2지연부;
상기 제1출력신호 또는 상기 제2출력신호가 활성화되면 최종 출력신호를 활성화하는 최종 출력부를 포함하고,
상기 제1입력부는 상기 제1지연부가 지연동작을 수행하지 않는 경우에 상기 입력신호를 입력받으며, 상기 제2입력부는 상기 제1지연부가 지연동작을 수행하는 경우에 상기 입력신호를 입력받는
지연회로.
제 5항에 있어서,
상기 제1지연부는,
상기 제1지연부가 전달받은 상기 입력신호에 응답하여 활성화되고 상기 지연정보에 대응되는 펄스 폭을 가지는 제1펄스신호를 생성하는 제1펄스 생성부; 및
상기 제1펄스신호의 비활성화에 응답하여 상기 제1출력신호를 활성화시키는 제1출력부
를 포함하는 지연회로.
제 6항에 있어서,
상기 제1펄스 생성부는,
상기 제1지연부가 전달받은 상기 입력신호를 클럭에 동기하는 제1동기부;
상기 제1동기부의 출력신호를 상기 클럭에 동기하여 순차적으로 쉬프트하는 다수의 제1쉬프트부;
상기 지연정보에 응답하여 상기 다수의 제1쉬프트부의 출력신호 중 하나를 선택하는 제1선택부; 및
상기 제1동기부의 출력신호에 응답하여 상기 제1펄스신호를 활성화시키고, 상기 제1선택부의 출력신호에 응답하여 상기 제1펄스신호를 비활성화시키는 제1SR래치
를 포함하는 지연회로.
제 7항에 있어서,
상기 제1출력부는
상기 클럭과 상기 제1펄스신호를 논리조합하여 상기 제1출력신호를 생성하는
지연회로.
제 8항에 있어서,
상기 제1출력부는,
상기 클럭에 응답하여 상기 제1펄스신호를 입력받는 제1패스게이트;
상기 제1펄스 신호를 반전하는 제1인버터; 및
상기 제1패스게이트의 출력신호와 상기 제1인버터의 출력신호를 입력받아 상기 제1출력신호를 출력하는 제1앤드게이트
를 포함하는 지연회로.
제 9항에 있어서,
상기 제1입력부는,
상기 제1패스게이트의 출력신호에 응답하여 상기 입력신호를 자신이 입력받을 것인지를 결정하는
지연회로.
제 5항에 있어서,
상기 제2지연부는,
상기 제2지연부가 전달받은 상기 입력신호에 응답하여 활성화되고, 상기 지연정보에 대응되는 펄스 폭을 가지는 제2펄스 생성부; 및
상기 제2펄스신호의 비활성화에 응답하여 상기 제2출력신호를 활성화시키는 제2출력부
를 포함하는 지연회로.
제 11항에 있어서,
상기 제2펄스 생성부는,
상기 제2지연부가 전달받은 상기 입력신호를 클럭에 동기하는 제2동기부;
상기 제2동기부의 출력신호를 상기 클럭에 동기하여 순차적으로 쉬프트하는 다수의 제2쉬프트부;
상기 지연 정보에 응답하여 상기 다수의 제2쉬프트부의 출력신호 중 하나를 선택하는 제2선택부; 및
상기 제2동기부의 출력신호에 응답하여 상기 제2펄스 신호를 활성화시키고, 상기 제2선택부의 출력신호에 응답하여 상기 제2펄스 신호를 비활성화시키는 제2SR래치를 포함하는
지연회로.
제 12항에 있어서,
상기 제2출력부는,
상기 클럭과 상기 제2펄스 신호를 논리조합하여 상기 제2출력신호를 생성하는
지연회로.
제 13항에 있어서,
상기 제2출력부는,
상기 클럭에 응답하여 상기 제2펄스 신호를 입력받는 제2패스게이트;
상기 제2펄스 신호를 반전하는 제2인버터; 및
상기 제2패스게이트의 출력신호와 상기 제2인버터의 출력신호를 입력받아 상기 제2출력신호를 출력하는 제2앤드게이트
를 포함하는 지연회로.
제 6항에 있어서,
상기 제2입력부는,
상기 제1펄스 신호에 응답하여 상기 입력신호를 자신이 입력받을 것인지를 결정하는
지연회로.