KR20110111680A - 소자분리막을 구비한 반도체 장치 및 그 제조방법 - Google Patents
소자분리막을 구비한 반도체 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR20110111680A KR20110111680A KR1020100030879A KR20100030879A KR20110111680A KR 20110111680 A KR20110111680 A KR 20110111680A KR 1020100030879 A KR1020100030879 A KR 1020100030879A KR 20100030879 A KR20100030879 A KR 20100030879A KR 20110111680 A KR20110111680 A KR 20110111680A
- Authority
- KR
- South Korea
- Prior art keywords
- film
- insulating film
- trench
- stress
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 89
- 238000002955 isolation Methods 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 239000000758 substrate Substances 0.000 claims abstract description 52
- 238000000034 method Methods 0.000 claims description 67
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 24
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 238000005530 etching Methods 0.000 claims description 15
- 238000009279 wet oxidation reaction Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 6
- 238000004140 cleaning Methods 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000001301 oxygen Substances 0.000 description 5
- 229910052760 oxygen Inorganic materials 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910019142 PO4 Inorganic materials 0.000 description 2
- 239000006227 byproduct Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-K phosphate Chemical compound [O-]P([O-])([O-])=O NBIIXXVUZAFLBC-UHFFFAOYSA-K 0.000 description 2
- 239000010452 phosphate Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910002651 NO3 Inorganic materials 0.000 description 1
- NHNBFGGVMKEFGY-UHFFFAOYSA-N Nitrate Chemical compound [O-][N+]([O-])=O NHNBFGGVMKEFGY-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000013036 cure process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Element Separation (AREA)
Abstract
본 발명은 소자분리막의 응력에 기인한 기판 손상을 방지하고, 세미세들핀 구조의 활성영역을 용이하게 구현할 수 있는 소자분리막을 구비한 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판에 형성된 트렌치; 활성영역을 정의하고, 상기 트렌치를 매립하는 절연막과 상기 트렌치 상부영역의 측벽과 상기 절연막 사이에 개재되어 상기 절연막과 반대 응력을 갖는 응력완충막으로 이루어진 소자분리막; 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스패턴; 상기 리세스패턴 저면의 상기 활성영역 양측벽을 노출시키는 홈; 및 상기 리세스패턴 및 상기 홈을 매립하는 게이트를 포함하는 반도체 장치를 제공하며, 상술한 본 발명에 따르면, 응력완충막을 구비함으로써, 소자분리막의 응력에 기인한 기판 손상을 방지하고, 스핀온절연막보다 막질이 치밀한 응력완충막이 트렌치 상부영역의 측벽에 위치함으로써, 소자분리막의 응력에 기인한 기판 손상을 보다 효과적으로 방지함과 동시에 세미새들핀 구조의 활성영역을 용이하게 구현할 수 있는 효과가 있다.
Description
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 소자분리막을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치는 인접한 단위구성요소간 절연을 위하여 소자분리막(Isolation layer)을 구비하고 있으며, 현재 소자분리막은 주로 STI(Shallow Ternch Isolation) 공정을 통해 형성하고 있다. STI 공정은 기판에 트렌치를 형성하고, 트렌치에 절연물질을 매립하여 소자분리막을 형성하는 공정방법이다.
최근에는 반도체 장치의 집적도가 증가함에 따라 소자분리를 위한 트렌치의 선폭은 감소하고, 트렌치의 깊이는 증가하기 때문에 트렌치를 매립하는 절연물질로서 스핀온절연막(Spin On Dielectric, SOD)이 널리 사용되고 있다. 스핀온절연막은 플라즈마 장치를 이용하지 않고도 매우 높은 종횡비를 갖는 트렌치를 용이하게 매립할 수 있다.
도 1은 종래기술에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도이고, 도 2a 내지 도 2d는 종래기술에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 1에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도이다.
도 2a에 도시된 바와 같이, 기판(11)을 선택적으로 식각하여 소자분리를 위한 트렌치(12)를 형성한 후에 트렌치(12) 표면에 라이너실리콘막(liner Si layer, 13)을 형성한다.
도 2b에 도시된 바와 같이, 트렌치(12)를 완전히 매립하도록 기판(11) 전면에 스핀온절연막(14)을 도포한 후에 산소분위기에서 습식큐어링(wet curing)을 실시한다. 이때, 습식큐어링을 실시하는 과정에서 라이너실리콘막(13)이 산화되어 실리콘산화막(13A)으로 변환된다.
다음으로, 기판(11) 상부면이 노출될때까지 평탄화공정을 실시하여 트렌치(12)를 매립하고, 실리콘산화막(13A)과 스핀온절연막(14)으로 이루어진 소자분리막(15)을 형성한다. 이때, 소자분리막(15)을 형성함으로써, 다수의 활성영역(16)이 정의된다.
도 2c에 도시된 바와 같이, 기판(11)을 선택적으로 식각하여 리세스패턴(17)을 형성한 후에 세정공정을 실시한다. 세정공정시 Y-Y'방향으로 측벽이 노출된 소자분리막(15)이 식각되면서 활성영역(16)이 세미세들핀(Semi Saddle Fin) 구조를 갖도록 형성된다.
도 2d에 도시된 바와 같이, 리세스패턴(17)을 매립하고 일부가 기판(11) 위로 돌출되도록 게이트(21)를 형성한다. 이때, 게이트(21)는 게이트절연막(18), 게이트전극(19) 및 게이트하드마스크막(21)이 순차적으로 적층된 적층구조물이다.
하지만, 종래기술에 따라 형성된 반도체 장치에서 습식큐어링을 통해 형성된 실리콘산화막(13A)은 스핀온절연막(14)에 비하여 막질이 치밀(dense)하기 때문에 세정공정시 활성영역(16)이 세미세들핀 구조를 갖도록 형성하기 어려운 문제점이 있다. 구체적으로, 세정공정시 도 2c의 도면부호 'C'와 같이 실리콘산화막(13A)이 식각되면서 활성영역(16)의 측벽 일부가 노출된 세미세들핀 구조가 형성되어야 하나, 실리콘산화막(13A)의 치밀한 막질로 인해 세정공정시 실리콘산화막(13A)이 충분히 식각되지 않아 도 2c의 도면부호 'D'와 같이 세미세들핀 구조가 형성되지 않는 문제점이 발생한다. 이로 인해, 활성영역(16)이 세미세들핀 구조를 갖는 경우에 비해 상대적으로 Y-Y'방향으로 채널길이가 감소하게 되어 동작전류는 감소하여 문턱전압이 증가하는 문제점을 유발한다. 즉, 반도체 장치의 동작특성이 열화되는 문제점이 있다.
또한, 종래기술에서 스핀온절연막(14)은 습식큐어링이 완료된 시점으로부터 막내 인장응력(Tensile Stress)이 발생하나, 습식큐어링시 라이너실리콘막(13)이 산화되어 실리콘산화막(13A)으로 변환되면서 발생하는 부피팽창(Volume expension)으로 인하여 실리콘산화막(13A) 및 소자분리막(15)은 압축응력(Compressive Stress)을 가지게 된다. 이때, 소자분리막(15)의 압축응력은 도 1의 도면부호 'A'와 같이 활성영역(16)간 간격이 넓은 경우에는 적절히 응력이 제어되나, 도 1의 도면부호 'B'와 같이 활성영역(16)간 간격이 좁은 경우에는 소자분리막(15)에 의한 과도한 압축응력으로 인해 활성영역(16)의 기판(11) 특히, 소자분리막(15)의 하부영역과 접하는 기판(11)이 손상되는 문제점이 발생한다. 소자분리막(15)의 압축응력에 의한 활성영역(16)의 기판(11) 손상은 활성영역(16) 상에 형성되는 반도체 장치의 특성을 열화시키는 문제점을 유발한다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 소자분리막의 응력에 기인한 기판 손상을 방지할 수 있는 반도체 장치의 소자분리막 및 그 제조방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 세미세들핀 구조의 활성영역을 용이하게 구현할 수 있는 소자분리막을 구비한 반도체 장치 및 그 제조방법을 제공하는데 다른 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명은 기판에 형성된 트렌치를 매립하는 절연막과 상기 트렌치 상부영역의 측벽과 상기 절연막 사이에 개재되어 상기 절연막과 반대 응력을 갖는 응력완충막을 포함하는 반도체 장치의 소자분리막을 제공한다.
상기 절연막은 스핀온절연막을 포함하고, 상기 응력완충막은 실리콘막이 습식산화되어 형성된 실리콘산화막을 포함할 수 있다. 이때, 상기 스핀온절연막은 인장응력을 갖고, 상기 실리콘산화막은 압축응력을 갖는다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명은 기판에 형성된 트렌치; 활성영역을 정의하고, 상기 트렌치를 매립하는 절연막과 상기 트렌치 상부영역의 측벽과 상기 절연막 사이에 개재되어 상기 절연막과 반대 응력을 갖는 응력완충막으로 이루어진 소자분리막; 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스패턴; 상기 리세스패턴 저면의 상기 활성영역 양측벽을 노출시키는 홈; 및 상기 리세스패턴 및 상기 홈을 매립하는 게이트를 포함하는 반도체 장치를 제공한다.
상기 기판 상부면을 기준으로 상기 리세스패턴의 높이는 상기 응력완충막의 높이보다 큰 것이 바람직하다.
상기 절연막은 스핀온절연막을 포함하고, 상기 응력완충막은 실리콘막이 습식산화되어 형성된 실리콘산화막을 포함할 수 있다. 이때, 상기 스핀온절연막은 인장응력을 갖고, 상기 실리콘산화막은 압축응력을 갖는다.
상기 목적을 달성하기 위한 또 다른 일 측면에 따른 본 발명은 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 활성영역을 정의하고, 상기 트렌치를 매립하는 절연막과 상기 트렌치 상부영역 측벽과 상기 절연막 사이에 개재되어 상기 절연막과 반대 응력을 갖는 응력완충막으로 이루어진 소자분리막을 형성하는 단계; 상기 기판을 선택적으로 식각하여 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스패턴을 형성하는 단계; 노출된 상기 소자분리막의 측벽을 일부 식각하여 상기 리세스패턴 저면의 상기 활성영역 양측벽을 노출시키는 홈을 형성하는 단계; 및 상기 리세스패턴 및 상기 홈을 매립하는 게이트를 형성하는 단계를 포함하는 반도체 장치 제조방법을 제공한다.
상기 소자분리막을 형성하는 단계는, 상기 트렌치 표면에 반도체막을 형성하는 단계; 상기 반도체막 상에 상기 트렌치를 일부 매립하는 희생막을 형성하는 단계; 노출된 상기 반도체막 표면에 식각방지막을 형성하는 단계; 상기 희생막을 제거하고, 상기 식각방지막을 식각장벽으로 노출된 상기 반도체막을 식각하는 단계; 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 및 습식큐어링을 실시하여 상기 반도체막을 상기 절연막과 반대 응력을 갖는 응력완충막으로 변환시키는 단계를 포함할 수 있다.
여기서, 상기 기판 상부면과 상기 희생막 상부면 사이의 높이는 상기 리세스패턴의 높이보다 작게 형성하는 것이 바람직하다. 그리고, 상기 식각방지막을 형성하는 단계는, 건식산화 또는 습식산화를 실시하여 상기 반도체막의 표면을 산화시켜 형성할 수 있다.
또한, 상기 소자분리막을 형성하는 단계는, 상기 트렌치 표면에 반도체막을 형성하되, 상기 트렌치 하부영역보다 상기 트렌치 상부영역에서 더 두꺼운 두께를 갖도록 형성하는 단계; 상기 트렌치를 매립하도록 절연막을 형성하는 단계; 및 습식큐어링을 실시하여 상기 반도체막을 상기 절연막과 반대 응력을 갖는 응력완충막으로 변환시키는 단계를 포함할 수 있다.
상기 반도체막은 비정질실리콘막을 포함할 수 있다.
상기 절연막은 스핀온절연막을 포함하고, 상기 응력완충막은 실리콘산화막을 포함할 수 있다. 이때, 상기 스핀온절연막은 인장응력을 갖고, 상기 실리콘산화막은 압축응력을 갖는다.
상기 기판 상부면을 기준으로 상기 리세스패턴의 높이는 상기 응력완충막의 높이보다 크게 형성하는 것이 바람직하다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은, 응력완충막을 구비함으로써, 소자분리막의 응력에 기인한 기판 손상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 스핀온절연막보다 막질이 치밀한 응력완충막이 트렌치 상부영역의 측벽에 위치함으로써, 소자분리막의 응력에 기인한 기판 손상을 보다 효과적으로 방지함과 동시에 세미새들핀 구조의 활성영역을 용이하게 구현할 수 있는 효과가 있다.
도 1은 종래기술에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도.
도 2a 내지 도 2d는 종래기술에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 1에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도.
도 3은 본 발명의 제1실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 3에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도.
도 5는 본 발명의 제2실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 5에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도.
도 2a 내지 도 2d는 종래기술에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 1에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도.
도 3은 본 발명의 제1실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도.
도 4a 내지 도 4g는 본 발명의 제1실시예에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 3에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도.
도 5는 본 발명의 제2실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도.
도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 5에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명은 소자분리막의 응력에 기인한 기판 손상을 방지하고, 활성영역이 세미세들핀 구조를 갖는 반도체 장치를 용이하게 구현할 수 있는 소자분리막을 구비한 반도체 장치 및 그 제조방법을 제공한다.
이를 위해, 본 발명은 반도체 장치의 소자분리막이 기판에 형성된 트렌치를 매립하는 절연막과 트렌치 상부영역의 측벽과 절연막 사이에 개재되어 절연막과 반대 응력을 갖는 응력완충막을 포함하는 것을 특징으로한다.
이하, 본 발명의 실시예들을 참조하여 본 발명의 특징에 대하여 보다 구체적으로 설명한다.
도 3은 본 발명의 제1실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도이고, 도 4a 내지 도 4g는 본 발명의 일실시예에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 3에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도이다.
도 4a에 도시된 바와 같이, 기판(31)을 선택적으로 식각하여 소자분리를 위한 트렌치(32)를 형성한다.
다음으로, 후속 공정을 통해 트렌치(32)에 매립된 절연물질의 응력을 완화시키기 위해 트렌치(32) 표면에 반도체막(33)을 형성한다. 이때, 반도체막(33)은 실리콘막으로 형성할 수 있다. 구체적으로, 반도체막(33)은 비정질실리콘막(amorphous Si layer)으로 형성할 수 있다. 참고로, 비정질실리콘막은 폴리실리콘막 및 단결정실리콘막보다 상대적으로 낮은 온도에서 빠른 속도로 쉽게 형성할 수 있기 때문에 공정효율 측면에서 이점이 있다.
도 4b에 도시된 바와 같이, 반도체막(33) 상에 트렌치(34)를 일부 매립하는 희생막(34)을 형성한다. 이때, 희생막(34)은 반도체막(33)에 대하여 식각선택비를 갖는 물질로 형성하는 것이 바람직하다. 예컨대, 반도체막(33)을 실리콘막으로 형성한 경우에 희생막(34)은 질화막으로 형성할 수 있다. 참고로, 질화막으로는 실리콘질화막(Si3N4)을 사용할 수 있다.
희생막(34)을 질화막으로 형성하는 경우에 트렌치(32)를 일부 매립하는 희생막(34)은 트렌치(32)를 매립하도록 기판(31) 전면에 질화막을 증착한 이후에 인산용액을 이용한 습식식각으로 질화막을 일부 제거하는 일련의 공정과정을 통해 형성할 수 있다. 이때, 트렌치(32)를 일부 매립하는 희생막(34)을 형성하기 위한 식각공정은 기형성된 구조물이 손상되는 것을 방지하기 위해 습식식각으로 진행하는 것이 바람직하다.
기판(31) 상부면으로부터 희생막(34) 상부면까지의 높이(H1)는 후속 공정을 통해 형성될 리세스패턴의 깊이(H2) - 기판(31) 상부면으로부터 리세스패턴 저면까지의 높이)보다 작은 것이 바람직하다(H2 > H1, 도 4f 참조). 이는, 세미세들핀 구조를 갖는 활성영역을 보다 용이하게 형성하기 위함이다.
도 4c에 도시된 바와 같이, 희생막(34)으로인해 표면이 노출된 반도체막(33)의 표면을 산화시키는 산화공정을 실시하여 식각방지막(35)을 형성한다. 이때, 반도체막(33)이 모두 산화되지 않도록 산화공정의 시간, 온도와 같은 공정조건을 조절하는 것이 바람직하다.
여기서, 희생막(34) 상에 식각방지막(35)이 형성되는 것을 방지하기 위해 산화공정은 건식산화법(Dry oxidation) 또는 습식산화법(wet oxidation) 을 사용하여 실시하는 것이 바람직하다. 즉, 산화공정시 플라즈마 타입 또는 라디컬 타입의 산화는 지양하는 것이 바람직하다. 참고로, 건식산화는 산소분위기에서 진행하고, 습식산화는 산소와 수소가 혼합된 혼합가스 분위기 또는 수증기를 이용하여 진행한다.
다음으로, 희생막(34)을 제거한다. 희생막(34)은 기형성된 구조물이 손상되는 것을 방지하기 위해 습식식각법을 사용하여 제거하는 것이 바람직하다. 예컨대, 희생막(34)을 질화막으로 형성한 경우에 인산용액을 사용하여 희생막(34)을 제거할 수 있다.
도 4d에 도시된 바와 같이, 희생막(34) 제거공정에 연속해서 식각방지막(35)을 식각장벽(etch barrier)으로 노출된 반도체막(33)을 제거한다. 즉, 트렌치(32) 하부영역에 형성된 반도체막(33)을 제거하여 트렌치(32) 상부영역의 측벽에만 반도체막(33)을 잔류시킨다. 이는, 후속 리세스패턴 형성공정시 세미세들핀 구조의 활성영역을 용이하게 구현함과 동시에 소자분리막의 응력에 기인한 기판(31) 손상을 방지하기 위함이다. 이하, 식각된 반도체막(33)의 도면부호를 '33A'로 변경하여 표기한다.
반도체막(33A)은 희생막(34) 제거공정과 마찬가지로 습식식각법을 사용하여 실시하는 것이 바람직하다. 예컨대, 반도체막(33A)을 비정질실리콘막으로 형성한 경우에 질산용액을 사용하여 반도체막(33A)을 제거할 수 있다. 참고로, 질산용액은 탈이온수(Di, H2O)와 불산(HF)의 혼합정도에 따라 비정질실리콘과 단결정실리콘에 대한 식각속도를 조절할 수 있기 때문에 반도체막(33A)을 제거하는 과정에서 기판(31) 손실을 억제할 수 있다.
도 4e에 도시된 바와 같이, 반도체막(33A) 및 식각방지막(35)을 포함한 트렌치(32) 표면에 라이너질화막(미도시) 및 라이너산화막(미도시)를 순차적으로 형성한 후에 트렌치(32)를 완전히 매립하도록 스핀온절연막(36, Spin On Dielectric, SOD)을 도포한다. 이때, 라이너산화막(미도시)은 스핀온절연막(36)과 라이너질화막(미도시) 사이의 접착력을 향상시키는 역할을 수행한다.
다음으로, 산소분위기에서 습식큐어링(wet curing) 공정을 실시하여 스핀온절연막(36)의 막질을 향상시킨다. 이때, 습식큐어링 공정(또는 습식산화공정)으로 인해 실리콘막으로 이루어진 반도체막(33A)이 모두 산화되어 산화막으로 변환된다. 이하, 산화막으로 변환된 반도체막(33A)을 '응력완충막(33B)'로 변경하여 표기한다.
다음으로, 기판(31) 상부면이 노출될때까지 평탄화공정을 실시하여 응력완충막(33B), 식각방지막(35) 및 스핀온절연막(36)으로 이루어진 소자분리막(37)을 형성한다. 이때, 소자분리막(37)을 형성함으로써, 기판(31)에 다수의 활성영역(38)이 정의된다.
여기서, 습식큐어링 공정으로 인해 스핀온절연막(36)내 인장응력이 발생하나, 응력완충막(33B)이 실리콘막에서 실리콘산화막으로 변환되면서 발생하는 부피팽창(Volume expension)에 의하여 압축응력(Compressive Stress)을 갖게되고, 응력완충막(33B)에 의하여 소자분리막(37)은 압축응력을 갖게된다. 이때, 본 발명은 응력완충막(33B)이 트렌치(32) 상부영역의 측벽에만 잔류하기 때문에 종래기술에 비하여 소자분리막(37)의 압축응력 크기를 감소시킬 수 있다. 이를 통해, 도 3의 도면부호 'A'와 같이 활성영역(38)간 간격이 넓은 경우와 마찬가지로 도 3의 도면부호 'B'와 같이 활성영역(38)간 간격이 좁은 경우에도 소자분리막(37)의 압축응력에 기인한 활성영역(37)의 기판(31) 손상을 방지할 수 있다.
도 4f에 도시된 바와 같이, 기판(31)을 선택적으로 식각하여 활성영역(38)과 소자분리막(37)을 동시에 가로지르는 라인타입(line type)의 리세스패턴(39)을 형성한다. 이때, 리세스패턴(39)의 높이(H2)는 트렌치(32) 상부 측벽에 잔류하는 응력완충막(33B)의 높이(H3)보다 큰 것이 바람직하다(H2 > H3). 이는 후속 세정공정시 세미세들핀 구조의 활성영역(38)을 보다 용이하게 형성하기 위함이다.
다음으로, 세정공정을 실시하여 리세스패턴(39)을 형성하는 과정에서 발생된 부산물(byproduct) 및 잔류물(residue)을 제거함과 동시에 Y-Y' 방향으로 채널길이를 증가시키기 위해 리세스패턴(39)으로 인해 측벽이 노출된 소자분리막(37)을 일부 식각하여 Y-Y' 방향으로 활성영역(38)의 양측벽을 노출시키는 홈(40)을 형성한다. 즉, 세정공정을 통해 세미세들핀 구조의 활성영역(38)을 형성한다.
여기서, 습식큐어링을 통해 실리콘막에서 산화막으로 변환된 응력완충막(33B)은 스핀온절연막(36)에 비하여 막질이 치밀하기 때문에 세정공정시 잘 제거되지 않으나, 본 발명의 제1실시예에 따르면, 응력완충막(33B)이 트렌치(32) 상부 측벽에만 잔류하기 때문에 활성영역(38)의 양측벽을 노출시키는 홈(40)은 스핀온절연막(36)이 식각되어 형성되는 바, 안정적으로 세미세들핀 구조의 활성영역(38)을 형성할 수 있다. 따라서, 반도체 장치의 동작전류 감소 및 문턱전압 증가와 같은 특성열화를 방지할 수 있다.
도 4g에 도시된 바와 같이, 리세스패턴(39) 및 홈(40)을 매립하고, 일부가 기판(31) 위로 돌출된 게이트(44)를 형성한다. 이때, 게이트(44)는 게이트절연막(41), 게이트전극(42) 및 게이트하드마스크막(43)이 순차적으로 적층된 적층구조물로 형성할 수 있다.
상술한 공정과정을 통해 형성된 본 발명의 제1실시예에 따른 반도체 장치는 기판(31)에 형성된 트렌치(32)를 매립하는 스핀온절연막(36)과 트렌치(32) 상부영역의 측벽과 스피온절연막(36) 사이에 개재되어 인장응력을 갖는 스핀온절연막(36)과 반대 응력 즉, 압축응력을 갖는 응력완충막(33B)을 포함한 소자분리막(37)을 구비함으로써, 인접한 활성영역(38)간 소자분리막(37)의 응력에 기인한 활성영역(38)의 기판(31)이 손상되는 것을 방지할 수 있다.
또한, 스핀온절연막(36)보다 막질이 치밀한 응력완충막(33B)이 트렌치(32) 상부영역의 측벽에 위치함으로써, 소자분리막(37)의 응력에 기인한 기판(31) 손상을 보다 효과적으로 방지함과 동시에 세미새들핀 구조의 활성영역(38)을 용이하게 구현할 수 있으며, 이를 통해, 반도체 장치의 동작특성을 향상시킬 수 있다.
이하, 본 발명의 제2실시예에서는 본 발명의 제1실시예와 동일한 작용효과를 구현함과 동시에 보다 공정과정을 단순화시킬 수 있는 소자분리막을 구비한 반도체 장치의 제조방법을 제공한다.
도 5는 본 발명의 제2실시예에 따른 소자분리막을 구비한 반도체 장치를 도시한 평면도이고, 도 6a 내지 도 6d는 본 발명의 제2실시예에 따른 소자분리막을 구비한 반도체 장치의 제조방법을 도 5에 도시된 X-X' 절취선 및 Y-Y' 절취선을 따라 도시한 공정단면도이다.
도 6a에 도시된 바와 같이, 기판(51)을 선택적으로 식각하여 소자분리를 위한 트렌치(52)를 형성한다.
다음으로, 후속 공정을 통해 트렌치(52)에 매립된 절연물질의 응력을 완화시키기 위해 트렌치(52) 표면에 반도체막(53)을 형성하되, 트렌치(52) 상부영역에 형성되는 반도체막(53)의 두께(T1)가 트렌치(52) 하부영역에 형성되는 반도체막(53)의 두께(T2)보다 더 두꺼운 두께(T1 > T2)를 갖도록 형성한다. 이는, 반도체막(53)의 증착조건을 조절하여 트렌치(52) 표면에 균일한 두께로 반도체막(53)을 형성하는 경우보다 더 빠른 증착속도로 반도체막(53)을 증착하면 트렌치(52) 상부영역과 하부영역에서 서로 다른 두께를 갖는 반도체막(53)을 형성할 수 있다.
반도체막(53)은 실리콘막으로 형성할 수 있다. 구체적으로, 반도체막(53)은 비정질실리콘막(amorphous Si layer)으로 형성할 수 있다.
도 6b에 도시된 바와 같이, 반도체막(53) 상에 트렌치(52)를 완전히 매립하도록 스핀온절연막(54)을 도포한다.
다음으로, 산소분위기에서 습식큐어링(wet curing) 공정을 실시하여 스핀온절연막(54)의 막질을 향상시킨다. 이때, 습식큐어링 공정(또는 습식산화공정)으로 인해 실리콘막으로 이루어진 반도체막(53)이 모두 산화되어 실리콘산화막으로 변환된다. 이하, 실리콘산화막으로 변환된 반도체막(53)을 '응력완충막(53A)'로 변경하여 표기한다.
다음으로, 기판(51) 상부면이 노출될때까지 평탄화공정을 실시하여 응력완충막(53A) 및 스핀온절연막(54)으로 이루어진 소자분리막(55)을 형성한다. 이때, 소자분리막(55)을 형성함으로써, 기판(51)에 다수의 활성영역(56)이 정의된다.
여기서, 습식큐어링 공정으로 인해 스핀온절연막(54)내 인장응력이 발생하나, 응력완충막(53A)이 실리콘막에서 실리콘산화막으로 변환되면서 발생하는 부피팽창에 의하여 압축응력을 갖게되고, 응력완충막(53A)에 의하여 소자분리막(56)은 압축응력을 갖게된다. 이때, 본 발명은 응력완충막(53A)이 트렌치(52) 하부영역보다 트렌치(52) 상부영역에서 상대적으로 더 두꺼운 두께를 갖기 때문에 종래기술에 비하여 소자분리막(56)의 압축응력 크기를 감소시킬 수 있다. 이를 통해, 도 5의 도면부호 'A'와 같이 활성영역(56)간 간격이 넓은 경우와 마찬가지로 도 5의 도면부호 'B'와 같이 활성영역(56)간 간격이 좁은 경우에도 소자분리막(56)의 압축응력에 기인한 활성영역(56)의 기판(51) 손상을 방지할 수 있다.
도 6c에 도시된 바와 같이, 기판(51)을 선택적으로 식각하여 활성영역(56)과 소자분리막(55)을 동시에 가로지르는 라인타입의 리세스패턴(57)을 형성한다. 이때, 리세스패턴(57)의 높이는 트렌치(52) 상부영역에서 하부영역에 비해 상대적으로 두꺼운 두께로 형성된 응력완충막(53A)의 높이보다 큰 것이 바람직하다. 이는 후속 세정공정시 세미세들핀 구조의 활성영역(56)을 보다 용이하게 형성하기 위함이다.
다음으로, 세정공정을 실시하여 리세스패턴(57)을 형성하는 과정에서 발생된 부산물 및 잔류물을 제거함과 동시에 Y-Y' 방향으로 채널길이를 증가시키기 위해 리세스패턴(57)으로 인해 측벽이 노출된 소자분리막(55)을 일부 식각하여 Y-Y' 방향으로 활성영역(56)의 양측벽을 노출시키는 홈(58)을 형성한다. 즉, 세정공정을 통해 세미세들핀 구조의 활성영역(56)을 형성한다.
여기서, 습식큐어링을 통해 실리콘막에서 산화막으로 변환된 응력완충막(53A)은 스핀온절연막(54)에 비하여 막질이 치밀하기 때문에 세정공정시 잘 제거되지 않으나, 본 발명의 제2실시예에 따르면, 트렌치(52) 하부영역에 형성된 응력완충막(53A)은 상대적으로 얇은 두께를 갖기 때문에 활성영역(56)의 양측벽을 노출시키는 홈(58)을 어려움없이 형성할 수 있다. 즉, 안정적으로 세미세들핀 구조의 활성영역(56)을 형성할 수 있으며, 이를 통해, 반도체 장치의 동작전류 감소 및 문턱전압 증가와 같은 특성열화를 방지할 수 있다.
도 6d에 도시된 바와 같이, 리세스패턴(57) 및 홈(58)을 매립하고, 일부가 기판(51) 위로 돌출된 게이트(62)를 형성한다. 이때, 게이트(62)는 게이트절연막(59), 게이트전극(60) 및 게이트하드마스크막(61)이 순차적으로 적층된 적층구조물로 형성할 수 있다.
상술한 본 발명의 제2실시예에 따르면, 본 발명의 제1실시예가 구현하는 작용효과를 동일하게 구현함과 동시에 본 발명의 제1실시예보다 응력완충막(53A)을 보다 손쉽게 구현할 수 있기 때문에 반도체 장치의 생산성을 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
31, 51 : 기판 32, 52 : 트렌치
33, 33A, 53 : 반도체막 33B, 53A : 응력완충막
34 : 희생막 35 : 식각방지막
36, 54 : 스핀온절연막 37, 55 : 소자분리막
38, 56 : 활성영역 39, 57 : 리세스패턴
40, 58 : 홈 41, 59 : 게이트절연막
42, 60 : 게이트전극 43, 61 : 게이트하드마스크막
44, 62 : 게이트
33, 33A, 53 : 반도체막 33B, 53A : 응력완충막
34 : 희생막 35 : 식각방지막
36, 54 : 스핀온절연막 37, 55 : 소자분리막
38, 56 : 활성영역 39, 57 : 리세스패턴
40, 58 : 홈 41, 59 : 게이트절연막
42, 60 : 게이트전극 43, 61 : 게이트하드마스크막
44, 62 : 게이트
Claims (16)
- 기판에 형성된 트렌치를 매립하는 절연막과 상기 트렌치 상부영역의 측벽과 상기 절연막 사이에 개재되어 상기 절연막과 반대 응력을 갖는 응력완충막을 포함하는 반도체 장치의 소자분리막.
- 제1항에 있어서,
상기 절연막은 스핀온절연막을 포함하고, 상기 응력완충막은 실리콘막이 습식산화되어 형성된 실리콘산화막을 포함하는 반도체 장치의 소자분리막.
- 제2항에 있어서,
상기 스핀온절연막은 인장응력을 갖고, 상기 실리콘산화막은 압축응력을 갖는 반도체 장치의 소자분리막.
- 기판에 형성된 트렌치;
활성영역을 정의하고, 상기 트렌치를 매립하는 절연막과 상기 트렌치 상부영역의 측벽과 상기 절연막 사이에 개재되어 상기 절연막과 반대 응력을 갖는 응력완충막으로 이루어진 소자분리막;
상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스패턴;
상기 리세스패턴 저면의 상기 활성영역 양측벽을 노출시키는 홈; 및
상기 리세스패턴 및 상기 홈을 매립하는 게이트
를 포함하는 반도체 장치.
- 제4항에 있어서,
상기 기판 상부면을 기준으로 상기 리세스패턴의 높이는 상기 응력완충막의 높이보다 큰 반도체 장치.
- 제4항에 있어서,
상기 절연막은 스핀온절연막을 포함하고, 상기 응력완충막은 실리콘막이 습식산화되어 형성된 실리콘산화막을 포함하는 반도체 장치.
- 제6항에 있어서,
상기 스핀온절연막은 인장응력을 갖고, 상기 실리콘산화막은 압축응력을 갖는 반도체 장치.
- 기판을 선택적으로 식각하여 트렌치를 형성하는 단계;
활성영역을 정의하고, 상기 트렌치를 매립하는 절연막과 상기 트렌치 상부영역 측벽과 상기 절연막 사이에 개재되어 상기 절연막과 반대 응력을 갖는 응력완충막으로 이루어진 소자분리막을 형성하는 단계;
상기 기판을 선택적으로 식각하여 상기 활성영역과 상기 소자분리막을 동시에 가로지르는 리세스패턴을 형성하는 단계;
노출된 상기 소자분리막의 측벽을 일부 식각하여 상기 리세스패턴 저면의 상기 활성영역 양측벽을 노출시키는 홈을 형성하는 단계; 및
상기 리세스패턴 및 상기 홈을 매립하는 게이트를 형성하는 단계
를 포함하는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 소자분리막을 형성하는 단계는,
상기 트렌치 표면에 반도체막을 형성하는 단계;
상기 반도체막 상에 상기 트렌치를 일부 매립하는 희생막을 형성하는 단계;
노출된 상기 반도체막 표면에 식각방지막을 형성하는 단계;
상기 희생막을 제거하고, 상기 식각방지막을 식각장벽으로 노출된 상기 반도체막을 식각하는 단계;
상기 트렌치를 매립하도록 절연막을 형성하는 단계; 및
습식큐어링을 실시하여 상기 반도체막을 상기 절연막과 반대 응력을 갖는 응력완충막으로 변환시키는 단계
를 포함하는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 소자분리막을 형성하는 단계는,
상기 트렌치 표면에 반도체막을 형성하되, 상기 트렌치 하부영역보다 상기 트렌치 상부영역에서 더 두꺼운 두께를 갖도록 형성하는 단계;
상기 트렌치를 매립하도록 절연막을 형성하는 단계; 및
습식큐어링을 실시하여 상기 반도체막을 상기 절연막과 반대 응력을 갖는 응력완충막으로 변환시키는 단계
를 포함하는 반도체 장치 제조방법.
- 제9항 또는 제10항에 있어서,
상기 반도체막은 비정질실리콘막을 포함하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 기판 상부면과 상기 희생막 상부면 사이의 높이는 상기 리세스패턴의 높이보다 작게 형성하는 반도체 장치 제조방법.
- 제9항에 있어서,
상기 식각방지막을 형성하는 단계는,
건식산화 또는 습식산화를 실시하여 상기 반도체막의 표면을 산화시켜 형성하는 반도체 장치 제조방법.
- 제9항 또는 제10항에 있어서,
상기 절연막은 스핀온절연막을 포함하고, 상기 응력완충막은 실리콘산화막을 포함하는 반도체 장치 제조방법.
- 제14항에 있어서,
상기 스핀온절연막은 인장응력을 갖고, 상기 실리콘산화막은 압축응력을 갖는 반도체 장치 제조방법.
- 제8항에 있어서,
상기 기판 상부면을 기준으로 상기 리세스패턴의 높이는 상기 응력완충막의 높이보다 크게 형성하는 반도체 장치 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100030879A KR101090373B1 (ko) | 2010-04-05 | 2010-04-05 | 소자분리막을 구비한 반도체 장치 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100030879A KR101090373B1 (ko) | 2010-04-05 | 2010-04-05 | 소자분리막을 구비한 반도체 장치 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110111680A true KR20110111680A (ko) | 2011-10-12 |
| KR101090373B1 KR101090373B1 (ko) | 2011-12-07 |
Family
ID=45027657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100030879A KR101090373B1 (ko) | 2010-04-05 | 2010-04-05 | 소자분리막을 구비한 반도체 장치 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101090373B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102185282B1 (ko) | 2014-01-06 | 2020-12-01 | 삼성전자 주식회사 | 고정 양전하 함유층을 가지는 반도체 소자 |
-
2010
- 2010-04-05 KR KR1020100030879A patent/KR101090373B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR101090373B1 (ko) | 2011-12-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9209178B2 (en) | finFET isolation by selective cyclic etch | |
| KR100772114B1 (ko) | 반도체 소자의 제조방법 | |
| KR100338767B1 (ko) | 트렌치 소자분리 구조와 이를 갖는 반도체 소자 및 트렌치 소자분리 방법 | |
| US20080003773A1 (en) | Method for forming isolation structure of semiconductor device | |
| KR20120118232A (ko) | 반도체 장치의 제조 방법 | |
| KR19990084786A (ko) | 트렌치 소자분리 방법 | |
| KR100700332B1 (ko) | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR100695500B1 (ko) | 탑라운드 리세스 패턴을 갖는 반도체 소자의 제조방법 | |
| KR100744658B1 (ko) | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR20070052023A (ko) | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| KR100541054B1 (ko) | 하드마스크 스페이서를 채택하여 3차원 모오스 전계효과트랜지스터를 제조하는 방법 | |
| KR100615570B1 (ko) | 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법 | |
| KR20110024891A (ko) | 리세스 형성 방법 및 이를 포함하는 반도체 소자의 형성 방법 | |
| US10522619B2 (en) | Three-dimensional transistor | |
| KR101090373B1 (ko) | 소자분리막을 구비한 반도체 장치 및 그 제조방법 | |
| KR20060006331A (ko) | 플래시 메모리 소자의 플로팅 게이트 형성 방법 | |
| KR100949269B1 (ko) | 반도체 소자의 제조방법 | |
| KR101056244B1 (ko) | 반도체 소자의 제조방법 | |
| KR100713344B1 (ko) | 반도체소자의 제조 방법 | |
| KR20040059445A (ko) | 반도체 소자의 트렌치형 소자분리막 형성방법 | |
| KR100629694B1 (ko) | 반도체 소자 제조 방법 | |
| CN107492501B (zh) | 鳍式场效应管的形成方法 | |
| KR100704472B1 (ko) | 리세스 게이트를 갖는 반도체장치의 제조 방법 | |
| CN115084044A (zh) | 半导体结构及其形成方法 | |
| KR100734088B1 (ko) | 트랜지스터의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |