KR20110103292A - 내부 정합 인덕터를 공유하는 무선 통신을 위한 병렬 증폭 장치 - Google Patents

내부 정합 인덕터를 공유하는 무선 통신을 위한 병렬 증폭 장치 Download PDF

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Abstract

병렬 증폭 장치는 구동 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 구동 증폭기와, 전력 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 전력 증폭기를 가질 수 있다. 또한, 병렬 증폭 장치는 상기 복수의 구동 증폭기의 상기 출력 단부 각각과 상기 복수의 전력 증폭기의 상기 입력 단부 각각 간의 공통 정합을 제공하는 공유 인덕턴스 디바이스를 가질 수 있다.
이러한 공유 인덕턴스 다바이스는 공유 인덕터 또는 공유 트랜스포머일 수 있다.

Description

내부 정합 인덕터를 공유하는 무선 통신을 위한 병렬 증폭 장치{SHARING OF INDUCTOR INTERSTAGE MATCHING IN PARALLEL AMPLIFICATION SYSTEM FOR WIRELESS COMMUNICATIONS}
본 발명은 전력 증폭기에 관한 것으로, 보다 상세하게는 병렬 증폭 장치에서 내부 정합 인덕터를 공유하기 위한 장치 및 방법에 관한 것이다.
집적 회로에서 회로 면적은 제조 비용에 영향을 줄 수 있다. 집적 회로에서 블럭을 디자인하는데 필요한 성분 중 하나는 인덕터이다. 이러한 인덕터는 평면 형상으로 인해 회로 면적을 소모하는 부품으로 자주 인식된다. 게다가, 집적 회로에 포함되는 다수의 인덕터는 집적 회로의 전체 크기를 줄이기 위해 소형화되기를 요청 받는다.
도 1에서는 전력 증폭기(101) 전체의 구성도이다.
상세하게는, 전력증폭기 전체는 각각 입력과 출력이 서로 직접 연결된 복수의 전력 증폭기(102,103,104)로 구성될 수 있다.
전력 증폭기(102,103,104)의 입력 연결은 전체적인 기생 성분들(105,106,109,110,113,114)을 입력측에 존재할 수 있는 원인이 될 수 있고, 결과적으로 전력 증폭기(102,103,104)의 구동이 일정하지 않을 수 있다. 또한, 이와 같은 기생 성분들(107,108,111,112,115,116)이 전력 증폭기(102,103,104)의 출력측에도 존재할 수 있다.
병렬 증폭 전력 증폭기는 도 1에 관련되어 설명된 하나 또는 그 이상의 문제점을 극복하기 위해 사용되어 왔다.
CMOS 기술로 병렬 증폭 장치의 전력 증폭기를 설계하는데 있어서, 각 전력 증폭기의 경로는 각 CMOS 소자의 입력측의 용량성 전기적인 성질로 인하여 구동 스테이지와 전력 스테이지 간의 유도성 내부 정합이 요구되어진다. 즉, 다수의 유도성 내부 정합 소자는 다수의 병렬 증폭기의 경로가 증가함에 따라 유사하게 증가된다. 그러나, 다수의 내부 정합 인덕터를 채용하는 것은 회로 면적을 소비하여 제조 비용을 증가시킨다.
예를 들어, 도 2A에 도시된 바와 같이 종래의 전력 증폭 장치는 다수의 전력 증폭기(207,208,209)와 출력 정합 네트워크(210)를 포함한다.
이득을 높이기 위해 캐스코드 증폭기를 채용한 구동 증폭기(201,202,203)의 각 출력은 전력 증폭기(207,208,209)의 각 입력과 정합될 필요가 있다.
CMOS 설계에 있어서, CMOS 소자의 용량성 전기적인 성질 때문에 유도성 소자로 정합을 형성하는 것이 일반적이다. 이러한 유도성 소자는 인덕터(204,205,206)일 수 있으며, 정합을 위해 다수의 인덕터(204,205,206)을 각각 사용하는 것은 집적 회로를 구성하는 데 있어서 회로 면적을 심각하게 소비할 수 있다.
도 2B에는 도 2A와 유사한 또 다른 종래의 전력 증폭 장치가 도시되어 있다.
상세하게는, 복수의 구동 증폭기(211,212,213)과, 이에 따른 복수의 전력 증폭기(217,218,219)가 도시된다. 또한, 출력 정합 네트워크(220)도 도시된다.
그러나, 구동 증폭기(211,212,213)의 각 출력과 전력 증폭기(217,218,219)의 각 입력 간에의 정합은 각각 트랜스포머(214,215,216)에 의해 이루어지며, 다수의 트랜스포머(214,215,216)을 각각 사용하는 것은 집적 회로를 구성하는 데 있어서 회로 면적을 심각하게 소비할 수 있다.
이에 따라, 병렬 증폭 장치에서 내부 정합을 위해 인덕터 또는 트랜스포머를 공유할 필요성이 대두되었다.
본 발명의 목적은 내부 정합 인덕터 또는 트랜스포머를 공유하기 위한 병렬 증폭 장치를 제공하는 것이다.
상술한 목적을 달성하기 위해, 본 발명의 하나의 기술적인 측면은 구동 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 구동 증폭기와, 전력 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 전력 증폭기와, 상기 복수의 구동 증폭기의 상기 출력 단부 각각과 상기 복수의 전력 증폭기의 상기 입력 단부 각각 간의 공통 정합을 제공하는 공유 인덕터를 포함하는 것을 특징으로 하는 병렬 증폭 장치를 제공하는 것이다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 복수의 구동 증폭기의 구동 증폭기 각각은 하나의 양극 출력 단부와 하나의 음극 출력 단부를 갖고, 상기 복수의 전력 증폭기의 전력 증폭기 각각은 하나의 양극 입력 단부와 하나의 음극 입력 단부를 가지며, 상기 공유 인덕터는 제1 단부와 제2 단부를 갖고, 상기 제1 단부는 상기 구동 증폭기 각각의 양극 출력 단부와 상기 전력 증폭기 각각의 양극 입력 단부에 연결되고, 상기 제2 단부는 상기 구동 증폭기 각각의 음극 출력 단부와 상기 전력 증폭기 각각의 음극 입력 단부에 연결될 수 있다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 복수의 전력 증폭기 각각의 출력 단부로부터 입력되는 전력을 결합하여 출력하는 전력 결합기를 더 포함할 수 있다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 전력 결합기는 출력 정합 네트워크일 수 있다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 복수의 전력 증폭기의 전력 증폭기 각각은 차동 출력을 제공하고, 상기 출력 정합 네트워크는 상기 복수의 전력 증폭기의 전력 증폭기 각각의 차동 출력을 결합하여 싱글 출력 신호로 출력하는 발룬을 포함할 수 있다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 복수의 구동 증폭기는 적어도 제1 구동 증폭기와 제2 구동 증폭기를 포함하고, 상기 제1 구동 증폭기는 제1 차동 출력 단부와 제2 차동 출력 단부를 갖고, 상기 제2 구동 증폭기는 제3 차동 출력 단부와 제4 차동 출력 단부를 가지며, 상기 복수의 전력 증폭기는 적어도 제1 전력 증폭기와 제2 전력 증폭기를 포함하고, 상기 제1 전력 증폭기는 제1 차동 입력 단부와 제2 차동 입력 단부를 갖고, 상기 제2 전력 증폭기는 제3 차동 입력 단부와 제4 차동 입력 단부를 가지며, 상기 제1 차동 출력 단부는 상기 제1 차동 입력 단부와 연결되고, 상기 제2 차동 출력 단부는 상기 제2 차동 입력 단부와 연결되며, 상기 제3 차동 출력 단부는 상기 제3 차동 입력 단부와 연결되고, 상기 제4 차동 출력 단부는 상기 제4 차동 입력 단부와 연결될 수 있다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 공유 인덕터는 제1 단부와 제2 단부를 갖고, 상기 공유 인덕터의 상기 제1 단부는 상기 제1 차동 입력 단부, 상기 제1 차동 출력 단부, 상기 제3 차동 입력 단부 및 상기 제3 차동 출력 단부에 연결되고, 상기 공유 인덕터의 상기 제2 단부는 상기 제2 차동 입력 단부, 상기 제2 차동 출력 단부, 상기 제4 차동 입력 단부 및 상기 제4 차동 출력 단부에 연결될 수 있다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 공유 인덕터는 상기 전력 증폭기의 입력 캐패시턴스와 구동 주파수로 공진하도록 구성될 수 있다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 전력 증폭기 각각은 차동 동작을 위해 배열된 적어도 제1 캐스케이드 트랜지스터 스테이지와 제2 캐스케이드 트랜지스터 스테이지를 갖는 CMOS 전력 증폭기일 수 있다.
본 발명의 하나의 기술적인 측면에 따르면, 상기 제1 캐스케이드 트랜지스터 스테이지는 제1 트랜지스터와 제2 트랜지스터를 포함하고, 상기 제2 캐스케이드 트랜지스터 스테이즈는 제3 트랜지스터와 제4 트랜지스터를 포함하며, 상기 제1 트랜지스터와 상기 제3 트랜지스터의 각 게이트는 각각 차동 입력을 입력받고, 상기 제2 트랜지스터와 상기 제4 트랜지스터의 각 드레인은 각각 차동 출력을 제공할 수 있다.
상술한 목적을 달성하기 위해, 본 발명의 다른 하나의 기술적인 측면은 구동 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 구동 증폭기와, 전력 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 전력 증폭기와, 상기 복수의 구동 증폭기의 상기 출력 단부 각각과 상기 복수의 전력 증폭기의 상기 입력 단부 각각 간의 공통 정합을 제공하는 공유 트랜스포머를 포함하는 것을 특징으로 하는 병렬 증폭 장치를 제공하는 것이다.
본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 복수의 구동 증폭기의 구동 증폭기 각각은 하나의 양극 출력 단부와 하나의 음극 출력 단부를 갖고, 상기 복수의 전력 증폭기의 전력 증폭기 각각은 하나의 양극 입력 단부와 하나의 음극 입력 단부를 가지며, 상기 공유 트랜스포머는 일차 권선과 상기 일차 권선과 유도 결합된 이차 권선을 갖고, 상기 일차 권선은 제1 단부와 제2 단부를 갖고, 상기 이차 권선은 제3 단부와 제4 단부를 가지며, 상기 일차 권선의 상기 제1 단부는 상기 구동 증폭기 각각의 양극 출력 단부에 연결되고, 상기 일차 권선의 상기 제2 단부는 상기 구동 증폭기 각각의 음극 출력 단부에 연결되며, 상기 이차 권선의 제3 단부는 상기 전력 증폭기 각각의 양극 입력 단부에 연결되고, 상기 이차 권선의 제4 단부는 상기 전력 증폭기 각각의 음극 입력 단부에 연결될 수 있다.
본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 복수의 구동 증폭기는 적어도 제1 구동 증폭기와 제2 구동 증폭기를 포함하고, 상기 제1 구동 증폭기는 제1 차동 출력 단부와 제2 차동 출력 단부를 갖고, 상기 제2 구동 증폭기는 제3 차동 출력 단부와 제4 차동 출력 단부를 가지며, 상기 복수의 전력 증폭기는 적어도 제1 전력 증폭기와 제2 전력 증폭기를 포함하고, 상기 제1 전력 증폭기는 제1 차동 입력 단부와 제2 차동 입력 단부를 갖고, 상기 제2 전력 증폭기는 제3 차동 입력 단부와 제4 차동 입력 단부를 가지며, 상기 제1 차동 출력 단부는 상기 제1 차동 입력 단부와 연결되고, 상기 제2 차동 출력 단부는 상기 제2 차동 입력 단부와 연결되며, 상기 제3 차동 출력 단부는 상기 제3 차동 입력 단부와 연결되고, 상기 제4 차동 출력 단부는 상기 제4 차동 입력 단부와 연결될 수 있다.
본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 공유 트랜스포머는 일차 권선과, 상기 일차 권선과 유도 결합되는 이차 권선을 갖고, 상기 일차 권선은 제1 단부와 제2 단부를 갖고, 상기 이차 권선은 제3 단부와 제4 단부를 가지며, 상기 일차 권선의 상기 제1 단부는 상기 제1 차동 출력 단부 및 상기 제3 차동 출력 단부에 연결되고, 상기 일차 권선의 상기 제2 단부는 상기 제2 차동 출력 단부 및 상기 제4 차동 출력 단부에 연결되며, 상기 이차 권선의 상기 제3 단부는 상기 제1 차동 입력 단부 및 상기 제3 차동 입력 단부에 연결되고, 상기 이차 권선의 상기 제4 단부는 상기 제2 차동 입력 단부 및 상기 제4 차동 입력 단부에 연결될 수 있다.
본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 공유 트랜스포머는 상기 전력 증폭기의 입력 캐패시턴스와 구동 주파수로 공진하도록 구성될 수 있다.
본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 전력 증폭기 각각은 차동 동작을 위해 배열된 적어도 제1 캐스케이드 트랜지스터 스테이지와 제2 캐스케이드 트랜지스터 스테이지를 갖는 CMOS 전력 증폭기일 수 있다.
본 발명의 다른 하나의 기술적인 측면에 따르면, 상기 제1 캐스케이드 트랜지스터 스테이지는 제1 트랜지스터와 제2 트랜지스터를 포함하고, 상기 제2 캐스케이드 트랜지스터 스테이즈는 제3 트랜지스터와 제4 트랜지스터를 포함하며, 상기 제1 트랜지스터와 상기 제3 트랜지스터의 각 게이트는 각각 차동 입력을 입력받고, 상기 제2 트랜지스터와 상기 제4 트랜지스터의 각 드레인은 각각 차동 출력을 제공할 수 있다.
본 발명에 따르면, 병렬 증폭 장치에 있어서, 내부 정합에 공유 인덕터 또는 공유 트랜스포머를 사용하여 내부 정합용 인덕턴스 소자에 의한 집적 회로의 회로 면적 증가를 억제하여 제조 비용을 저감하는 효과가 있다.
도 1은 종래의 전력 증폭기의 전체 구성을 나타내는 구성도.
도 2a는 내부 정합용 인덕터를 채용한 종래의 병렬 전력 증폭 장치의 블럭도.
도 2b는 내부 정합용 트랜스포머를 채용한 종래의 병렬 전력 증폭 장치의 블럭도.
도 3은 본 발명에 따른 CMOS 기술로 형성된 전력 증폭기의 입력 임피던스의 일 예를 나타내는 예시도.
도 4는 본 발명에 따른 복수의 병렬 증폭 경로의 내부 정합에 사용된 공유 인덕터를 채용한 전력 증폭 장치의 일 실시예를 나타내는 구성도.
도 5는 본 발명에 따른 복수의 병렬 증폭 경로의 내부 정합에 사용된 공유 트랜스포머를 채용한 전력 증폭 장치의 다른 일 실시예를 나타내는 구성도.
이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다.
도 3은 본 발명에 따른 CMOS 기술로 형성된 전력 증폭기의 입력 임피던스의 일 예를 나타내는 예시도이다.
도 3에는 복수의 전력 스테이지 중 하나의 전력 스테이지(PAn)를 대표적으로 도시하였으며, 본 발명에 따라 병렬 증폭 장치에서 병렬로 동작할 수 있다.
도 3에 도시된 바와 같이, CMOS 전력 증폭기(302, 또는 PAn)는 차동 입력 단부와 출력 단부를 가질 수 있다. CMOS 전력 증폭기(302)의 입력 캐패시턴스는 부가되는 유도성 정합 소자(301)에 의해 정합될 수 있다. CMOS 전력 증폭기(302)는 각 트랜지스터의 전압 스트레스를 방지하기 위해 둘 또는 그 이상의 트랜지스터(304,306 또는 305,307)를 스택(stack)하는 캐스케이드(cascade) 구조로 이루어질 수 있다. 보다 상세하게는 도 3의 제1 케스케이드 스테이지는 스택된 트랜지스터(304,306)을 포함할 수 있고, 제2 캐스케이드 스테이지는 스택된 트랜지스터(305,307)을 포함할 수 있다. 즉, 트랜지스터(306)의 드레인은 트랜지스터(304)의 소스와 연결될 수 있고, 반면에 트랜지스터(307)의 드레인은 트랜지스터(305)의 소스에 연결될 수 있다.
더하여, CMOS 전력 증폭기(302)는 CMOS 기판의 불안정한 접지에 의해 접지(308)에서 일어날 수 있는 기판 바운싱을 방지하기 위해 트랜지스터(306,307)에 의한 차동 구조로 구성될 수 있다.
상술한 차동 구조에 따라, 차동 입력 단부는 트랜지스터(306,307)의 각 게이트를 통해 제공되어질 수 있다. 또한, 트랜지스터(306),307)의 각 소스는 접지(308)에 연결될 수 있다. 트랜지스터(304,305)의 게이트는 서로 연결될 수 있고, 트랜지스터(304,305)의 드레인은 CMOS 전력 증폭기(302)의 차동 출력 단부를 제공할 수 있다.
본 발명에 따르면, 트랜지스터(306,307)의 입력 캐패시턴스는 일반적으로 용량성 성분에 의해 형성되고, 이러한 용량성 성분은 추가되는 유도성 성분(303)과 정합 될 수 있으며, 구동 주파수에서 공진을 일으킬 수 있다. 공진 주파수에서 입력 임피던스(Rin)은 저항(309)(Rn), 인덕터(310)(Lm) 및 캐패시터(311)(Cn)의 단순 형태를 대표할 수 있고, 성능 계수(Quality Factor)는 다음의 수식1으로 나타낼 수 있다.
(수식1)
Qin=2*π*ｆ*Ln/Rn
여기서 Rn은 저항(309)의 본질적인 저항 성분을 나타낸다.
즉, 입력 임피던스(Rin)는 다음의 수식2와 같이 나타낼 수 있다.
(수식2)
Rin=Rn*(1+Qin 2)
전력 증폭기(302)에서, 총 필요한 인덕턴스(LA)는 다음의 수식3과 같다.
(수식3)
LA=L1+L2+.....+Ln=n*Ln
이때, L1=L2=...=Ln이고, 여기서, n은 하기에 보다 상세하게 설명할 공통 내부 정합에 공용되는 병렬 전력 스테이지의 수를 대표한다.
각 인덕터(310)은 다음의 수식4와 같은 구동 주파수에 따라 각 전력 스테이지와 공진한다.
(수식4)
ｆ0=1/(2*π*(Cn*Ln)1/2).
도 3에 도시된 적어도 하나 이상의 트랜지스터는 MOSFET일 수 있다. 다른 종류의 FET들 또한 본 발명의 일 실시형태에 한정되지 않고 유사하게 사용될 수 있다.
도 4는 본 발명에 따른 복수의 병렬 증폭 경로의 내부 정합에 사용된 공유 인덕터(404)를 채용한 전력 증폭 장치의 일 실시예를 나타내는 구성도이다.
도 4에 도시된 바와 같이, 병렬 증폭 장치에 있어서, 각 구동 증폭기(401,402,403)의 차동 출력 단부 각각은 각 전력 증폭기(405,406,407)의 차동 입력 단부 각각에 연결될 수 있다.
보다 상세하게는, 구동 증폭기(401)의 제1 양극 출력 단부는 전기적인 경로(420)를 통해 전력 증폭기(405)의 제1 양극 입력 단부에 연결되고, 구동 증폭기(401)의 제2 음극 출력 단부는 전기적인 경로(421)를 통해 전력 증폭기(405)의 제2 음극 입력 단부에 연결될 수 있다. 이와 같이, 구동 증폭기(402)의 제1 양극 출력 단부는 전기적인 경로(430)를 통해 전력 증폭기(406)의 제1 양극 입력 단부에 연결되고, 구동 증폭기(402)의 제2 음극 출력 단부는 전기적인 경로(431)를 통해 전력 증폭기(406)의 제2 음극 입력 단부에 연결될 수 있다. 유사하게, 구동 증폭기(403)의 제1 양극 출력 단부는 전기적인 경로(440)를 통해 전력 증폭기(407)의 제1 양극 입력 단부에 연결되고, 구동 증폭기(403)의 제2 음극 출력 단부는 전기적인 경로(441)를 통해 전력 증폭기(407)의 제2 음극 입력 단부에 연결될 수 있다.
그러나, 각 구동 증폭기와 전력 증폭기 쌍 간에 분리된 정합 인덕터를 사용하는 대신에, 공통 인덕터(404)가 차동 단부 사이에 사용될 수 있다. 이에 따라, 모든 양극 단부들과 모든 음극 단부들은 서로 연결되어, 구동 증폭기(401,402,403)과 전력 증폭기(405,406,407) 간의 단부의 수는 단지 공통 인덕터(404)에 연결되는 두개의 단부로 그 수가 줄어든다.
보다 상세하게는, 인덕터(404)의 제1 단부 또는 단부(404a)는 전기적인 경로(420,430,440)에 의해 제공되어지는 각 양극 단부에 공통 연결될 수 있다. 또한, 인덕터(404)의 제2 단부 또는 단부(404b)는 전기적인 경로(421,431,441)에 의해 제공되어지는 각 음극 단부에 공통 연결될 수 있다.
전력 증폭기(405,406,407)의 각 차동 출력은 출력 정합 네트워크(408) 또는 다른 전력 결합기에 의해 결합되어 상기 병렬 증폭 장치는 싱글 신호를 출력할 수 있다. 본 발명에 따르면, 임피던스 정합 동작을 하는 출력 정합 네트워크(408)은 밸런스한 차동 출력을 언밸러스한 싱글 출력으로 변환하는 발룬을 포함할 수 있다.
본 발명에 따르면, 인덕터(404)는 단일 인덕터로 도시되며, 인덕터(404)는 필수적으로 두개의 단부를 갖는 용량성 소자로 구성될 수 있다. 또한, 두개의 단부를 갖는 용량성 소자는 본 발명의 일 실시형태에 한정되지 않고 다수의 직렬 또는 병렬 연결된 인덕터를 포함할 수 있다. 더하여, 본 발명에 따르면, 구동 증폭기(401,402,403)과 전력 증폭기(405,406,407)은 공통 인덕터(404)와 함께 CMOS 기술을 통해 하나의 단일 집적 회로로 구성될 수 있다. 유사하게, 본 발명의 일 실시형태에 한정되지 않고, 상기 출력 정합 네트워크 또한 상기 단일 집적 회로의 일 부분으로 구성될 수 있다.
도 5는 본 발명에 따른 복수의 병렬 증폭 경로의 내부 정합에 사용된 공유 트랜스포머(512)를 채용한 전력 증폭 장치의 다른 일 실시예를 나타내는 구성도이다.
도 4에 설명된 구동 증폭기(401,402,403)과 전력 증폭기(405,406,407)가 유사하게 사용될 수 있으나, 도 5에서는 도 4의 공유 인덕터(404) 대신 공유 트랜스포머(512)가 사용될 수 있다. 공유 트랜스포머(512)는 일차 권선 및 상기 일차 권선과 유도 결합된 이차 권선을 포함할 수 있다. 상기 일차 권선은 제1 단부(512a)와 제2 단부(512b)를 가질 수 있다. 이와 마찬가지로, 상기 이차 권선은 제1 단부(512c)와 제2 단부(512d)를 가질 수 있다.
도 5를 참조하면, 구동 증폭기(409,410,411)의 양극 출력 단부는 전기적인 경로(510,520,530)를 통해 상기 일차 권선의 제1 단부 또는 단부(512a)에 연결될 수 있다. 이와 마찬가지로, 구동 증폭기(409,410,411)의 음극 출력 단부는 전기적인 경로(511,521,531)를 통해 상기 일차 권선의 제2 단부 또는 단부(512b)에 연결될 수 있다.
반면에, 상기 이차 권선의 제1 단부 또는 단부(512c)는 전력 증폭기(413,414,415)의 양극 입력 단부에 연결될 수 있다. 이와 유사하게, 상기 이차 권선의 제2 단부 또는 단부(512d)는 전력 증폭기(413,414,415)의 음극 입력 단부에 연결될 수 있다.
도 4 또는 도 5와 같이, 전력 증폭기(PA1-n,405,406,407)의 입력 단부가 결합되는 경우, 입력 캐패시턴스는 병렬 증폭 장치의 수(n)에 의해 다음의 수식5와 같이 증가할 수 있다.
(수식5)
Cin=n*Cn
여기서, 오직 캐패시턴스만이 정합될 필요가 있다.
구동 주파수는 다음의 수식6과 같이 재수립될 수 있다.
(수식6)
ｆ0=1/(2*π*(Cn*Ln)1/2)=1/(2*π*(Cin/n*LB*n)1/2)=1/(2*π*(Cin*LB)1/2)
동일한 구동 주파수를 유지하기 위해, 요구되는 인덕턴스는 다음의 수식7과 같을 수 있다.
(수식7)
LB=Ln/n
그리고, 오직 하나의 유도성 성분이 사용될 수 있다.
즉, 제시한 설계에 따라 총 인덕턴스는 다음의 수식8과 같을 수 있다.
LB=Ln/n=LA/n2
이에 따라, 내부 인덕터의 크기가 현저하게 저감되는 것을 알 수 있다.
유사하게, 도 5에 따르면, 공유 트랜스포머(512)는 구동 증폭기(409,410,411)과 전력 증폭기(413,414,415)의 사이에 병렬로 사용될 수 있다.
예를 들면, 도 2B에 도시된 내부 정합을 위한 트랜스포머(214,215,215)이 결합되어 도 5의 공유 트랜스포머(512)로 제공될 수 있다. 전력 증폭기(413,414,415)가 요구하는 인덕턴스는 매칭을 위한 트랜스포머(214,215,216)의 이차 권선에 의해 형성되므로, 만일 인덕턴스가 함께 결합된다면 공유 트랜스포머(512)의 크기는 공유 인덕터(404)의 경우와 같은 방법으로 저감될 수 있다. 이러한 크기의 저감은 전력 스테이지의 구동에 영향을 미치지 않고 내부 연결에 의한 원치않는 유도성 또는 저항 기생 성분이 발생하지 않는다.
도 4 및 도 5에는 병렬 증폭 장치의 세개의 경로만을 제시하였으나, 본 발명의 실시형태에 한정되지 않고 병렬 증폭 장치는 세개 미만 또는 그 이상의 경로를 가질 수 있음이 당연하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 후술하는 특허청구범위에 의해 한정되며, 본 발명의 구성은 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 그 구성을 다양하게 변경 및 개조할 수 있다는 것을 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 쉽게 알 수 있다.
401,402,403,409,410,411: 구동 증폭기
405,406,407,413,414,415: 전력 증폭기
404: 공유 인덕터
512: 공유 트랜스포머

Claims (20)

  1. 구동 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 구동 증폭기;
    전력 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 전력 증폭기; 및
    상기 복수의 구동 증폭기의 상기 출력 단부 각각과 상기 복수의 전력 증폭기의 상기 입력 단부 각각 간의 공통 정합을 제공하는 공유 인덕터
    를 포함하는 것을 특징으로 하는 병렬 증폭 장치.
  2. 제1항에 있어서,
    상기 복수의 구동 증폭기의 구동 증폭기 각각은 하나의 양극 출력 단부와 하나의 음극 출력 단부를 갖고,
    상기 복수의 전력 증폭기의 전력 증폭기 각각은 하나의 양극 입력 단부와 하나의 음극 입력 단부를 가지며,
    상기 공유 인덕터는 제1 단부와 제2 단부를 갖고, 상기 제1 단부는 상기 구동 증폭기 각각의 양극 출력 단부와 상기 전력 증폭기 각각의 양극 입력 단부에 연결되고, 상기 제2 단부는 상기 구동 증폭기 각각의 음극 출력 단부와 상기 전력 증폭기 각각의 음극 입력 단부에 연결되는 것을 특징으로 하는 병렬 증폭 장치.
  3. 제1항에 있어서,
    상기 복수의 전력 증폭기 각각의 출력 단부로부터 입력되는 전력을 결합하여 출력하는 전력 결합기를 더 포함하는 것을 특징으로 하는 병렬 증폭 장치.
  4. 제3항에 있어서,
    상기 전력 결합기는 출력 정합 네트워크인 것을 특징으로 하는 병렬 증폭 장치.
  5. 제3항에 있어서,
    상기 복수의 전력 증폭기의 전력 증폭기 각각은 차동 출력을 제공하고,
    상기 출력 정합 네트워크는 상기 복수의 전력 증폭기의 전력 증폭기 각각의 차동 출력을 결합하여 싱글 출력 신호로 출력하는 발룬을 포함하는 것을 특징으로 하는 병렬 증폭 장치.
  6. 제1항에 있어서,
    상기 복수의 구동 증폭기는 적어도 제1 구동 증폭기와 제2 구동 증폭기를 포함하고,
    상기 제1 구동 증폭기는 제1 차동 출력 단부와 제2 차동 출력 단부를 갖고,
    상기 제2 구동 증폭기는 제3 차동 출력 단부와 제4 차동 출력 단부를 가지며,
    상기 복수의 전력 증폭기는 적어도 제1 전력 증폭기와 제2 전력 증폭기를 포함하고,
    상기 제1 전력 증폭기는 제1 차동 입력 단부와 제2 차동 입력 단부를 갖고,
    상기 제2 전력 증폭기는 제3 차동 입력 단부와 제4 차동 입력 단부를 가지며,
    상기 제1 차동 출력 단부는 상기 제1 차동 입력 단부와 연결되고, 상기 제2 차동 출력 단부는 상기 제2 차동 입력 단부와 연결되며, 상기 제3 차동 출력 단부는 상기 제3 차동 입력 단부와 연결되고, 상기 제4 차동 출력 단부는 상기 제4 차동 입력 단부와 연결되는 것을 특징으로 하는 병렬 증폭 장치.
  7. 제6항에 있어서,
    상기 공유 인덕터는 제1 단부와 제2 단부를 갖고,
    상기 공유 인덕터의 상기 제1 단부는 상기 제1 차동 입력 단부, 상기 제1 차동 출력 단부, 상기 제3 차동 입력 단부 및 상기 제3 차동 출력 단부에 연결되고,
    상기 공유 인덕터의 상기 제2 단부는 상기 제2 차동 입력 단부, 상기 제2 차동 출력 단부, 상기 제4 차동 입력 단부 및 상기 제4 차동 출력 단부에 연결되는 것을 특징으로 하는 병렬 증폭 장치.
  8. 제1항에 있어서,
    상기 공유 인덕터는 상기 전력 증폭기의 입력 캐패시턴스와 구동 주파수로 공진하도록 구성되는 것을 특징으로 하는 병렬 증폭 장치.
  9. 제1항에 있어서,
    상기 전력 증폭기 각각은 차동 동작을 위해 배열된 적어도 제1 캐스케이드 트랜지스터 스테이지와 제2 캐스케이드 트랜지스터 스테이지를 갖는 CMOS 전력 증폭기인 것을 특징으로 하는 병렬 증폭 장치.
  10. 제9항에 있어서,
    상기 제1 캐스케이드 트랜지스터 스테이지는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제2 캐스케이드 트랜지스터 스테이즈는 제3 트랜지스터와 제4 트랜지스터를 포함하며,
    상기 제1 트랜지스터와 상기 제3 트랜지스터의 각 게이트는 각각 차동 입력을 입력받고,
    상기 제2 트랜지스터와 상기 제4 트랜지스터의 각 드레인은 각각 차동 출력을 제공하는 것을 특징으로 하는 병렬 증폭 장치.
  11. 구동 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 구동 증폭기;
    전력 증폭기 각각이 적어도 하나의 입력 단부와 적어도 하나의 출력 단부를 갖는 복수의 전력 증폭기; 및
    상기 복수의 구동 증폭기의 상기 출력 단부 각각과 상기 복수의 전력 증폭기의 상기 입력 단부 각각 간의 공통 정합을 제공하는 공유 트랜스포머
    를 포함하는 것을 특징으로 하는 병렬 증폭 장치.
  12. 제11항에 있어서,
    상기 복수의 구동 증폭기의 구동 증폭기 각각은 하나의 양극 출력 단부와 하나의 음극 출력 단부를 갖고,
    상기 복수의 전력 증폭기의 전력 증폭기 각각은 하나의 양극 입력 단부와 하나의 음극 입력 단부를 가지며,
    상기 공유 트랜스포머는 일차 권선과, 상기 일차 권선과 유도 결합된 이차 권선을 갖고,
    상기 일차 권선은 제1 단부와 제2 단부를 갖고, 상기 이차 권선은 제3 단부와 제4 단부를 가지며,
    상기 일차 권선의 상기 제1 단부는 상기 구동 증폭기 각각의 양극 출력 단부에 연결되고, 상기 일차 권선의 상기 제2 단부는 상기 구동 증폭기 각각의 음극 출력 단부에 연결되며, 상기 이차 권선의 제3 단부는 상기 전력 증폭기 각각의 양극 입력 단부에 연결되고, 상기 이차 권선의 제4 단부는 상기 전력 증폭기 각각의 음극 입력 단부에 연결되는 것을 특징으로 하는 병렬 증폭 장치.
  13. 제11항에 있어서,
    상기 복수의 전력 증폭기 각각의 출력 단부로부터 입력되는 전력을 결합하여 출력하는 전력 결합기를 더 포함하는 것을 특징으로 하는 병렬 증폭 장치.
  14. 제13항에 있어서,
    상기 전력 결합기는 출력 정합 네트워크인 것을 특징으로 하는 병렬 증폭 장치.
  15. 제13항에 있어서,
    상기 복수의 전력 증폭기의 전력 증폭기 각각은 차동 출력을 제공하고,
    상기 출력 정합 네트워크는 상기 복수의 전력 증폭기의 전력 증폭기 각각의 차동 출력을 결합하여 싱글 출력 신호로 출력하는 발룬을 포함하는 것을 특징으로 하는 병렬 증폭 장치.
  16. 제11항에 있어서,
    상기 복수의 구동 증폭기는 적어도 제1 구동 증폭기와 제2 구동 증폭기를 포함하고,
    상기 제1 구동 증폭기는 제1 차동 출력 단부와 제2 차동 출력 단부를 갖고,
    상기 제2 구동 증폭기는 제3 차동 출력 단부와 제4 차동 출력 단부를 가지며,
    상기 복수의 전력 증폭기는 적어도 제1 전력 증폭기와 제2 전력 증폭기를 포함하고,
    상기 제1 전력 증폭기는 제1 차동 입력 단부와 제2 차동 입력 단부를 갖고,
    상기 제2 전력 증폭기는 제3 차동 입력 단부와 제4 차동 입력 단부를 가지며,
    상기 제1 차동 출력 단부는 상기 제1 차동 입력 단부와 연결되고, 상기 제2 차동 출력 단부는 상기 제2 차동 입력 단부와 연결되며, 상기 제3 차동 출력 단부는 상기 제3 차동 입력 단부와 연결되고, 상기 제4 차동 출력 단부는 상기 제4 차동 입력 단부와 연결되는 것을 특징으로 하는 병렬 증폭 장치.
  17. 제16항에 있어서,
    상기 공유 트랜스포머는 일차 권선과, 상기 일차 권선과 유도 결합되는 이차 권선을 갖고,
    상기 일차 권선은 제1 단부와 제2 단부를 갖고, 상기 이차 권선은 제3 단부와 제4 단부를 가지며,
    상기 일차 권선의 상기 제1 단부는 상기 제1 차동 출력 단부 및 상기 제3 차동 출력 단부에 연결되고,
    상기 일차 권선의 상기 제2 단부는 상기 제2 차동 출력 단부 및 상기 제4 차동 출력 단부에 연결되며,
    상기 이차 권선의 상기 제3 단부는 상기 제1 차동 입력 단부 및 상기 제3 차동 입력 단부에 연결되고,
    상기 이차 권선의 상기 제4 단부는 상기 제2 차동 입력 단부 및 상기 제4 차동 입력 단부에 연결되는 것을 특징으로 하는 병렬 증폭 장치.
  18. 제11항에 있어서,
    상기 공유 트랜스포머는 상기 전력 증폭기의 입력 캐패시턴스와 구동 주파수로 공진하도록 구성되는 것을 특징으로 하는 병렬 증폭 장치.
  19. 제11항에 있어서,
    상기 전력 증폭기 각각은 차동 동작을 위해 배열된 적어도 제1 캐스케이드 트랜지스터 스테이지와 제2 캐스케이드 트랜지스터 스테이지를 갖는 CMOS 전력 증폭기인 것을 특징으로 하는 병렬 증폭 장치.
  20. 제19항에 있어서,
    상기 제1 캐스케이드 트랜지스터 스테이지는 제1 트랜지스터와 제2 트랜지스터를 포함하고,
    상기 제2 캐스케이드 트랜지스터 스테이즈는 제3 트랜지스터와 제4 트랜지스터를 포함하며,
    상기 제1 트랜지스터와 상기 제3 트랜지스터의 각 게이트는 각각 차동 입력을 입력받고,
    상기 제2 트랜지스터와 상기 제4 트랜지스터의 각 드레인은 각각 차동 출력을 제공하는 것을 특징으로 하는 병렬 증폭 장치.
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