KR101691119B1 - 집적 회로 상에 형성되는 대칭형 인덕터를 포함하는 증폭기 - Google Patents

집적 회로 상에 형성되는 대칭형 인덕터를 포함하는 증폭기 Download PDF

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유진호
강인성
이창현
손민오
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김종필
김지훈
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숭실대학교산학협력단
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Abstract

본 발명은 집적 회로 상에 형성되는 대칭형 인덕터를 포함하는 증폭기에 관한 것이다. 본 발명에 따르면, 대칭형 인덕터를 포함하는 증폭기에 있어서, 구동 증폭단과 전력 증폭단 사이에 나란히 형성되는 차동 신호선인 제1 및 제2 신호선 중 상기 제1 신호선의 외측에 배치되며, 금속선으로 형성되고, 제1 단이 상기 제1 신호선에 연결되는 제1 인덕터, 및 상기 제2 신호선의 외측에 배치되며, 금속선으로 형성되고, 제1 단이 상기 제2 신호선에 연결되어 상기 차동 신호선을 기준으로 상기 제1 인덕터와 상기 대칭형 인덕터를 형성하는 제2 인덕터를 포함하며, 상기 제1 인덕터의 제2 단과 상기 제2 인덕터의 제2 단이 연결되어 있는 증폭기를 제공한다.
상기 대칭형 인덕터를 포함하는 증폭기에 따르면, 차동 신호선에 대해 인덕터를 대칭적으로 배치하여 차동 신호 간의 대칭성을 확보함에 따라 성능 열화를 최소화하고 전체 회로의 전력 이득을 향상시키며, 차동 신호선의 길이를 짧게 형성할 수 있기 때문에 금속선의 기생 저항 성분을 최소화하고 그로 인한 전력 손실 문제를 최소화할 수 있는 이점이 있다.

Description

집적 회로 상에 형성되는 대칭형 인덕터를 포함하는 증폭기{Amplifier comprising symmetric inductor formed on integrated circuit}
본 발명은 집적 회로 상에 형성되는 대칭형 인덕터를 포함하는 증폭기에 관한 것으로서, 보다 상세하게는 차동 구조로 동작하는 증폭기의 대칭성을 확보하여 전체 회로의 전력 이득을 향상시킬 수 있는 대칭형 인덕터를 포함하는 증폭기에 관한 것이다.
일반적으로 집적 회로 상에 형성되는 증폭기는 주로 차동 구조가 사용된다. 도 1은 일반적인 CMOS 공정으로 형성되는 증폭기 집적 회로의 블록을 나타낸 도면이다. 도 1을 참조하면, 차동 구조의 증폭기는 입력 발룬(Input Balun), 구동 증폭단(Drive Stage), 전력 증폭단(Power Stage), 그리고 출력 발룬(Output Balun)을 포함한다.
입력 발룬(Input Balun)은 단일 신호(RFIN)를 입력받아 차동 신호로 변환한다. 구동 증폭단(Drive Stage)은 차동 신호를 선 증폭하여 전력 증폭단(Power Stage)이 동작할 수 있는 파워를 만들고, 전력 증폭단(Power Stage)은 구동 증폭단(Drive Stage)으로부터 수신한 신호를 더욱 큰 파워로 만들어 낸다. 출력 발룬(Output Balun)은 전력 증폭단(Power Stage)으로부터 수신한 차동 신호를 결합하여 다시 단일 신호(RFOUT)로 변환한다.
이와 같은 차동 구조의 증폭기는 차동 신호 간에 180°의 위상 차이를 유지하면서 동일한 전압 및 전류의 크기를 가지는 것이 중요하다. 만일, 위상 및 크기에 차이가 발생하면 전체 증폭단의 이득 감소 등과 같은 성능 열화 문제가 발생한다.
차동 증폭기 이외에도 단일 구조(Single-Ended)로 형성되는 대부분의 고주파 증폭기는 입력, 출력 및 중간 단(Interstage)에서의 임피던스 정합이 필수적이다. 임피던스 정합은 입력되는 신호를 반사 없이 전달하기 위한 것으로, 주로 인덕터 소자 또는 캐패시터 소자를 직렬 또는 병렬 조합하여 형성한다.
도 2는 집적회로 상에 형성되는 인덕터의 대칭적 배치 기법을 나타낸 도면이다. 이러한 도 2는 일반적인 다단 증폭기에서 각 증폭단 사이에 위치하는 중간 임피던스 정합부(Interstage Matching Network)를 간략히 도시한 것이다. 도 2에 도시된 구동단 트랜지스터(1), 전력단 트랜지스터(2), 출력 발룬(3), 그리고 션트 인덕터(4)를 포함한 각 구성 요소는 집적 회로 배치 시의 대략적 크기 비율을 유지하여 도시한 것이다.
출력 발룬(3)은 변압기 형태로서 전체 회로에서 가장 큰 크기를 형성한다. 정합 회로의 경우 도 2와 같이 션트 인덕터(4)(도 2의 나선형 인덕터)를 통한 구조가 흔히 사용된다. 특히 고주파 증폭기의 경우, 구동 증폭단의 부하를 저항이 아닌 인덕터로 형성하므로 고주파 증폭기의 구동 증폭단에 인덕터의 사용은 필수적이다.
인덕터의 대칭적 배치 기법을 사용한 도 2의 경우, 구동 증폭단(Driver Stage)에서 출력된 두 차동 신호선은 션트 인덕터(4)의 두 단자에 각각 연결된다. 또한, 두 차동 신호선은 인덕터(4)의 주변을 우회하는 두 피드 라인(5)을 통하여 파워 증폭단(Power Stage)의 입력단과도 연결된다. 집적 회로 상에서 인덕터는 캐패시터, 저항, 트랜지스터에 비해 면적이 크기 때문에, 피드 라인(5)은 인덕터(4)를 우회하는 형태의 긴 길이로 형성된다.
이러한 도 2의 경우 인덕터(4)가 대칭적으로 형성되므로 위상은 정반대이고 크기가 동일한 차동 신호가 형성되는 장점이 있는 반면, 구동 증폭단(Driver Stage)의 출력이 인덕터(4)를 우회하여 전력 증폭단(Power Stage)의 입력으로 연결되므로 피드 라인(5)이 길어지면서 기생 저항 성분이 급격히 증가하는 문제가 발생한다.
도 3은 도 2에 대응하는 등가 회로를 나타낸 도면이다. 도 3은 설명의 편의상 차동 구조 대신 단일 구조(Single-Ended) 형태로 도시한 것이다. 도 2의 확대 부분 및 도 3을 참조하면, 서로 인접한 인덕터(4)와 피드 라인(5) 금속선 간에 전류가 반대로 형성되면서 원치않는 자기적 결합 및 전기적 결합이 발생하는 것을 알 수 있다. 여기서, 두 금속선(4,5) 간을 최대한 이격시키면 전자기적 결합을 줄일 수는 있으나, 피드 라인(5)의 길이가 더욱 연장되어 기생 저항 성분이 더욱 증가하는 문제가 발생한다.
도 4는 집적회로 상에 형성되는 인덕터의 비대칭적 배치 기법을 나타낸 도면이다. 이러한 도 4의 구조는 구동 증폭단(Driver Stage)의 출력부와 전력 증폭단(Power Stage)의 입력부를 연결하는 차동 신호선의 길이가 최소화되어 기생 저항 성분에 의한 신호의 전력 손실을 최소화한다. 다만, 인덕터(4)가 두 차동 신호선 중 어느 하나의 차동 신호선 옆에 배치되므로 도 2와 달리 비대칭 구조를 가진다.
이러한 도 4와 같은 비대칭 배치 기법의 경우, 인덕터(4)의 두 단자(6a,6b) 중 하나(6b)는 두 차동 신호선 중 하나와 교차되어야 하는데, 교차 부분에서 단락이 발생하지 않도록 비아(Via)를 통해 다른 금속층과 연결되는 구조를 가진다. 여기서, 두 차동 신호선 중 비아와 연결되는 차동 신호선에는 비아에 의한 저항 성분이 추가되므로, 교차 지점에서 추가적인 기생 캐패시턴스 성분이 발생하게 된다.
도 5는 도 4에 대응하는 등가 회로를 나타낸 도면으로서, 기생 성분들을 보다 개념적으로 표현한 것이다. 이상적인 경우 두 차동 신호선이 서로 완벽한 대칭 구조로 형성되어야 하지만, 도 5의 경우 원치않는 기생 저항 성분 및 기생 캐패시턴스 성분들로 인하여 두 차동 신호선의 대칭성이 확보되지 못한다. 따라서 차동 신호는 서로 완벽한 반대 위상이 되지 못하고, 신호 크기 또한 서로 달리 형성되어, 전체 증폭단의 이득 등과 같은 주요 성능 지표가 열화될 수 있다. 이러한 열화 문제는 증폭단의 동작 주파수가 증가할수록 더욱 심하게 발생한다.
본 발명의 배경이 되는 기술은 한국등록특허 제1520282호(2015.05.15 공고)에 개시되어 있다.
본 발명은, 차동 구조로 동작하는 증폭기의 대칭성을 확보하여 전체 회로의 전력 이득을 향상시킬 수 있는 대칭형 인덕터를 포함하는 증폭기를 제공하는데 목적이 있다.
본 발명은, 대칭형 인덕터를 포함하는 증폭기에 있어서, 구동 증폭단과 전력 증폭단 사이에 나란히 형성되는 차동 신호선인 제1 및 제2 신호선 중 상기 제1 신호선의 외측에 배치되며, 금속선으로 형성되고, 제1 단이 상기 제1 신호선에 연결되는 제1 인덕터, 및 상기 제2 신호선의 외측에 배치되며, 금속선으로 형성되고, 제1 단이 상기 제2 신호선에 연결되어 상기 차동 신호선을 기준으로 상기 제1 인덕터와 상기 대칭형 인덕터를 형성하는 제2 인덕터를 포함하며, 상기 제1 인덕터의 제2 단과 상기 제2 인덕터의 제2 단이 연결되어 있는 증폭기를 제공한다.
여기서, 상기 제1 인덕터 및 상기 제2 인덕터는 상기 구동 증폭단에 구비될 수 있다.
또한, 상기 증폭기는, 상기 제1 인덕터의 제2 단과 상기 제2 인덕터의 제2 단 사이를 연결하는 연결선을 더 포함하고, 상기 연결선은, 상기 차동 신호선과 이격된 형태로 상기 차동 신호선과 교차하도록 상기 차동 신호선과 다른 층에 형성되어 있을 수 있다.
또한, 상기 연결선은, 제1 단이 상기 제1 인덕터의 제2 단과 제1 비아를 통해 연결되고, 제2 단이 상기 제2 인덕터의 제2 단과 제2 비아를 통해 연결될 수 있다.
또한, 상기 연결선의 중앙부에 가상 접지 노드가 형성되며, 상기 가상 접지 노드에 직류 전압을 인가하는 직류 전원을 더 포함할 수 있다.
또한, 상기 제1 신호선과 상기 제2 신호선은 동일한 형상을 가지고 동일한 길이와 굵기로 형성되며, 상기 제1 인덕터와 상기 제2 인덕터는 동일한 형상을 가지고 동일한 길이와 굵기로 형성될 수 있다.
또한, 상기 증폭기는, 상기 대칭형 인덕터의 후방 부분에 대응하는 상기 제1 및 제2 신호선 상에 각각 형성되어, 상기 구동 증폭단과 상기 전력 증폭단 간에 직류 전압의 유입을 차단하는 제1 및 제2 캐패시터를 더 포함할 수 있다.
또한, 상기 증폭기는, 상기 전력 증폭단에 구비되고, 상기 전력 증폭단의 전단부에 대응하는 상기 제1 및 제2 신호선에 각각 연결되는 제3 및 제4 인덕터로 구성되며 상기 전력 증폭단의 입력 정합을 수행하는 입력 정합부를 더 포함하며, 상기 제3 및 제4 인덕터는 상기 제1 및 제2 인덕터와 동일한 구조로 형성되어 있을 수 있다.
본 발명에 따른 대칭형 인덕터를 포함하는 증폭기에 따르면, 차동 구조로 동작하는 증폭기의 차동 신호선에 대해 인덕터를 대칭적으로 배치하여 차동 신호 간의 대칭성을 확보함에 따라 성능 열화를 최소화하고 전체 회로의 전력 이득을 향상시키는 이점이 있다.
또한, 본 발명은 구동 증폭단과 전력 증폭단을 연결하는 차동 신호선의 길이를 짧게 형성할 수 있기 때문에 금속선의 기생 저항 성분을 최소화하고 그로 인한 전력 손실 문제를 최소화할 수 있다.
도 1은 일반적인 CMOS 공정으로 형성되는 증폭기 집적 회로의 블록을 나타낸 도면이다.
도 2는 집적회로 상에 형성되는 인덕터의 대칭적 배치 기법을 나타낸 도면이다.
도 3은 도 2에 대응하는 등가 회로를 나타낸 도면이다.
도 4는 집적회로 상에 형성되는 인덕터의 비대칭적 배치 기법을 나타낸 도면이다.
도 5는 도 4에 대응하는 등가 회로를 나타낸 도면이다.
도 6은 본 발명의 제1 실시예에 따른 대칭형 인덕터를 포함하는 증폭기의 구성을 나타낸 도면이다.
도 7은 도 6에 대응하는 등가 회로를 나타낸 도면이다.
도 8은 본 발명의 제2 실시예에 따른 대칭형 인덕터를 포함하는 증폭기의 구성을 나타낸 도면이다.
도 9는 본 발명의 실시예에 따른 대칭형 인덕터를 포함하는 증폭기의 등가 회로를 나타낸 도면이다.
도 10은 본 발명의 실시예에 따른 대칭형 인덕터를 사용한 증폭기의 성능을 기존과 비교한 도면이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 발명은 집적 회로 상에 형성되는 대칭형 인덕터를 포함하는 증폭기에 관한 것으로서, 차동 신호의 대칭성을 확보하는 동시에 차동 신호선에 의한 기생 저항 성분을 최소화함에 따라 집적 회로 상에 형성되는 증폭기의 성능 열화를 최소화할 수 있는 증폭기를 제공한다.
도 6은 본 발명의 제1 실시예에 따른 대칭형 인덕터를 포함하는 증폭기의 구성을 나타낸 도면이다. 도 6을 참조하면, 증폭기(100)는 크게 구동 증폭단(Driver Stage)과 전력 증폭단(Power Stage)으로 구성된다.
구동 증폭단(Driver Stage) 내의 구동단 트랜지스터(110)는 차동 입력 신호(Differential Input)를 선 증폭하여 전력 증폭단(Power Stage)이 동작할 수 있는 파워를 만들어 낸다. 전력 증폭단(Power Stage) 내의 전력단 트랜지스터(120)는 구동단 트랜지스터(110)에서 출력된 차동 신호를 더욱 큰 파워로 증폭하고, 출력 발룬(130)은 전력단 트랜지스터(120)에서 출력된 차동 신호를 결합하여 다시 단일 신호(RFOUT)로 변환한다. 이와 같은 증폭기의 구성과 기능은 기 공지된 것에 해당한다.
본 발명의 제1 실시예에 따른 증폭기(100)는 구동 증폭단(Driver Stage) 내에 대칭형 인덕터를 포함하는 구조를 가진다. 대칭형 인덕터는 집적 회로 상에 금속선으로 형성되는 제1 및 제2 인덕터(141,142)를 포함한다. 제1 및 제2 인덕터(141,142)는 구동 증폭단(Driver Stage)의 부하 임피던스를 형성한다.
여기서, 차동 신호선을 기준으로 인덕터(141,142)의 완벽한 대칭성이 확보되도록, 제1 인덕터(141)와 제2 인덕터(142)는 서로 동일한 형상을 가지고 서로 동일한 길이와 굵기의 크기로 형성된다. 물론, 차동 신호선을 형성하는 제1 신호선(10)과 제2 신호선(20) 또한 상호 동일한 형상을 가지고 동일한 길이와 굵기의 크기로 형성된다.
제1 인덕터(141)는 구동 증폭단(Driver Stage)과 전력 증폭단(Power Stage) 사이에 나란히 형성되는 차동 신호선인 제1 및 제2 신호선(10,20) 중 제1 신호선(10)의 외측에 배치되며, 제1 단이 제1 신호선(10)에 연결되어 있다.
제2 인덕터(142)는 제2 신호선(20)의 외측에 배치되며 제1 단이 제2 신호선(20)에 연결되어, 차동 신호선(10,20)을 기준으로 제1 인덕터(10)와 대칭형 인덕터를 형성한다. 이러한 제2 인덕터(142)의 제2 단은 제1 인덕터(141)의 제2 단과 서로 연결된 구조를 가진다.
즉, 각각의 인덕터(141,142)는 두 단자 중 제1 단이 차동 신호선에 연결되고 나머지 제2 단이 다른 인덕터의 제2 단과 연결되는 구조를 가진다. 여기서, 인덕턴스의 관점에서 볼 때, 두 인덕터(141,142)의 인덕턴스 값은 구동 증폭단이 필요로 하는 인덕턴스 값의 절반을 가지도록 구성하면 된다. 예를 들어, 두 인덕터(141,142)의 인덕턴스 값의 합은 도 4에 도시된 단일 인덕터의 인덕턴스 값과 동일할 수 있다.
이와 같은 본 발명의 실시예는 비대칭적 기법을 사용한 도 4와 비교하여 볼 때 인덕터가 두 개로 분리되고 차동 신호에 대해 두 인덕터가 대칭적 구조를 가진다. 따라서, 본 발명의 실시예에서 차동 신호는 도 4의 경우와는 달리 서로 완벽한 반대 위상과 동일한 신호 크기를 형성할 수 있어 성능 전체 증폭단의 이득을 향상시킨다.
또한, 본 발명의 실시예는, 구동 증폭단(Driver Stage)과 전력 증폭단(Power Stage)을 연결하는 차동 신호선의 길이를 도 4의 경우와 같이 최소한으로 형성할 수 있어, 신호선의 길이에 의한 기생 저항 성분 및 그에 따른 전력 손실 문제를 최소화할 수 있다.
도 7은 도 6에 대응하는 등가 회로를 나타낸 도면이다. 도 6 및 도 7을 참조하면, 두 인덕터(141,142)의 제2 단이 서로 연결되는 부위에서는 금속선 간이 서로 교차하는 지점이 발생하게 된다. 본 발명의 실시예는 교차 지점에서 금속선 간의 단락을 방지하도록 두 인덕터(141,142)의 제2 단 사이를 연결하는 연결선(151)을 포함한다.
연결선(151)은 차동 신호선(10,20)과 이격된 형태로 차동 신호선과 교차하도록 차동 신호선과 다른 층에 형성된다. 여기서, 금속선 간이 교차하는 지점에서는 비아(Via)가 필수적이므로, 연결선(151)의 제1 단과 제1 인덕터(141)의 제2 단 사이, 그리고 연결선(151)의 제2 단과 제2 인덕터(142)의 제2 단 사이는 각각 비아(Via)를 통하여 연결된다.
본 발명의 실시예는, 도 6 및 도 7과 같이, 교차 지점에서 금속 선로 간의 커플링(Coupling)에 의한 기생 캐패시턴스가 일부 발생하긴 하지만, 기존의 도 4의 경우와는 달리 두 기생 성분들이 차동 신호선에 대해 서로 대칭적이며 서로 동일한 양으로 발생하기 때문에 전체 회로의 차동 동작을 방해하는 요소로 작용하지는 않는다.
결론적으로, 본 발명의 실시예에 따른 인덕터 배치 기법은 차동 신호의 대칭성이 확보되는 기존의 대칭적 기법과, 차동 신호선의 길이를 최소화하여 기생 저항 성분을 줄이는 비대칭적 비법의 장점을 모두 포함할 뿐만 아니라, 두 기법에서 발생하는 문제점을 동시에 해결할 수 있는 이점이 있다.
도 6에서 두 개의 신호선(10,20)은 서로 차동 구조로 동작하므로, 두 개의 인덕터(141,152)가 서로 연결되는 연결선(151)의 중앙부에는 가상 접지 노드가 형성된다. 이러한 가상 접지 노드는 직류 전압이 인가되는 노드로 활용될 수 있다. 여기서, 직류 전압을 인가하기 위한 직류 전원(미도시)(ex, 구동 증폭단(Driver Stage)의 전원 공급부)이 가상 접지 노드에 연결될 수 있다.
그리고 대칭형 인덕터의 후방 부분에 대응하는 제1 및 제2 신호선(10,2O) 상에는 제1 및 제2 캐패시터(C1,C2)가 각각 형성되어 있다. 제1 및 제2 캐패시터(C1,C2)는 구동 증폭단(Driver Stage)과 전력 증폭단(Power Stage) 간에 서로 직류 전압이 유입되지 않도록 차단하는 역할을 한다.
이하에서는 본 발명의 제2 실시예에 따른 증폭기를 설명한다. 도 8은 본 발명의 제2 실시예에 따른 대칭형 인덕터를 포함하는 증폭기의 구성을 나타낸 도면이다. 도 8에서 도 6과 동일한 부호는 동일한 구성요소를 나타낸다.
이러한 제2 실시예는 상술한 제1 실시예에 따른 대칭형 인덕터의 구성이 전력 증폭단(Power Stage) 내에서 입력 정합부의 형태로 구현된 경우이다. 입력 정합부는 전력 증폭단(Power Stage)에 구비되어 전력 증폭단(Power Stage)의 입력 정합을 수행한다.
구체적으로, 입력 정합부는 전력 증폭단(Power Stage)의 전단부에 대응하는 제1 및 제2 신호선(10,20)에 각각 연결되는 제3 및 제4 인덕터(161,162)를 포함하여 구성된다. 이러한 제3 및 제4 인덕터(161,162)는 앞서 제1 실시예에 따른 제1 및 제2 인덕터(141,142)와 동일한 구조로 형성되어 있는 것을 알 수 있다.
즉, 제3 인덕터(161)의 제1 단은 제1 신호선(10)에 연결되고, 제4 인덕터(162)의 제1 단은 제2 신호선(20)에 연결되며, 두 인덕터(161,162)의 제2 단 간은 연결선(171)에 의해 연결되어 있다.
전력 증폭단에 입력 정합 회로를 구성하는 이유는 다음과 같다. 일반적으로 전력 증폭단(Power Stage)은 높은 전력을 발생하므로, 전력 증폭단(Power Stage)의 입력부를 형성하는 트랜지스터(120)의 입력 캐패시턴스는 매우 크게 형성된다. 이와 같은 입력 캐패시턴스를 상쇄시키기 위하여 전력 증폭단의 전단에는 션트 인덕터가 사용된다. 여기서, 션트 인덕터를 본 발명에 의한 대칭형 인덕터로 형성한다면 차동 신호의 대칭성을 확보할 수 있다.
여기에 추가적으로, 두 인덕터(161,162) 사이의 연결선(171)에 형성되는 가상 접지 노드 부분을 통해서는 전력 증폭단(Power Stage)의 MOSFET 또는 BJT에 대한 Gate 또는 Base 바이어스 전압이 인가될 수 있다.
또한, 도 8에 도시되어 있지는 않으나, 구동 증폭단 내에는 본 발명의 제1 실시예에 따른 대칭형 인덕터가 추가적으로 구성될 수도 있다. 이와 관련해서는 이하의 도 9의 도면을 참조로 설명한다.
도 9는 본 발명의 실시예에 따른 대칭형 인덕터를 포함하는 증폭기의 등가 회로를 나타낸 도면이다. 구동 증폭단(Driver Stage)과 전력 증폭단(Power Stage)에는 두 트랜지스터로 구성된 차동 구조의 증폭기가 각각 도시되어 있다.
도 9의 (a)는 구동 증폭단(Driver Stage) 내의 구동단 트랜지스터의 출력 부분에 본 발명의 제1 실시예에 따른 대칭형 인덕터(A)가 적용된 도면이다. 도 9의 (b)는 도 9의 (a)에 도시된 전력 증폭단(Power Stage)의 입력 정합부(M.N) 부분을 본 발명의 제2 실시예에 따른 대칭형 인덕터(B)로 대체한 모습을 나타낸 도면이다. 이와 같이, 구동 증폭단과 전력 증폭단 각각에 대해 대칭형 인덕터의 구성이 개별적으로 포함될 수도 있다.
도 10은 본 발명의 실시예에 따른 대칭형 인덕터를 사용한 증폭기의 성능을 기존과 비교한 도면이다. 이러한 도 8은 도 2 및 도 4에 도시한 종래 기술과 도 6에서 도시한 본 발명에 의한 인덕터 배치 기법을 EM(Electromagnetic) 시뮬레이션하여 전력 손실을 확인한 결과이다.
도 10에서 Loss 값이 0에 가까울수록 전력 손실이 적은 것을 나타낸다. 그 결과, 전체 주파수에 대하여, 종래의 도 2에 따른 인덕터 배치 기법의 경우 가장 전력 손실이 크고 본 발명의 도 6에 따른 인덕터 배치 기법의 경우 전력 손실이 가장 적은 것으로 평가되었다. 이러한 본 발명에 따르면, 차동 구조로 동작하는 집적 회로 상에 인덕터를 배치함에 있어, 하나의 인덕터를 서로 대칭적인 두 개의 인덕터로 나누어 형성함으로써 차동 신호 간의 대칭성을 확보하여 전체 회로의 성능 열화를 최소화할 수 있다.
이러한 본 발명에 따른 대칭형 인덕터를 포함하는 증폭기는 전력 증폭기(Power Amplifier), 저잡음 증폭기(Low Noise Amplifier)에 적용 가능할 뿐만 아니라 증폭기 영역 내에서는 모두 적용 가능하다.
이상과 같은 본 발명에 따른 대칭형 인덕터를 포함하는 증폭기에 따르면, 차동 구조로 동작하는 증폭기의 차동 신호선에 대해 인덕터를 대칭적으로 배치하여 차동 신호 간의 대칭성을 확보함에 따라 성능 열화를 최소화하고 전체 회로의 전력 이득을 향상시킨다.
또한, 본 발명에 따르면, 구동 증폭단과 전력 증폭단을 연결하는 차동 신호선의 길이를 짧게 형성할 수 있기 때문에 금속선의 기생 저항 성분을 최소화하고 그로 인한 전력 손실 문제를 최소화할 수 있는 이점이 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 제1 신호선 20: 제2 신호선
100: 증폭기 110: 구동단 트랜지스터
120: 전력단 트랜지스터 130: 출력 발룬
141: 제1 인덕터 142: 제2 인덕터
151: 연결선 161: 제3 인덕터
162: 제4 인덕터

Claims (8)

  1. 대칭형 인덕터를 포함하는 증폭기에 있어서,
    구동 증폭단과 전력 증폭단 사이에 나란히 형성되는 차동 신호선인 제1 및 제2 신호선 중 상기 제1 신호선의 외측에 배치되며, 금속선으로 형성되고, 제1 단이 상기 제1 신호선에 연결되는 제1 인덕터;
    상기 제2 신호선의 외측에 배치되며, 금속선으로 형성되고, 제1 단이 상기 제2 신호선에 연결되어 상기 차동 신호선을 기준으로 상기 제1 인덕터와 상기 대칭형 인덕터를 형성하는 제2 인덕터; 및
    상기 제1 인덕터의 제2 단과 상기 제2 인덕터의 제2 단 사이를 연결하는 연결선을 포함하고,
    상기 연결선은,
    상기 차동 신호선과 이격된 형태로 상기 차동 신호선과 교차하도록 상기 차동 신호선과 다른 층에 형성되어 있고, 제1 단이 상기 제1 인덕터의 제2 단과 제1 비아를 통해 연결되고, 제2 단이 상기 제2 인덕터의 제2 단과 제2 비아를 통해 연결되는 증폭기.
  2. 청구항 1에 있어서,
    상기 제1 인덕터 및 상기 제2 인덕터는 상기 구동 증폭단에 구비되는 증폭기.
  3. 삭제
  4. 삭제
  5. 청구항 1에 있어서,
    상기 연결선의 중앙부에 가상 접지 노드가 형성되며,
    상기 가상 접지 노드에 직류 전압을 인가하는 직류 전원을 더 포함하는 증폭기.
  6. 청구항 1에 있어서,
    상기 제1 신호선과 상기 제2 신호선은 동일한 형상을 가지고 동일한 길이와 굵기로 형성되며,
    상기 제1 인덕터와 상기 제2 인덕터는 동일한 형상을 가지고 동일한 길이와 굵기로 형성되는 증폭기.
  7. 청구항 1에 있어서,
    상기 대칭형 인덕터의 후방 부분에 대응하는 상기 제1 및 제2 신호선 상에 각각 형성되어, 상기 구동 증폭단과 상기 전력 증폭단 간에 직류 전압의 유입을 차단하는 제1 및 제2 캐패시터를 더 포함하는 증폭기.
  8. 청구항 1항, 2항, 5항, 6항 및 7항 중, 어느 한 항에 있어서,
    상기 전력 증폭단에 구비되고, 상기 전력 증폭단의 전단부에 대응하는 상기 제1 및 제2 신호선에 각각 연결되는 제3 및 제4 인덕터로 구성되며 상기 전력 증폭단의 입력 정합을 수행하는 입력 정합부를 더 포함하며,
    상기 제3 및 제4 인덕터는 상기 제1 및 제2 인덕터와 동일한 구조로 형성되어 있는 증폭기.
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