CN102195575A - 功率放大器系统 - Google Patents

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CN102195575A CN2011100252850A CN201110025285A CN102195575A CN 102195575 A CN102195575 A CN 102195575A CN 2011100252850 A CN2011100252850 A CN 2011100252850A CN 201110025285 A CN201110025285 A CN 201110025285A CN 102195575 A CN102195575 A CN 102195575A
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Abstract

一种功率放大器系统。所述功率放大器系统可包括多个驱动器放大器和多个功率放大器，其中，每个驱动器放大器和功率放大器包括至少一个各自的输入端口和至少一个各自的输出端口。所述功率放大器系统还包括共享的电感装置，所述共享的电感装置提供所述多个驱动器放大器的各自输出端口与所述多个功率放大器的各自输入端口之间的共同级间匹配。共享的电感装置可以是共享的电感器或共享的变压器。

Description

功率放大器系统
技术领域
本发明实施例总体涉及功率放大器，更具体地讲，涉及在并行放大系统中共享电感器级间匹配(inductor interstage matching)的系统和方法
背景技术
集成电路的实现大小可显著影响制造成本。集成电路的关键设计块中的一个是电感器，由于电感器的平坦外形，电感器常常被看作是占据空间的部件。因此，为了减小集成电路的整个大小，应最小化包括在集成电路中的电感器的数量。
图1示出大的功率放大器101的实施。具体地，使用多个功率放大器102、103、104实现了所述大的功率放大器，在所述多个功率放大器102、103、104中的各个输入直接相互连接，各个输出直接相互连接。功率放大器102、103、104的输入的相互连接导致在输入处存在大的寄生元件105、106、109、110、113和114，从而导致功率放大器102、103、104的不均匀的驱动。相似的，在功率放大器102、103、104的输出处也存在寄生元件107、108、111、112、115、116。
已利用并联放大功率放大器来试图克服针对图1描述的一个或多个缺陷。在用CMOS技术设计并联放大的功率放大器中，由于每个COMS装置的电容输入特性，所以每个功率放大路径需要在对应的驱动器与功率级之间进行电感级间匹配。因此，电感级间匹配部件的数量随着并联放大路径数量的增加而相似地增加。具有大量的级间匹配电感器占据大的面积，从而增加实现成本。
作为示例，图2A示出传统功率放大器系统，所述功率放大器系统包括多个功率放大器207、208、209和输出匹配网络210。用于高增益的共射-共基放大(cacode amplication)需要驱动器放大器201、202、203，驱动器放大器201、202、203的各个输出需要与功率放大器207、208、209各个的输入匹配。在CMOS设计中，由于CMOS装置的电容本质，一般通过电感部件来执行匹配。这些电感部件可以是电感器204、205和206。清楚的是，在集成电路实现中，使用用于匹配的多个电感器204、205、206可占据显著面积。
图2B示出与图2A的功率放大器系统相似的另一传统的功率放大器系统。具体地讲，存在多个功率放大器驱动器放大器211、212、213和对应数量的功率放大器217、218、219。相似地，存在输出匹配网络220。然而，驱动器放大器211、212、213的各个输出与功率放大器217、218、219的各个输入之间的匹配基于各个变压器214、215、216。清楚的是，在集成电路的实现中，使用用于匹配的多个变压器214、215、216可占据显著位置，
因此，在产业中需要在并联放大系统中共享电感器级间匹配。
发明内容
根据本发明示例实施例，提供了一种功率放大器系统。所述功率放大器系统可包括：多个驱动器放大器，每个驱动器放大器包括至少一个各自的输入端口和至少一个各自的输出端口；多个功率放大器，每个功率放大器包括至少一个各自的输入端口和至少一个各自的输出端口。所述功率放大器系统还可包括共享的电感器，所述共享的电感器提供所述多个驱动器放大器的各自的输出端口与所述多个功率放大器的各自的输入端口之间的共同级间匹配。
根据本发明另一示例实施例，提供了一种功率放大器系统。所述功率放大器系统可包括：多个驱动器放大器，每个驱动器放大器包括至少一个各自的输入端口和至少一个各自的输出端口；多个功率放大器，每个功率放大器包括至少一个各自的输入端口和至少一个各自的输出端口。所述功率放大器系统还可包括共享的变压器，所述共享的变压器提供所述多个驱动器放大器的各自的输出端口与所述多个功率放大器的各自的输入端口之间的共同级间匹配。
附图说明
用通用术语描述了本发明，将参照附图对本发明进行描述，所述附图不是必须按比例绘制，其中：
图1示出传统的大的功率放大器的实现；
图2A示出使用用于级间匹配的电感器的传统的并联功率放大系统的框图；
图2B示出使用用于级间匹配的变压器的传统的并联功率放大系统的框图；
图3示出根据本发明示例实施例的用于以CMOS技术实现的功率放大器的示例输入阻抗的；
图4示出根据本发明示例实施例的共享的电感器用于多个并联放大路径的级间匹配的示例放大器系统；
图5示出根据本发明示例实施例的共享的变压器用于多个并联放大路径的级间匹配的示例放大器系统。
具体实施方式
以下将参照附图更全面地描述本发明的示例实施例，附图中，示出了一些实施例，而不是全部实施例。因此，可以以各种不同形式实现这些发明，这些发明不应理解为局限于在此阐述的实施例；而是，提供这些实施例，从而该公开将满足适用的法律要求。贯穿全文，相同的标号表示相同元件。
图3示出根据本发明示例实施例的以CMOS技术实现的功率放大器级的示例输入阻抗。清楚的是，虽然图3示出单个功率级，但是根据本发明示例实施例，这是用于并联放大的以并联操作的多个n功率级中的代表性一个。
如图3所示，存在具有差分输入和输出端口的CMOS功率放大器302(例如，PAn)。通过添加电感匹配元件301来匹配功率放大器302的输入电容。可以以级联(cascade)配置构建CMOS功率放大器302，所述级联配置堆叠两个或更多个晶体管(例如，堆叠的晶体管304、306或305、307)以消除对每个晶体管的电压应力。更具体地，在图3中，第一级联级包括堆叠的晶体管304、306，第二级联级包括堆叠的晶体管305、307。从而晶体管306的漏极可连接到晶体管304的源极，而晶体管307的漏极可连接到晶体管305的源极。
此外，可以以(例如，晶体管306、307提供的)差分配置构建CMOS功率放大器302以消除基底跳跃(substrate bouncing)，CMOS基底的未定义的地可在地308引起所述基底跳跃。根据该差分配置，通过晶体管306、307的各自栅极提供差分输入端口。相似的，晶体管306、307的各个源极连接到地308。晶体管304、305的栅极相互连接。晶体管304、305的漏极可为CMOS功率放大器提供差分输出端口。
根据本发明示例实施例，通常由电容元件来控制晶体管306、307的输入电容，从而通过添加电感元件303来匹配所述输入电感，因此导致在操作频率处的谐振。在谐振频率处，输入阻抗(Rin)可表示为具有品质因素Qin＝2×π×f×Ln/Rn的电阻器309(Rn)，电感器310(Ln)和电容器311(Cn)的简单形式，其中，Rn是电阻器309的固有电阻。因此，输入阻抗(Rin)可比表示为(Rin)＝Rn×(1+Qin 2)。
当功率驱动器302在其输入被驱动时，需要的总电抗(LA)如下：当L1＝L2＝...＝Ln时，LA＝L1+L2+...+Ln＝n×Ln，其中，n表示如在此进一步详细描述的共享级间匹配的并联功率级的数量。每个电感器310与每个功率级具有如下操作频率的谐振：f0＝1/2(2×π×(Cn×Ln)1/2)。
清楚的是，图3所示的一个或更多个晶体管可以是MOSFET。然而，在不脱离本发明示例实施例的情况下，可相似地使用其它FET。
图4示出根据本发明示例实施例的共享的电感器404用于多个并联放大路径的级间匹配的示例功率放大器。如图4所示，对于并行放大，各个驱动器放大器401、402、403的各自差分输出端口连接到各个功率放大器405、406、407的各自差分输入端口。更具体地讲，驱动器放大器401的第一正输出端口通过电子路径420连接到功率放大器405的第一正输入端口，驱动器放大器401的第二负输出端口通过电子路径421连接到功率放大器405的第二负输入端口。相似地，驱动器放大器402的第一正输出端口通过电子路径430连接到功率放大器406的第一正输入端口，驱动器放大器402的第二负输出端口通过电子路径431连接到功率放大器406的第二负输入端口。相似地，驱动器放大器403的第一正输出端口通过电子路径440连接到功率放大器407的第一正输入端口，驱动器放大器403的第二负输出端口通过电子路径441连接到功率放大器407的第二负输入端口。
然而，代替对每个驱动器放大器和功率放大器配对使用单独的匹配电感器，可将共享的电感器404用在差分端口之间，从而将所有正端口连接在一起，将所有负端口连接在一起，并将驱动器放大器401、402、403与功率放大器405、406、407之间的端口的数量减少为用于共享的电感器404的连接的两个端口。更具体地讲，电感器404的第一末端或端口404a可共同地连接到电子路径420、430、440提供的各个正端口。相似地，电感器的第二末端或端口404b可共同地连接到电子路径421、431、441各个负端口。可由输出匹配网络408或其它功率组合器对各个差分输出所提供的功率放大器405、406、407的并联放大进行组合，以产生单端系统输出。清楚的是，根据本发明示例实施例，除了执行阻抗匹配，输出匹配网络408还可包括用于将平衡的差分输出转换为不平衡单端输出的平衡不平衡转换器(balun)。清楚的是，虽然电感器404示出为单个电感器，根据本发明示例实施例，电感器404可包括实质上任意两个端口电感装置。因此，在不脱离本发明示例实施例的情况下，两个端口电感装置可包括串联和/或并联的多个电感器。还清楚的是，根据示例实施例，使用CMOS技术，可将驱动器放大器401、402、403和功率放大器405、406、407与共享的电感器404一同实现在单个集成电路中。相似地，在不脱离本示例实施例的情况下，输出匹配网络还可被实现为单个集成电路的部分。
图5示出根据本发明示例实施例的将共享的变压器512用于多个并联放大路径的级间匹配。驱动器放大器409、410、411和功率放大器413、414、415与对图4的描述的驱动放大器和功率放大器相似。然而，在图5中，使用共享的变压器512来代替共享的电感器404。共享的变压器512可包括电感耦合到二次绕组的一次绕组。一次绕组可具有第一端口512a和第二端口512b。相似地，二次绕组可具有第一端口512c和第二端口512d。
在图5中，驱动器放大器409、410、411的正输出端口可通过各自的电子连接510、520、530连接到一次绕组的第一末端或端口512a。相似地，驱动器放大器409、410、411的负输出端口可通过各自的电子连接511、521、531连接到一次绕组的第二末端或端口512b。另一方面，二次绕组的第一末端或端口512c可连接到功率放大器413、414、415的正输入端口。相似地，二次绕组的第二末端或端口512d可连接到功率放大器413、414、415的负输入端口。
如果如在图4或图5将功率放大器PA1-n 405、406、407的输入端口组合，则可将输入电容乘以并联放大的数量n，即，Cin＝n×Cn，这个电感仅为将被匹配的电容。可将操作频率重新定义为f0＝1/(2×π×(Cn×Ln)1/2)＝1/(2×π×(Cin/n×LB×n)1/2)＝1/(2×π×(Cin×LB)1/2)。为了保持相同操作频率，需要的电感可减少为LB＝Ln/n，可仅使用一个电感元件。因此，用于提出的设计的总电感可以是LB＝Ln/n＝LA/n2，级间电感器的大小显著地减小。
相似地，如图5所示，可将共享的变压器512用于驱动器放大器409、410、411与功率放大器413、414、415之间的并联。例如，还可将图2B中用于级间匹配的变压器214、215、216进行组合，以提供图5所示的共享的变压器512。由于可通过用于匹配的变压器114、115、116的二次绕组来实现用于功率放大器413、414、415的需要的电感，所以如果电感被组合一起，则以与提供给共享的电感器404的方式相同的方式，可减小级间匹配变压器512的大小。即使大小减小，但由于相互连接没有引起不期望的电感或电子寄生元件，所以功率级的驱动没有受到大的影响。
清楚的是，虽然图4和图5明确地仅示出三个并联放大路径，但是在不脱离本发明示例实施例的情况下，其它实施例可具有更少或更多并联放大路径。
本发明所属的技术领域的技术人员将想到在此阐述的本发明的更多修改和其它实施例，所述更多修改和其它实施例具有上述描述和相关附图中提供的启示的效果。因此，理解的是，本发明不限于公开的特定实施例，所述修改和其它实施例试图包括在权利要求的范围内。虽然在此采用的特定术语，所述术语仅用于通用和描述，不用于限制。

Claims (20)

1.一种功率放大器系统，所述功率放大器系统包括：
多个驱动器放大器，其中，每个驱动器放大器包括至少一个各自的输入端口和至少一个各自的输出端口；
多个功率放大器，其中，每个功率放大器包括至少一个各自的输入端口和至少一个各自的输出端口；
共享的电感器，提供所述多个驱动器放大器的各自的输出端口与所述多个功率放大器的各自的输入端口之间的共同级间匹配。
2.如权利要求1所述的系统，其中，
每个驱动器放大器包括各自的正输出端口和各自的负输出端口，其中，每个功率放大器包括各自的正输入端口和各自的负输入端口；以及
其中，共享的电感器包括第一端口和第二端口，其中，共享的电感器的第一端口连接到所述多个驱动器放大器的正输出端口和所述多个功率放大器的正输入端口，其中，共享的电感器的第二端口连接到所述多个驱动器放大器的负输出端口和所述多个功率放大器的负输入端口。
3.如权利要求1所述的系统，还包括：
功率组合器，从所述多个功率放大器的各自的输出端口接收输入，并产生组合的输出。
4.如权利要求3所述的系统，其中，功率组合器是输出匹配网络。
5.如权利要求3所述的系统，其中，每个功率放大器提供各自的差分输出，其中，输出匹配网络包括平衡不平衡转换器，所述平衡不平衡转换器用于将来自所述多个功率放大器中的每一个的各个差分输出组合为单端输出信号作为组合的输出。
6.如权利要求1所述的系统，
其中，所述多个驱动器放大器至少包括第一驱动器放大器和第二驱动器放大器，其中，第一驱动器放大器包括第一差分输出端口和第二差分输出端口，第二驱动器放大器包括第三差分输出端口和第四差分输出端口；
其中，所述多个功率放大器至少包括第一功率放大器和第二功率放大器，其中，第一功率放大器包括第一差分输入端口和第二差分输入端口，第二驱动器放大器包括第三差分输入端口和第四差分输入端口；以及
其中，第一差分输出端口连接到第一差分输入端口，第二差分输出端口连接到第二差分输入端口，第三差分输出端口连接到第三差分输入端口，第四差分输出端口连接到第四差分输入端口。
7.如权利要求6所述的系统，其中，共享的电感器包括第一末端和第二末端，其中，共享的电感器的第一末端连接到第一差分输入端口、第一差分输出端口、第三差分输入端口和第三差分输出端口，其中，共享的电感器的第二末端连接到第二差分输出端口、第二差分输入端口、第四差分输出端口和第四差分输入端口。
8.如权利要求1所述的系统，其中，共享的电感器被配置为，使用与功率放大器相关联的输入电容进行操作，以在操作频率产生谐振。
9.如权利要求1所述的系统，其中，每个功率放大器是CMOS功率放大器，所述CMOS功率放大器至少包括配置为进行差分操作的第一级联晶体管级和第二级联晶体管级。
10.如权利要求9所述的系统，其中，第一级联晶体管级包括第一晶体管和第二晶体管，其中，第二级联晶体管级包括第三晶体管和第四晶体管，其中，第一晶体管和第三晶体管的各自栅极接收各自差分输入，其中，第二晶体管和第四晶体管的各自漏极提供各自差分输出。
11.一种功率放大器系统，所述功率放大器系统包括：
多个驱动器放大器，其中，每个驱动器放大器包括至少一个输入端口和至少一个输出端口；
多个功率放大器，其中，每个功率放大器包括至少一个输入端口和至少一个输出端口；
共享的变压器，提供所述多个驱动器放大器的各自的输出端口与所述多个功率放大器的各自的输入端口之间的共同级间匹配。
12.如权利要求11所述的系统，
每个驱动器放大器包括各自的正输出端口和各自的负输出端口，其中，每个功率放大器包括各自的正输入端口和各自的负输入端口；以及
其中，共享的变压器包括电感耦合到二次绕组的一次绕组，一次绕组包括第一端口和第二端口，二次绕组包括第三端口和第四端口；
其中，一次绕组的第一端口连接到所述多个驱动器放大器的正输出端口，其中，一次绕组的第二端口连接到所述多个驱动器放大器的负输出端口，其中，二次绕组的第三端口连接到所述多个功率放大器的正输入端口，其中，二次绕组的第四端口连接到所述多个功率放大器的负输入端口。
13.如权利要求11所述的系统，还包括：
功率组合器，从所述多个功率放大器的各个输出端口接收输入并产生组合的输出。
14.如权利要求13所述的系统，其中，功率组合器是输出匹配网络。
15.如权利要求14所述的系统，其中，每个功率放大器提供各个差分输出，其中，输出匹配网络包括平衡不平衡转换器，所述平衡不平衡转换器用于将来自所述多个功率放大器中的每一个的各个差分输出组合为单端输出信号作为组合的输出。
16.如权利要求11所述的系统，
其中，所述多个驱动器放大器至少包括第一驱动器放大器和第二驱动器放大器，其中，第一驱动器放大器包括第一差分输出端口和第二差分输出端口，第二驱动器放大器包括第三差分输出端口第四差分输出端口；
其中，所述多个功率放大器至少包括第一功率放大器和第二功率放大器，其中，第一功率放大器包括第一差分输入端口和第二差分输入端口，第二驱动器放大器包括第三差分输入端口和第四差分输入端口；以及
其中，第一差分输出端口连接到第一差分输输入端口，第二差分输出端口连接到第二差分输入端口，第三差分输出端口连接到第三差分输入端口，第四差分输出端口连接到第四差分输入端口。
17.如权利要求16所述的系统，其中，共享的变压器包括电感耦合到二次绕组的一次绕组，一次绕组包括第一末端和第二末端，二次绕组包括第三末端和第四末端，其中，一次绕组的第一末端连接到第一差分输出端口和第三差分输出端口，其中，一次绕组的第二末端连接到第二差分输出末端和第四差分输出端口，其中，二次绕组的第三末端连接到第一差分输入端口和第三差分输入端口，其中，二次绕组的第四末端连接到第二差分输入端口和第四差分输入端口。
18.如权利要求11所述的系统，其中，共享的变压器配置为，使用与功率放大器相关联的输入电容进行操作，以在操作频率产生谐振。
19.如权利要求11所述的系统，其中，每个功率放大器是CMOS功率放大器，所述CMOS功率放大器至少包括配置为进行差分操作的第一级联晶体管级和第二级联晶体管级。
20.如权利要求19所述的系统，其中，第一级联晶体管级包括第一晶体管和第二晶体管，其中，第二级联晶体管级包括第三晶体管和第四晶体管，其中，第一晶体管和第三晶体管的各自栅极接收各自差分输入，其中，第二晶体管和第四晶体管的各自漏极提供各自差分输出。
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PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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