KR20110094202A - 매립형 메모리 셀, 매립형 메모리 셀 제조 방법 및 매립형 ｄｒａｍ 셀 제조 방법 - Google Patents

매립형 메모리 셀, 매립형 메모리 셀 제조 방법 및 매립형 ｄｒａｍ 셀 제조 방법 Download PDF

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Abstract

매립형 메모리 셀은 반도체 기판(110), 반도체 기판 내에 적어도 부분적으로 매립된 소스/드레인 영역(121)을 갖는 트랜지스터(120) 및 반도체 기판 내에 적어도 부분적으로 매립된 커패시터(130)를 포함한다. 커패시터는 제 1 전기 절연 재료(133)에 의해 서로로부터 전기적으로 절연된 제 1 전극(131) 및 제 2 전극(132)을 포함한다. 제 1 전극은 반도체 기판에 전기적으로 접속되고, 제 2 전극은 트랜지스터의 소스/드레인 영역에 전기적으로 접속된다.

Description

매립형 메모리 셀, 매립형 메모리 셀 제조 방법 및 매립형 ＤＲＡＭ 셀 제조 방법{EMBEDDED MEMORY CELL AND METHOD OF MANUFACTURING SAME}
본 발명의 개시된 실시예는 일반적으로 메모리 셀에 관한 것으로서, 더 구체적으로는 매립형 메모리 아키텍처에 관한 것이다.
컴퓨터 메모리 아키텍처의 유효성은 얼마나 신속하게 메모리 내에 저장된 데이터가 액세스될 수 있는지에 적어도 어느 정도 의존한다. 따라서, 프로세싱 칩과 오프-칩 메모리 셀 사이의 제한된 통신 대역폭에 기인하는 증가하는 메모리 지연 시간(latency)은 매립형 동적 임의 접근 메모리 또는 EDRAM과 같은 온-칩 메모리 아키텍처의 개발을 유도하고 있다. EDRAM의 일 형태에서, 메모리 소자는 단일 트랜지스터 및 단일 커패시터로 구성되고, 따라서 종종 1T-1C 메모리 셀이라 칭한다.
1T-1C 하이브리드 메모리 셀 접근법은 액세스 트랜지스터 옆의 반도체 기판 내에 커패시터 소자를 매립하는 것을 수반하고, 커패시터 플레이트 중 하나는 트랜지스터의 N+ 소스/드레인 영역과 접촉한다. 현존하는 1T-1C EDRAM 셀은 액세스 트랜지스터의 N+ 소스/드레인 영역과 접촉하기 위해 커패시터의 하부 전극을 사용하고, 반면 상부 전극은 기판의 상부로부터 내려간 비아/트렌치에 의해 접촉된다.
도 1은 본 발명의 실시예에 따른 매립형 메모리 셀의 단면도.
도 2는 본 발명의 실시예에 따른 매립형 메모리 셀을 제조하는 방법을 도시하는 흐름도.
도 3은 본 발명의 실시예에 따른 매립형 DRAM 셀을 제조하는 방법을 도시하는 흐름도.
도 4는 본 발명의 다른 실시예에 따른 매립형 메모리 셀의 단면도.
개시된 실시예는 첨부된 도면과 함께 아래의 상세한 설명으로부터 보다 잘 이해될 것이다.
도시의 간단화 및 명료화를 위해, 도면은 일반적인 구성의 방식을 도시하고 있고, 공지의 특징 및 기술의 설명 및 상세는 본 발명의 설명된 실시예의 설명을 불필요하게 불명료하게 하는 것을 회피하기 위해 생략될 수 있다. 추가로, 도면의 요소는 반드시 실제 축적대로 도시된 것은 아니다. 예를 들어, 도면의 요소의 일부의 치수는 본 발명의 실시예의 이해를 향상시키는 것을 돕기 위해 다른 요소에 대해 과장될 수 있다. 상이한 도면의 동일한 도면 부호는 동일한 요소를 나타내고, 유사한 도면 부호가 유사한 요소를 나타낼 수 있지만, 이는 필수적인 것은 아니다.
상세한 설명 및 청구범위에서 용어 "제 1", "제 2", "제 3", "제 4" 등은 존재하는 경우 유사한 요소들 사이를 구별하기 위해 사용된 것으로서 반드시 특정 순차적 또는 연대적 순서를 서술하기 위해 사용되는 것은 아니다. 이와 같이 사용된 용어는 적절한 상황 하에서 상호 교환 가능하여, 본 명세서에 설명된 본 발명의 실시예가 예를 들어 본 명세서에 예시되거나 다른 방식으로 설명된 것들 이외의 순서로 동작 가능하게 된다는 것이 이해되어야 한다. 유사하게, 방법이 일련의 단계를 포함하는 것으로서 본 명세서에 설명되면, 본 명세서에 제시된 바와 같은 이러한 단계의 순서는 반드시 단지 이러한 단계가 수행될 수 있는 순서는 아닐 수 있고, 특정의 언급된 단계는 가능하게는 생략될 수 있고 그리고/또는 본 명세서에 설명되어 있지 않은 특정의 다른 단계가 가능하게는 방법에 추가될 수 있다. 더욱이, 용어 "포함하는", "구비하는", "갖는" 및 이들의 임의의 변형은 비배제적인 포함을 커버하는 것으로 의도되어, 요소의 리스트를 포함하는 프로세스, 방법, 물품 또는 장치가 반드시 이들 요소에 한정되는 것은 아니게 되고, 명시적으로 열거되지 않은 또는 이러한 프로세스, 방법, 물품 또는 장치에 고유한 다른 요소를 포함할 수 있다.
상세한 설명 및 청구범위에서 용어 "좌측", "우측", "전방", "후방", "상부", "하부", "위에", "아래에" 등은 존재하는 경우 설명을 위해 사용되고 반드시 영구적인 상대 위치를 설명하기 위해 사용되는 것은 아니다. 이와 같이 사용된 용어는 적절한 상황 하에서 상호 교환 가능하여, 본 명세서에 설명된 본 발명의 실시예가 예를 들어 본 명세서에 예시되거나 다른 방식으로 설명된 것들 이외의 배향으로 동작 가능하게 된다는 것이 이해되어야 한다. 본 명세서에 사용될 때, 용어 "결합된"은 전기적 또는 비전기적 방식으로 직접적으로 또는 간접적으로 접속되는 것으로서 정의된다. 본 명세서에 서로 "인접한" 것으로서 설명되는 물체는 구문이 사용되는 문맥에 적절한 바와 같이, 서로 물리적으로 접촉하고, 서로 밀접하게 근접하고, 또는 서로 동일한 일반적인 영역 또는 구역에 있을 수 있다. 본 명세서에서 구문 "일 실시예에서"의 출현은 반드시 모두 동일한 실시예를 칭하는 것은 아니다.
본 발명의 일 실시예에서, 매립형 메모리 셀(embedded memory cell)은 반도체 기판, 반도체 기판 내에 적어도 부분적으로 매립된 소스/드레인 영역을 갖는 트랜지스터 및 반도체 기판 내에 적어도 부분적으로 매립된 커패시터를 포함한다. 커패시터는 제 1 전기 절연 재료에 의해 서로 전기적으로 절연된 제 1 전극 및 제 2 전극을 포함한다. 제 1 전극은 반도체 기판에 전기적으로 접속되고, 제 2 전극은 트랜지스터의 소스/드레인 영역에 전기적으로 접속된다.
전술된 바와 같이, 현존하는 1T-1C EDRAM 셀 커패시터를 위한 통상적인 아키텍처는 기판의 상부로부터 내려간 비아 또는 트렌치와 상부 커패시터 전극을 접촉시키는 것이다. 이 아키텍처는 접촉 구조체를 수용하기 위해 더 큰 1T-1C 셀 영역을 필요로 하고 또한 부분적으로 로컬 상호 접속 밀도를 증가시킴으로써 로컬 상호 접속 체계/프로세스를 복잡하게 한다. 이 아키텍처로부터 발생하는 다른 문제점은 커패시터 플레이트(전극)와 반도체 사이의 높은 접촉 저항에 기인하는 감소된 셀 성능이다.
이하에 상세히 설명되는 바와 같이, 본 발명의 실시예는 진정하게 "매립된" 커패시터를 가능하게 하여, 이에 의해 1T-1C 하이브리드 기술의 스케일 가능성(scalability)을 향상시킨다. 예로서, (트랜지스터 접촉 네트워크 또는 게이트 접촉 네트워크를 경유하는) 어떠한 다른 외부 접촉도 커패시터에 이루어질 필요가 없다. 이는 기판의 상부로부터 접촉 비아/트렌치(커패시터를 위한)에 대한 필요성을 배제하고, 따라서 상호 접속 레이아웃을 간단화한다. 더욱이, 이하에 또한 상세히 설명되는 바와 같이, 본 발명의 실시예는 예를 들어 커패시터에 대한 접촉 저항을 감소시킴으로써 향상된 메모리 셀 성능을 가능하게 한다. 예로서, 이는 반도체 도핑에 정합하는 적절한 금속(즉, PWELL 대 N+ 소스/드레인을 위한 상이한 금속)의 선택을 통해 성취될 수 있다.
이제, 도면을 참조하면, 도 1은 본 발명의 실시예에 따른 매립형 메모리 셀(100)의 단면도이다. 예로서, 매립형 메모리 셀(100)은 EDRAM 셀일 수 있다. 도 1에 도시된 바와 같이, 매립형 메모리 셀(100)은 반도체 기판(110), 반도체 기판(110)의 본체 영역(111) 내에 적어도 부분적으로 매립된 소스/드레인 영역(121)(예시된 실시예에서 융기부를 포함함)을 갖는 트랜지스터(120)(종종 액세스 트랜지스터라 칭함) 및 반도체 기판(110) 내에 적어도 부분적으로 매립된 커패시터(130)를 포함한다. 커패시터(130)는 트렌치(105) 내에 위치되고, 전기 절연 재료(133)에 의해 서로로부터 전기적으로 절연된 전극(131) 및 전극(132)을 포함한다. 트랜지스터(120)는 게이트 영역(122) 및 소스/드레인 접점(123)을 더 포함한다. 매립형 메모리 셀(100)은 게이트 영역(122)에 인접한 산화물층(140) 및 측벽 스페이서(150)를 더 포함한다.
일 실시예에서, 전기 절연 재료(133)는 고-k 유전 재료일 수 있다. 게이트 유전체로서 과거에 널리 사용되어 왔던 이산화실리콘(SiO2)은 대략 3.9의 유전 상수(κ)(종종 "k"라 기재됨)를 갖는다. 이 명세서에서 고-k 재료의 참조는 SiO2의 유전 상수보다 상당히 큰 유전 상수를 갖는 재료를 의미한다. 실제로, 이러한 재료는 통상적으로 대략 8 내지 10 또는 그 이상의 유전 상수를 갖는다(이보다 낮은 유전 상수를 갖는 재료가 고-k 재료로서 여전히 자격 부여될 수 있음). 유사하게, 본 명세서에서 "저-k" 재료의 참조는 SiO2의 것에 비해 낮은 유전 상수를 갖는 재료, 예를 들어 대략 3.5 미만의 유전 상수를 갖는 재료를 의미한다.
도시된 바와 같이, 전극(131)은 반도체 기판(110)의 본체 영역(111)에 전기적으로 접속되고, 전극(132)은 트랜지스터(120)의 소스/드레인 영역에 전기적으로 접속된다. 전술된 바와 같이, 이 아키텍처는 커패시터로의 상부 접점에 대한 필요성이 배제되기 때문에, 밀도 이득을 제공하고 현존하는 EDRAM 아키텍처보다 더 스케일 가능하다. 일 실시예에서, 본체 영역(111)은 p-형 도핑을 갖는데, 즉 트랜지스터(120) 및 커패시터(130)가 PWELL에 안착되고, 소스/드레인 영역(121)이 n-형 도핑을 갖는 것을 의미한다.
설명된 바와 같이, 도 1에 도시된 실시예에서, 커패시터(130)의 하부 및 상부 전극[즉, 전극(131, 132)]의 모두는 반도체 기판(110)과 접촉한다. 금속 반도체 접점은 통상적으로 비저항성이고, 계면 저항이 쇼트키 배리어 높이(Schottky Barrier Height: SBH)에 의해 정량화된다. 따라서, SBH를 감소시키는 것은 특히 스케일링에 의해 디바이스 성능의 향상에 있어 해결의 열쇠이다. SBH는 또한 반도체 내의 도핑의 성질 및 범위에 강하게 의존하고, n-형 도핑은 반도체 전도대를 갖는 낮은 SBH를 필요로 하고, 반면 p-형 도핑은 반도체 가전자대(valence band)를 갖는 낮은 SBH를 필요로 한다. 일 실시예에서, 소스/드레인 영역(121)(농후하게 n-형) 및 본체 영역(111)(p-형)은 반대로 도핑되기 때문에, 전극(131, 132)은 관련 n SPH 또는 p SBH를 최소화하기 위해 상이한 종류의 금속을 포함할 수 있다.
따라서, 일 실시예에서 큰 일함수를 갖는 금속이 전극(131)에 대해 사용될 것이다. 큰 일함수 금속은 반도체 가전자대를 갖는 낮은 SBH를 갖는다. 예로서, 전극(131)은 플래티늄, 팔라듐, 이리듐, 오스뮴 또는 다른 귀금속, 또는 더 일반적으로 대략 5 전자 볼트(eV) 이상인 일함수를 갖는 금속을 포함할 수 있다. 상기에 지명하여 열거된 금속 중에서, 이리듐은 실리콘 가전자대(0.17 eV)에 대해 최저 SBH를 갖고, 따라서 전극(131)의 금속에 대해 특히 양호하게 적합될 수 있지만, SBH 이외의 다른 팩터가 마찬가지로 판정에 영향을 미칠 수 있다는 것이 이해되어야 한다.
동일한 또는 다른 실시예에서, 작은 일함수를 갖는 금속이 전극(132)으로 사용될 것이다. 작은 일함수는 반도체 전도대를 갖는 낮은 SBH를 갖는다. 예로서, 전극(132)은 에르븀, 이테르븀, 가돌리늄, 이트륨 또는 다른 희토류 원소, 또는 더 일반적으로 대략 3.2 eV 이하인 일함수를 갖는 금속을 포함할 수 있다. 상기에 지명하여 열거된 금속 중에서, 이테르븀이 실리콘 전도대(0.27 eV)에 대해 최저 SBH를 갖고, 따라서 전극(132)의 금속에 대해 특히 양호하게 적합될 수 있지만, 전극(131)의 경우에서와 같이, SBH 이외의 다른 팩터가 또한 재료의 선택에 영향을 미칠 수 있다는 것이 이해되어야 한다.
종종, 낮은 접촉 저항, 더 열적으로 안정하고 더 청결한 금속 반도체 접점이 반응 생성물(예를 들어, 실리콘 기판에 대해 실리사이드, 게르마늄 기판에 대해 게르마나이드, 실리콘-게르마늄 기판에 대해 게르마노-실리사이드 등)을 생성하는 금속과 반도체 사이의 화학 반응을 발생시킴으로써 얻어진다. 따라서, 특정 실시예에서, 화학 반응 생성 열 어닐링은 이하에 더 설명되는 바와 같이 각각의 전극(131, 132)의 증착 후에 수행될 수 있다. 따라서, 특정 실시예에서, 커패시터(130)는 반도체 기판(110)과 전극(131) 및 전극(132) 중 적어도 하나 사이의 반응 생성물(미도시)을 더 포함한다.
몇몇 실시예에서, 커패시터(130)는 반도체 기판(110)과 전극(131)의 부분 사이에 위치된 제 2 전기 절연 재료를 더 포함한다. 예로서, 이러한 절연체는 전극(131)으로부터 소스/드레인 영역(121)으로의 전하 누설을 방지하기 위해 사용될 수 있다. 도 1에 도시된 실시예에서, 전기 절연 재료(134)는 트렌치(105)의 측벽의 부분을 따라 위치된다. 예측될 수 있는 바와 같이, 전기 절연 재료(134)는 트렌치(105)의 저부에 위치되지 않고, 따라서 전술되어 있는 전극(131)과 반도체 기판(110) 사이의 전기 접속을 허용한다는 것을 주목하라. 예로서, 전기 절연 재료(134)는 실리콘 니트라이드(SiN) 또는 다른 저-k 재료 등을 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 매립형 메모리 셀을 제조하는 방법(200)을 도시하는 흐름도이다. 예로서, 방법(200)은 도 1에 도시된 매립형 메모리 셀(100)과 유사한 메모리 셀의 형성을 초래할 수 있다.
방법(200)의 단계 210은 반도체 기판을 제공하기 위한 것이다. 예로서, 반도체 기판은 도 1에 도시된 반도체 기판(110)과 유사할 수 있다.
방법(200)의 단계 220은 반도체 기판 내에 적어도 부분적으로 매립된 소스/드레인 영역을 갖는 트랜지스터를 형성하기 위한 것이다. 예로서, 트랜지스터는 도 1에 도시된 트랜지스터(120)와 유사할 수 있다. 따라서, 소스/드레인 영역은 도 1에 또한 도시된 소스/드레인 영역(121)과 유사할 수 있다.
방법(200)의 단계 230은 반도체 기판 내에 적어도 부분적으로 매립되고 반도체 기판에 전기적으로 접속되는 제 1 전극, 반도체 기판 내에 적어도 부분적으로 매립되고 소스/드레인 영역에 전기적으로 접속되는 제 2 전극 및 제 1 전극과 제 2 전극을 서로로부터 전기적으로 절연하는 제 1 전기 절연 재료를 갖는 커패시터를 형성하기 위한 것이다. 예로서, 커패시터는 도 1에 도시된 커패시터(130)와 유사할 수 있다. 따라서, 제 1 전극, 제 2 전극 및 제 1 전기 절연 재료는 각각 모두 도 1에 도시된 전극(131), 전극(132) 및 전기 절연 재료(133)와 유사할 수 있다.
커패시터(130)가 형성되는 트렌치[예를 들어, 도 1의 트렌치(105)]의 비교적 큰 형상비(aspect ratio)에 기인하여, 그리고 커패시터 트렌치의 모든 표면 상에 계속되는 전극의 요구에 기인하여, 전극에 대해 사용된 증착 프로세스는 원자층 증착(ALD) 또는 화학 기상 증착(CVD)(플라즈마 보강 ALD 및 플라즈마 보강 CVD와 같은 변형예가 또한 사용될 수 있음)과 같은 등각(conformal) 기상 증착 프로세스, 또는 전해 도금 또는 무전해 도금과 같은 등각 용액 기반 증착 기술을 사용하는 프로세스일 가능성이 높을 수 있다. 고도로 등각 물리적 기상 증착(PVD) 프로세스가 또한 사용될 수 있다. 대안적으로, 증착 기술의 조합이 또한 사용될 수 있다. 예를 들어, 전극(132)은 PVD 시드층을 증착하고 이어서 트렌치(105)의 잔여 체적을 충전하기 위한 전해 도금에 의해 형성될 수 있다.
방법(200)의 단계 240은 제 1 전극과 반도체 기판 사이의 쇼트키 배리어 높이를 감소시키기 위한 것이다. 일 실시예에서, 단계 240은 반도체 기판이 p-형 도핑을 가지면 높은 일함수를 갖는 금속을 제 1 전극으로 선택하고, 반도체 기판이 n-형 도핑을 가지면 낮은 일함수를 갖는 금속을 제 1 전극으로 선택하는 것을 포함한다. 전술된 바와 같이, 단계 240은 플래티늄, 팔라듐, 이리듐, 오스뮴, 다른 귀금속 등의 선택을 초래할 수 있다.
방법(200)의 단계 250은 제 2 전극과 소스/드레인 영역 사이의 쇼트키 배리어 높이를 감소시키기 위한 것이다. 일 실시예에서, 단계 250은 소스/드레인 영역이 n-형 도핑을 가지면 낮은 일함수를 갖는 금속을 제 2 전극으로 선택하고, 소스/드레인 영역이 p-형 도핑을 가지면 높은 일함수를 갖는 금속을 제 2 전극으로 선택하는 것을 포함한다. 전술된 바와 같이, 단계 250은 에르븀, 이테르븀, 가돌리늄, 이트륨, 다른 희토류 원소 등의 선택을 초래할 수 있다.
몇몇 실시예에서, 방법(200)은 반도체 기판과 제 1 전극의 부분 사이에 제 2 전기 절연 재료를 형성하는 것을 더 포함한다. 예로서, 제 2 전기 절연 재료는 도 1에 도시된 전기 절연 재료(134)와 유사할 수 있다. 다른 예로서, 제 2 전기 절연 재료는 전극의 형성에 앞서 커패시터의 형성의 부분으로서 형성될 수 있다(단계 230). 이 실시예에서, 건식 에칭 단계 등이 전기 절연 재료의 부분을 에칭 제거하여 제 1 전극이 반도체 기판과 접촉할 수 있게 하는데 사용될 수 있다.
동일한 또는 다른 실시예에서, 방법(200)은 반도체 기판과 제 1 전극 및 제 2 전극 중 적어도 하나 사이에 반응 생성물을 형성하는 것을 더 포함한다. 이는 반도체 기판과 제 1 전극 및 제 2 전극 중 적어도 하나의 열 어닐링을 수행하는 것을 수반할 수 있다. 예로서, 어닐링은 몇분 내지 몇시간의 정도인 매우 짧은 시간 동안 또는 긴 시간 동안 대략 200℃ 내지 대략 700℃의 온도 범위에서 수행(통상적으로 플래시 어닐(flash anneal) 또는 스파이크 어닐(spike anneal)이라 칭함)될 수 있다.
도 3은 본 발명의 실시예에 따른 매립형 DRAM 셀을 제조하는 방법(300)을 도시하는 흐름도이다. 예로서, 방법(300)은 도 1에 도시된 매립형 메모리 셀(100)과 유사한 메모리 셀의 형성을 초래할 수 있다.
방법(300)의 단계 310은 p-형 도핑을 갖는 반도체 기판을 제공하기 위한 것이다. 예로서, 반도체 기판은 도 1에 도시된 반도체 기판(110)과 유사할 수 있다.
방법(300)의 단계 320은 반도체 기판 내에 적어도 부분적으로 매립된 소스/드레인 영역을 갖는 트랜지스터를 형성하기 위한 것이고, 소스/드레인 영역은 n-형 도핑을 갖는다. 예로서, 트랜지스터는 도 1에 도시된 트랜지스터(120)와 유사할 수 있다. 따라서, 소스/드레인 영역은 또한 도 1에 도시된 소스/드레인 영역(121)과 유사할 수 있다.
방법(300)의 단계 330은 반도체 기판 내에 트렌치를 형성하기 위한 것이다. 예로서, 트렌치는 도 1에 도시된 트렌치(105)와 유사할 수 있다. 트렌치는 당 기술 분야에 공지된 바와 같이 트렌치 형성에 적합한 방법 및 기술에 따라 형성될 수 있다.
방법(300)의 단계 340은 높은 일함수 금속이 반도체 기판에 전기적으로 접촉하도록 트렌치 내에 높은 일함수 금속을 증착하기 위한 것이다. 예로서, 높은 일함수 금속은 전술된 바와 같이 커패시터의 하부 전극으로서 사용될 수 있다.
방법(300)의 단계 350은 높은 일함수 금속 위의 트렌치 내에 제 1 전기 절연 재료를 증착하기 위한 것이다. 예로서, 제 1 전기 절연 재료는 도 1에 도시된 전기 절연 재료(133)와 유사할 수 있다.
일 실시예에서, 단계 350은 소스/드레인 영역(121)의 하부 에지 위로 연장하는 도 1에 도시된 것과 같은 절연층의 결과로서 높은 일함수 금속 위에 제 1 전기 절연 재료를 등각 증착하는 것을 포함한다. 이 기술은 증착 단계에 추가하여, 제 1 전기 절연 재료가 도 1에 도시된 위치로 에치백(etch back)하는 에칭 단계를 수반할 수 있다. 대안적으로, 도 1에 도시된 바와 같이 절연층을 초래하는 상이한 형성 기술이 사용될 수 있다. 상이한 실시예에서, 단계 350은 커패시터가 형성되는 트렌치의 상부로 연장하는 등각층을 형성하도록 제 1 전기 절연 재료를 등각 증착하는 것을 포함한다. 이 실시예의 예는 본 발명의 실시예에 따른 매립형 메모리 셀(400)의 단면도인 도 4에 도시된다. (도 4에서, 등각 절연층의 일 측면은 이하에 설명되는 이유로, 트렌치의 상부에 도달하지 않거나 또는 오히려 더 이상 도달하지 않는다.)
도 4에 도시된 바와 같이, 매립형 메모리 셀(400)은 반도체 기판(410), 반도체 기판(410)의 본체 영역(411) 내에 적어도 부분적으로 매립된 소스/드레인 영역(421)(도시된 실시예에서 융기부를 포함함) 및 반도체 기판(410) 내에 적어도 부분적으로 매립된 커패시터(430)를 포함한다. 커패시터(430)는 트렌치(405) 내에 위치되고, 전기 절연 재료(433)에 의해 서로로부터 전기적으로 절연된 전극(431) 및 전극(432)을 포함한다. (선택적) 전기 절연 재료(434)는 트렌치(405)의 하부 부분을 라이닝한다. 트랜지스터(420)는 게이트 영역(422) 및 소스/드레인 접점(423)을 더 포함한다. 매립형 메모리 셀(400)은 게이트 영역(422)에 인접한 산화물층(44) 및 측벽 스페이서(450)를 더 포함한다. 도시된 바와 같이, 전극(431)은 반도체 기판(410)의 본체 영역(411)에 전기적으로 접속되고, 전극(432)은 트랜지스터(420)의 소스/드레인 영역(421)에 전기적으로 접속된다. 예로서, 반도체 기판(410), 트랜지스터(420), 소스/드레인 영역(421), 본체 영역(411), 커패시터(430), 트렌치(405), 전극(431), 전극(432), 전기 절연 재료(433), 전기 절연 재료(434), 게이트 영역(422), 소스/드레인 접점(423), 산화물층(440) 및 측벽 스페이서(450)는 모두 도 1에 도시되어 있는 반도체 기판(110), 트랜지스터(120), 소스/드레인 영역(121), 본체 영역(111), 커패시터(130), 트렌치(105), 전극(131), 전극(132), 전기 절연 재료(133), 전기 절연 재료(134), 게이트 영역(122), 소스/드레인 접점(123), 산화물층(140) 및 측벽 스페이서(150)와 각각 유사할 수 있다.
방법(300)의 단계 360은 낮은 일함수 금속이 높은 일함수 금속으로부터 전기적으로 절연되고 낮은 일함수 금속이 소스/드레인 영역에 전기적으로 접촉하도록 제 1 전기 절연 재료 위의 트렌치 내에 낮은 일함수 금속을 증착하기 위한 것이다. 예로서, 낮은 일함수 금속은 전술된 바와 같이 커패시터의 상부 전극으로서 사용될 수 있다.
도 4를 재차 참조하면, 전극(432)은 도면의 좌측의 소스/드레인 접점(423)에 의해 트랜지스터(120)에 전기적으로 단락된다. 접점 에칭부는 또한 트랜지스터(420)에 인접한 측면에서 전기 절연 재료(433)를 또한 에치백한다는 것을 주목하라. 접점 재료가 증착된 후에, 최종 구조체는 적어도 일 실시예에서, 도 4에 도시된 바와 같이, 일 측면에서 트렌치(405)의 상부에 도달하고 트렌치(405)의 다른 측면에서 소스/드레인 접점(423)의 저부에 도달하는 전기 절연 재료(433)를 갖는다. 전극(432)과 소스/드레인(421) 사이의 접점은 다소 손상될 수 있지만, 이는 접점이 소스/드레인(421)의 확산부를 감쌀 수 있는 사실에 의해 완화될 수 있다. 트렌치의 상부에 전기 절연 재료를 증착하고 점접 에칭부를 에치백하는 것은 낮은 일함수 금속의 증착에 앞서 두꺼운 전기 절연 재료만의 잠재적으로 문제가 있고 그리고/또는 어려운 습식(또는 다른) 에칭을 수행할 필요성을 제거한다.
몇몇 실시예에서, 방법(300)은 높은 일함수 금속의 부분과 반도체 기판 사이의 제 2 전기 절연 재료를 형성하는 것을 더 포함한다. 예로서, 제 2 전기 절연 재료는 도 1에 도시된 전기 절연 재료(134)와 유사할 수 있다. 일 실시예에서, 제 2 전기 절연 재료는 트렌치의 형성 후에(단계 330) 그리고 높은 일함수 금속의 증착 전에(단계 340) 형성될 수 있다. 이 실시예에서, 건식 에칭 단계 등이 커패시터 트렌치의 저부를 개방하는데 사용될 수 있어 높은 일함수 금속(하부 전극)이 PWELL과 접촉하게 될 수 있다.
동일한 또는 다른 실시예에서, 방법(300)은 반도체 기판과 높은 일함수 금속 및 낮은 일함수 금속 중 적어도 하나 사이에 반응 생성물을 형성하는 것을 더 포함한다. 일 실시예에서, 이는 반도체 기판과 높은 일함수 금속 및 낮은 일함수 금속 중 적어도 하나의 열 어닐링을 수행하는 것을 포함한다. 예로서, 어닐링은 대략 200℃ 내지 대략 700℃의 온도 범위에서 수행될 수 있다. 일 실시예에서, 어닐의 지속시간은 대략 60초 미만일 수 있다. 다른 실시예에서, 어닐의 지속시간은 몇분 내지 몇시간의 정도일 수 있다.
본 발명이 특정 실시예를 참조하여 설명되었지만, 다양한 변형이 본 발명의 사상 또는 범주로부터 벗어나지 않고 이루어질 수 있다는 것이 당 기술 분야의 숙련자에 의해 이해될 것이다. 따라서, 본 발명의 실시예의 개시 내용은 본 발명의 범주의 예시인 것으로 의도되고, 한정이 되도록 의도되지는 않는다. 본 발명의 범주는 단지 첨부된 청구범위에 의해 요구되는 범위에 한정되는 것이 아니라는 것이 의도된다. 예를 들어, 본 명세서에 설명된 매립형 메모리 셀 및 관련 구조체 및 방법은 다양한 실시예에서 구현될 수 있고, 특정의 이들 실시예의 상기 설명은 반드시 모든 가능한 실시예의 완전한 설명을 표현하는 것은 아니라는 것이 당 기술 분야의 숙련자에게 즉시 이해될 수 있을 것이다.
추가로, 이득, 다른 장점 및 문제의 해결책은 특정 실시예에 대해 설명되어 있다. 이득, 장점, 문제의 해결책 및 임의의 이득, 장점 또는 문제의 해결책을 발생시킬 수 있는 임의의 요소 또는 요소들이 설명되지만, 임의의 또는 모든 청구범위의 필수적인, 요구되는 또는 본질적인 특징부 또는 요소로서 해석되어서는 안된다.
더욱이, 본 명세서에 개시된 실시예 또는 한정은 실시예 및/또는 한정이 (1) 청구범위에 명시적으로 청구되지 않고, (2) 균등론(doctrine of equivalents) 하에서 청구범위에서 명시적인 요소 및/또는 한정이거나 잠재적으로 이들의 등가물이면 공중에 대한 기부에 의한 제한(doctrine of dedication) 하에서 공중에 기부되지 않는다.
100: 매립형 메모리 셀 105: 트렌치
110: 반도체 기판 111: 본체 영역
120: 트랜지스터 121: 소스/드레인 영역
122: 게이트 영역 123: 소스/드레인 접점
130: 커패시터 131, 132: 전극
133: 전기 절연 재료 140: 산화물층
150: 측벽 스페이서 400: 매립형 메모리 셀
405: 트렌치 410: 반도체 기판
411: 본체 영역 420: 트랜지스터
422: 게이트 영역 423: 소스/드레인 접점
431, 432: 전극 433: 전기 절연 재료
440: 산화물층 450: 측벽 스페이서

Claims (20)

  1. 매립형 메모리 셀(embedded memory cell)로서,
    반도체 기판과,
    상기 반도체 기판 내에 적어도 부분적으로 매립된 소스/드레인 영역을 갖는 트랜지스터와,
    상기 반도체 기판 내에 적어도 부분적으로 매립되고, 제 1 전기 절연 재료에 의해 서로로부터 전기적으로 절연되는 제 1 전극 및 제 2 전극을 포함하는 커패시터를 포함하되,
    상기 제 1 전극은 상기 반도체 기판에 전기적으로 접속되고,
    상기 제 2 전극은 상기 트랜지스터의 소스/드레인 영역에 전기적으로 접속되는
    매립형 메모리 셀.
  2. 제 1 항에 있어서,
    상기 반도체 기판은 p-형 도핑을 갖고, 상기 소스/드레인 영역은 n-형 도핑을 갖는
    매립형 메모리 셀.
  3. 제 2 항에 있어서,
    상기 제 1 전극은 높은 일함수를 갖는 금속을 포함하는
    매립형 메모리 셀.
  4. 제 2 항에 있어서,
    상기 제 2 전극은 낮은 일함수를 갖는 금속을 포함하는
    매립형 메모리 셀.
  5. 제 1 항에 있어서,
    상기 커패시터는 상기 제 1 전극의 부분과 상기 반도체 기판 사이에 위치된 제 2 전기 절연 재료를 더 포함하는
    매립형 메모리 셀.
  6. 제 1 항에 있어서,
    상기 커패시터는 상기 반도체 기판과 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나 사이의 반응 생성물을 더 포함하는
    매립형 메모리 셀.
  7. 제 1 항에 있어서,
    상기 제 1 전기 절연 재료는 고-k(high-k) 유전 재료를 포함하는
    매립형 메모리 셀.
  8. 매립형 메모리 셀을 제조하는 방법으로서,
    반도체 기판을 제공하는 단계와,
    상기 반도체 기판 내에 적어도 부분적으로 매립된 소스/드레인 영역을 갖는 트랜지스터를 형성하는 단계와,
    커패시터를 형성하는 단계를 포함하되,
    상기 커패시터는,
    상기 반도체 기판 내에 적어도 부분적으로 매립되고 상기 반도체 기판에 전기적으로 접속되는 제 1 전극과,
    상기 반도체 기판 내에 적어도 부분적으로 매립되고 상기 소스/드레인 영역에 전기적으로 접속되는 제 2 전극과,
    상기 제 1 전극과 상기 제 2 전극을 서로로부터 전기적으로 절연하는 제 1 전기 절연 재료를 포함하는
    매립형 메모리 셀 제조 방법.
  9. 제 8 항에 있어서,
    상기 제 1 전극과 상기 반도체 기판 사이의 쇼트키 배리어 높이(Schottky barrier height)를 감소시키는 단계를 더 포함하는
    매립형 메모리 셀 제조 방법.
  10. 제 9 항에 있어서,
    상기 제 1 전극과 상기 반도체 기판 사이의 쇼트키 배리어 높이를 감소시키는 단계는,
    상기 반도체 기판이 p-형 도핑을 가지면, 높은 일함수를 갖는 금속을 상기 제 1 전극으로 선택하는 단계와,
    상기 반도체 기판이 n-형 도핑을 가지면, 낮은 일함수를 갖는 금속을 상기 제 1 전극으로 선택하는 단계를 포함하는
    매립형 메모리 셀 제조 방법.
  11. 제 8 항에 있어서,
    상기 제 2 전극과 상기 소스/드레인 영역 사이의 쇼트키 배리어 높이를 감소시키는 단계를 더 포함하는
    매립형 메모리 셀 제조 방법.
  12. 제 11 항에 있어서,
    상기 제 2 전극과 상기 소스/드레인 영역 사이의 쇼트키 배리어 높이를 감소시키는 단계는,
    상기 소스/드레인 영역이 n-형 도핑을 가지면, 낮은 일함수를 갖는 금속을 상기 제 2 전극으로 선택하는 단계와,
    상기 소스/드레인 영역이 p-형 도핑을 가지면, 높은 일함수를 갖는 금속을 상기 제 2 전극으로 선택하는 단계를 포함하는
    매립형 메모리 셀 제조 방법.
  13. 제 8 항에 있어서,
    상기 제 1 전극의 부분과 상기 반도체 기판 사이에 제 2 전기 절연 재료를 형성하는 단계를 더 포함하는
    매립형 메모리 셀 제조 방법.
  14. 제 8 항에 있어서,
    상기 반도체 기판과 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나 사이에 반응 생성물을 형성하는 단계를 더 포함하는
    매립형 메모리 셀 제조 방법.
  15. 제 14 항에 있어서,
    상기 반응 생성물을 형성하는 단계는,
    상기 반도체 기판과 상기 제 1 전극 및 상기 제 2 전극 중 적어도 하나의 열 어닐링을 수행하는 단계를 포함하는
    매립형 메모리 셀 제조 방법.
  16. 매립형 DRAM 셀을 제조하는 방법으로서,
    p-형 도핑을 갖는 반도체 기판을 제공하는 단계와,
    상기 반도체 기판 내에 적어도 부분적으로 매립된 소스/드레인 영역을 갖는 트랜지스터를 형성하는 단계 - 상기 소스/드레인 영역은 n-형 도핑을 가짐 - 와,
    상기 반도체 기판 내에 트렌치를 형성하는 단계와,
    높은 일함수 금속이 상기 반도체 기판에 전기적으로 접촉하도록 상기 트렌치 내에 상기 높은 일함수 금속을 증착하는 단계와,
    상기 높은 일함수 금속 위의 트렌치 내에 제 1 전기 절연 재료를 증착하는 단계와,
    낮은 일함수 금속이 상기 높은 일함수 금속으로부터 전기적으로 절연되고 상기 낮은 일함수 금속이 상기 소스/드레인 영역에 전기적으로 접촉하도록, 상기 제 1 전기 절연 재료 위의 트렌치 내에 낮은 일함수 금속을 증착하는 단계를 포함하는
    매립형 DRAM 셀 제조 방법.
  17. 제 16 항에 있어서,
    상기 반도체 기판과 상기 높은 일함수 금속의 부분 사이에 제 2 전기 절연 재료를 형성하는 단계를 더 포함하는
    매립형 DRAM 셀 제조 방법.
  18. 제 17 항에 있어서,
    상기 반도체 기판과 상기 높은 일함수 금속과 상기 낮은 일함수 금속 중 적어도 하나 사이에 반응 생성물을 형성하는 단계를 더 포함하는
    매립형 DRAM 셀 제조 방법.
  19. 제 18 항에 있어서,
    상기 반응 생성물을 형성하는 단계는, 상기 반도체 기판과 상기 높은 일함수 금속 및 상기 낮은 일함수 금속 중 적어도 하나의 열 어닐링을 수행하는 단계를 포함하는
    매립형 DRAM 셀 제조 방법.
  20. 제 19 항에 있어서,
    상기 열 어닐링을 수행하는 단계는, 대략 60초 미만 동안 대략 200℃ 내지 대략 700℃의 온도에서 상기 반도체 기판과 상기 높은 일함수 금속 및 상기 낮은 일함수 금속 중 적어도 하나를 어닐링하는 단계를 포함하는
    매립형 DRAM 셀 제조 방법.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7999298B2 (en) 2008-12-30 2011-08-16 Intel Corporation Embedded memory cell and method of manufacturing same
US20120235274A1 (en) * 2011-03-14 2012-09-20 Doyle Brian S Semiconductor structure having an integrated double-wall capacitor for embedded dynamic random access memory (edram) and method to form the same
US9034753B2 (en) 2011-06-20 2015-05-19 Globalfoundries Inc. Method of forming conductive contacts on a semiconductor device with embedded memory and the resulting device
US8575670B2 (en) 2011-12-09 2013-11-05 International Business Machines Corporation Embedded dynamic random access memory device formed in an extremely thin semiconductor on insulator (ETSOI) substrate
US20130241007A1 (en) * 2012-03-15 2013-09-19 International Business Machines Corporation Use of band edge gate metals as source drain contacts
CN103021956A (zh) * 2012-12-24 2013-04-03 上海宏力半导体制造有限公司 分栅式快闪存储器的pip电容及制备方法
US9570539B2 (en) * 2015-01-30 2017-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Integration techniques for MIM or MIP capacitors with flash memory and/or high-κ metal gate CMOS technology
US9484251B1 (en) * 2015-10-30 2016-11-01 Lam Research Corporation Contact integration for reduced interface and series contact resistance
US10068981B2 (en) * 2016-03-02 2018-09-04 Lam Research Corporation Rare earth metal surface-activated plasma doping on semiconductor substrates
CN109920760B (zh) * 2017-12-12 2021-01-12 联华电子股份有限公司 半导体装置的形成方法

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4301592A (en) * 1978-05-26 1981-11-24 Hung Chang Lin Method of fabricating semiconductor junction device employing separate metallization
DE3780840T2 (de) * 1986-03-03 1993-03-25 Fujitsu Ltd Einen rillenkondensator enthaltender dynamischer speicher mit wahlfreiem zugriff.
JP3378414B2 (ja) * 1994-09-14 2003-02-17 株式会社東芝 半導体装置
JPH08204191A (ja) * 1995-01-20 1996-08-09 Sony Corp 電界効果トランジスタ及びその製造方法
KR0165398B1 (ko) * 1995-05-26 1998-12-15 윤종용 버티칼 트랜지스터의 제조방법
US6066869A (en) * 1997-10-06 2000-05-23 Micron Technology, Inc. Circuit and method for a folded bit line memory cell with vertical transistor and trench capacitor
US6459123B1 (en) * 1999-04-30 2002-10-01 Infineon Technologies Richmond, Lp Double gated transistor
JP3432187B2 (ja) * 1999-09-22 2003-08-04 シャープ株式会社 半導体装置の製造方法
JP4112358B2 (ja) * 2000-07-04 2008-07-02 インフィネオン テクノロジーズ アクチエンゲゼルシャフト 電界効果トランジスタ
TW473829B (en) 2000-07-25 2002-01-21 Ibm An improved method of depositing a conformal h-rich Si3N4 layer onto a patterned structure
JP4044276B2 (ja) * 2000-09-28 2008-02-06 株式会社東芝 半導体装置及びその製造方法
US6562665B1 (en) * 2000-10-16 2003-05-13 Advanced Micro Devices, Inc. Fabrication of a field effect transistor with a recess in a semiconductor pillar in SOI technology
US6413802B1 (en) * 2000-10-23 2002-07-02 The Regents Of The University Of California Finfet transistor structures having a double gate channel extending vertically from a substrate and methods of manufacture
US6472258B1 (en) * 2000-11-13 2002-10-29 International Business Machines Corporation Double gate trench transistor
US6630388B2 (en) * 2001-03-13 2003-10-07 National Institute Of Advanced Industrial Science And Technology Double-gate field-effect transistor, integrated circuit using the transistor and method of manufacturing the same
US6787402B1 (en) * 2001-04-27 2004-09-07 Advanced Micro Devices, Inc. Double-gate vertical MOSFET transistor and fabrication method
US6635923B2 (en) * 2001-05-24 2003-10-21 International Business Machines Corporation Damascene double-gate MOSFET with vertical channel regions
US6689650B2 (en) * 2001-09-27 2004-02-10 International Business Machines Corporation Fin field effect transistor with self-aligned gate
US6657259B2 (en) * 2001-12-04 2003-12-02 International Business Machines Corporation Multiple-plane FinFET CMOS
US6583469B1 (en) * 2002-01-28 2003-06-24 International Business Machines Corporation Self-aligned dog-bone structure for FinFET applications and methods to fabricate the same
US6635909B2 (en) * 2002-03-19 2003-10-21 International Business Machines Corporation Strained fin FETs structure and method
US6642090B1 (en) * 2002-06-03 2003-11-04 International Business Machines Corporation Fin FET devices from bulk semiconductor and method for forming
US6770516B2 (en) * 2002-09-05 2004-08-03 Taiwan Semiconductor Manufacturing Company Method of forming an N channel and P channel FINFET device on the same semiconductor substrate
US6800910B2 (en) * 2002-09-30 2004-10-05 Advanced Micro Devices, Inc. FinFET device incorporating strained silicon in the channel region
US6833588B2 (en) * 2002-10-22 2004-12-21 Advanced Micro Devices, Inc. Semiconductor device having a U-shaped gate structure
US6611029B1 (en) * 2002-11-08 2003-08-26 Advanced Micro Devices, Inc. Double gate semiconductor device having separate gates
US6821834B2 (en) * 2002-12-04 2004-11-23 Yoshiyuki Ando Ion implantation methods and transistor cell layout for fin type transistors
US6869868B2 (en) * 2002-12-13 2005-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a MOSFET device with metal containing gate structures
US6794718B2 (en) * 2002-12-19 2004-09-21 International Business Machines Corporation High mobility crystalline planes in double-gate CMOS technology
US6803631B2 (en) * 2003-01-23 2004-10-12 Advanced Micro Devices, Inc. Strained channel finfet
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
KR100527668B1 (ko) 2003-03-07 2005-11-28 삼성전자주식회사 캐패시터-언더-비트라인 구조를 갖는 반도체 장치 및 그제조방법
JP2006114686A (ja) * 2004-10-14 2006-04-27 Sony Corp 半導体装置およびその製造方法
US20060151822A1 (en) * 2005-01-07 2006-07-13 Shrinivas Govindarajan DRAM with high K dielectric storage capacitor and method of making the same
KR101204195B1 (ko) 2006-11-13 2012-11-26 에스케이케미칼주식회사 내열도가 우수한 폴리에틸렌 테레프탈레이트 수지의 압축성형 방법 및 이에 따른 성형품
KR20080048244A (ko) 2006-11-28 2008-06-02 삼성전자주식회사 보조 게이트 전극을 갖는 단일 트랜지스터 메모리 셀 및 그제조방법
KR100843143B1 (ko) * 2006-12-08 2008-07-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US20080237678A1 (en) * 2007-03-27 2008-10-02 Suman Datta On-chip memory cell and method of manufacturing same
US7808028B2 (en) * 2007-04-18 2010-10-05 International Business Machines Corporation Trench structure and method of forming trench structure
US7999298B2 (en) 2008-12-30 2011-08-16 Intel Corporation Embedded memory cell and method of manufacturing same

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