KR20110089149A - 개선된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링 - Google Patents

개선된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링 Download PDF

Info

Publication number
KR20110089149A
KR20110089149A KR1020117011732A KR20117011732A KR20110089149A KR 20110089149 A KR20110089149 A KR 20110089149A KR 1020117011732 A KR1020117011732 A KR 1020117011732A KR 20117011732 A KR20117011732 A KR 20117011732A KR 20110089149 A KR20110089149 A KR 20110089149A
Authority
KR
South Korea
Prior art keywords
metal layer
substrate
depositing
region
conformal
Prior art date
Application number
KR1020117011732A
Other languages
English (en)
Inventor
용 카오
시안민 탕
티자-징 궁
프라브람 고팔라자
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20110089149A publication Critical patent/KR20110089149A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/14—Metallic material, boron or silicon
    • C23C14/18—Metallic material, boron or silicon on other inorganic substrates
    • C23C14/185—Metallic material, boron or silicon on other inorganic substrates by cathodic sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • C23C14/046—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/58—After-treatment
    • C23C14/5826—Treatment with charged particles
    • C23C14/5833—Ion beam bombardment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02266—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by physical ablation of a target, e.g. sputtering, reactive sputtering, physical vapour deposition or pulsed laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Physical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

패턴화된 기판 상에 금속을 증착하는 방법 및 장치가 제공된다. 금속층은 제1 에너지를 가지는 물리 기상 증착 공정으로 형성된다. 제2 물리 기상 증착 공정은 제2 에너지를 이용하여 금속층 상에 수행되며, 상기 증착은 실질적으로 등각인 금속층을 기판 상에 형성하기 위해 취성 및 플라스틱 표면 변형 공정을 이용하여 상호작용한다.

Description

개선된 구리 이온화를 이용한 ＰＶＤ 구리 시드 오버행 재-스퍼터링{ＰＶＤ CU SEED OVERHANG RE-SPUTTERING WITH ENHANCED CU IONIZATION}
본 발명의 실시예들은 기판을 처리하기 위한 방법 및 장치와 관련된 것이다. 보다 상세하게는, 본 발명의 실시예들은 패턴화된 기판 상에 금속층을 증착하기 위한 방법 및 장치와 관련된 것이다.
물리 기상 증착법(PVD)으로 알려져 있는 스퍼터링은, 집적 회로 내에 금속성 피쳐를 형성하는 중요한 방법이다. 스퍼터링은 기판 상의 층 내에 물질을 증착한다. "타겟"에는 전기장에 의해 가속된 전자가 충돌된다. 이러한 충돌은 타겟으로부터 물질을 방출하며, 상기 물질은 이후에 기판 상에 증착된다.
스퍼터링은 원래 평면 상에 물질을 증착하는데 이용되었으나, 보다 최근에는 기판 상에 형성된 트렌치 또는 비아 내에 물질을 증착하기 위하여 이용되고 있다. 유전층은 대체로 전도성층 또는 피쳐 상부에 형성되며 비아 또는 트렌치의 바닥에 전도성 피쳐가 노출되도록 패턴화된다. 배리어층은 대체로 층 사이의 내부 확산과 후속적인 트렌치 내로의 스퍼터링을 방지하기 위하여 증착된다.
스퍼터링은 필수적으로 자연 방탄성(ballistic)이다. 빠르게 움직이는 이온은 타겟으로 급속히 움직이며, 타겟 표면으로부터 입자를 스프레이 시킨다. 입자는 전하 이동 메커니즘을 통해 입자 이온과 상호 작용하여 하전되거나(charged), 공간 내에 존재하는 여느 전기장과의 상호 작용을 통하여 하전되거나, 하전되지 않은 채로 남게 된다. 종래 기술의 도 1에서 개략적으로 도시되는 바와 같이, 증착은 대체로 격리 영역과 트렌치 측벽의 상부 근처에서 더 빠르게 일어난다. 패턴화된 유전체(12)를 구비한 기판(10)은 스퍼터링되어 층(14)을 증착한다. 증착은 측벽(16)의 상부 근처 및 격리 영역(18)에서 더 빠르게 일어난다. 이는 방출된 입자가, 기판 표면과 대략 직교를 이루는 방향보다 모든 방향으로 이동하고, 대체로 트렌치 내에 깊게 관통되기 이전에 기판 표면과 접촉하기 때문에 발생하는 것이다.
기판 표면에 접촉하기 이전에 트렌치 내로 이동하는 입자를 고취시키기(encourage) 위해, 입자는 이온화되고 기판에 인가되는 전기 바이어스 하에서 가속될 수 있다. 가속된 이온은 기판 표면과 직교하는 방향으로 더 균일하게 이동한다. 그들이 기판 표면으로 접근할 때에, 그들의 운동량은 그들을 트렌치 내로 이동시키며, 전기 바이어스의 영향 하에 그들은 트렌치 측벽을 향해 편향된다. 그럼에도, 트렌치 내로의 보다 깊은 관통은 측벽 상부 근처의 "오버행" 효과를 감소시키나, 완전히 제거하지는 못한다.
돌출부는 그 안에 홀 또는 보이드를 구비한 금속 플러그를 발생시킬 수 있다. 증착 공정이 너무 오래 수행된다면, 두 개의 오버행 부분은 트렌치 상부에서 함께 성장하고, 여느 추가적인 증착으로 트렌치를 차단시키면서 홀을 형성한다. 이러한 홀은 전도성이 아니며, 형성되는 피쳐 구조물의 전기 전도성을 심각하게 감소시킨다. 반도체 기판 상에 형성된 소자가 더 작아질수록, 기판 층들 내에 형성되는 트렌치 및 비아의 넓이 대 높이의 비율, 즉 종횡비는 더욱더 커지고 있다. 더 큰 종횡비 구조는 보이드 없이 채우기 매우 어렵다. 따라서, 스퍼터링 공정 분야에서 증가하는 오버행 처리 관련 문제를 해결하려는 시도가 계속되고 있는 실정이다.
본 발명의 실시예들은 격리 영역 내에 형성된 개구부를 구비하는 기판을 처리하는 방법을 제공하며, 상기 방법은 기판 상에 제1 금속층을 증착하는 단계, 기판 상에 제2 금속층을 증착하는 단계, 상기 제1 증착 금속층에 취성 표면 변형 공정을 수행하는 단계, 및 상기 제1 증착 금속층에 플라스틱 표면 변형 공정을 수행하는 단계를 포함한다.
다른 실시예들은 기판의 격리 영역 내에 형성된 개구부 내에 등각 금속층을 증착하는 방법을 제공하며, 상기 방법은 처리 챔버 내의 기판 지지부 상에 기판을 배치하는 단계, 물리 기상 증착 공정으로 상기 기판 상에 티크(thick) 영역 및 틴(thin) 영역을 구비하는 제1 금속층을 증착하는 단계, 물리 기상 증착 공정으로 상기 제1 금속층 상부에 제2 금속층을 증착하는 단계 및 제2 금속층을 증착하는 동시에 상기 제1 금속층으로부터 물질을 방출하고 상기 방출된 물질을 상기 제2 금속층에 재증착하며, 상기 제1 금속층의 티크 영역으로부터 상기 제1 금속층의 틴 영역으로 상기 금속을 푸싱하는 단계를 포함한다.
다른 실시예들은 격리 영역 및 상기 격리 영역 내의 바닥 부분과 측벽에 개구부를 구비하는 기판 상에 등각 금속층을 증착하는 방법을 제공하며, 상기 방법은 공정 챔버 내의 기판 지지부 상에 상기 기판을 증착하는 단계, 약 100 V보다 작은 제1 전기 바이어스를 이용하여 금속 이온이 기판의 표면으로 향하여지게 하는 단계를 포함하는 제1 물리 기상 증착 공정에 상기 기판을 노출시키는 단계, 상기 기판 상에 제1 금속층을 증착하는 단계 - 상기 제1 금속층은 상기 개구부의 바닥 및 측벽 부분의 상부에 티크 영역을 구비하고 상기 개구부의 측벽에 틴 영역을 구비함 -; 및 적어도 250 V의 제2 전기 바이어스를 이용하여 금속 이온이 상기 기판의 표면으로 향하여지게 하는 단계, 상기 기판 상에 제2 금속층을 증착하는 단계, 상기 제1 금속층에 금속 이온을 충돌시켜 상기 개구부의 바닥 부분에의 제1 금속층으로부터 물질을 제거하고, 상기 제거된 물질을 다시 배치하는 단계; 및 상기 측벽 상부의 티크 영역으로부터 상기 측벽 상의 틴 영역으로 물질을 이동시키는 단계를 포함하는 제2 물리 기상 증착 공정을 상기 기판에 수행하는 단계를 포함한다.
상술한 본 발명의 특징이 상세히 이해될 수 있도록 하기 위하여, 위에서 간략히 요약한 본 발명의 더욱 구체적인 설명이 실시예를 참조하여 이루어지며, 이들 실시예 중 일부는 첨부된 도면에 도시되어 있다. 그러나, 첨부된 도면은 본 발명의 전형적인 실시예를 도시할 뿐이며, 본 발명은 균등한 다른 실시예에 대해서도 허용하고 있으므로 본 발명의 범위를 제한하는 것으로 간주되어서는 안 된다.
도 1은 종래 기술의 기판의 단면을 개략적으로 나타내는 도면이다.
도 2a는 본 발명의 일 실시예에 따른 방법을 요약한 순서도이다.
도 2b 내지 2e는 도 2a의 방법의 다양한 단계에서의 기판의 단면을 개략적으로 나타내는 도면이다.
도 3a는 본 발명의 다른 실시예에 따른 방법을 요약한 순서도이다.
도 3b 내지 3g는 도 3a의 방법의 다양한 단계에서의 기판의 단면을 개략적으로 나타내는 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 장치의 단면을 나타내는 도면이다.
도 5는 도 4의 장치의 일부를 상세하게 나타내는 도면이다.
도 6은 링 콜리메이터의 일 실시예의 정면을 나타내는 도면이다.
도 7은 허니범 콜리메이터의 일 실시예의 부분적인 정면을 나타내는 도면이다.
도 8a는 기판 지지부의 일 실시예의 단면을 나타내는 도면이다.
도 8b는 기판 지지부의 또 다른 실시예의 단면을 나타내는 도면이다.
이해를 돕기 위하여, 가능한, 도면 상의 공통적인 동일한 구성요소를 가리키기 위하여 동일한 참조 번호가 사용되었다. 도면들은 일정한 비율로 그려지지 않았으며, 명료성을 위하여 단순화되었다. 일 실시예에서 개시된 구성요소는 특별한 부가 설명 없이 다른 실시예에서 유용하게 사용될 수 있다.
본 발명의 실시예들은 대체로 반도체 기판을 처리하기 위한 방법 및 장치를 제공한다. 본 명세서에 개시된 방법 및 장치는 금속 증착 공정 또는 물리 기상 증착 공정 같은 증착 공정을 기판 상에 수행하도록 구성될 수 있다. 일반적으로, 본 명세서에서 이용되는 용어 "기판"은, 전기 전도 능력을 제공하도록 변형될 수 있는, 자연적으로 약간의 전기 전도성을 가지는, 또는 전기 전도 물질을 포함하는 여느 물질로 형성될 수 있다. 전형적인 기판 물질은 실리콘(Si) 및 게르마늄(Ge) 같은 반도체뿐만 아니라 반도체 성질을 나타내는 다른 합성물을 포함하나, 반드시 이에 제한되지는 아니한다. 이러한 반도체 합성물은 대체로 Ⅲ-Ⅴ 그룹 및 Ⅱ-Ⅵ 그룹 합성물을 포함한다. 대표적인 그룹 Ⅲ-Ⅴ의 반도체 합성물은 갈륨 비소(GaAs), 인화 갈륨(GaP) 및 질화 갈륨(GaN)을 포함한다. 용어 반도체 기판은 대체로 그 위에 배치되는 증착된 층을 구비하는 기판뿐만 아니라 벌크 형태의 반도체 기판을 포함한다. 이를 위하여, 본 발명의 방법에 의해 처리되는 몇몇 반도체 기판에 증착되는 층들은 호모 에피택셜(homoepitaxial)(예를 들어, 실리콘 상의 실리콘) 또는 헤테로 에피택셜(heteroepitaxial)(예를 들어, 실리콘 상의 GaAs) 성장 중 하나로 형성된다. 예를 들어, 본 발명의 방법은 헤테로 에피택셜 방법에 의해 형성되는 비소 갈륨 및 질화 갈륨 기판과 함께 이용될 수 있다. 유사하게, 또한, 고안된 방법은 박막 트랜지스터(TFTs) 같은 직접 소자, 또는 절연 기판(예를 들어, 실리콘-온-절연체[SOI] 기판) 상에 개별적으로 형성되는 얇은 결정질의 실리콘층을 형성하기 위해 적용될 수 있다.
다양한 금속이 본 명세서에 개시된 방법 및 장치를 이용하여 증착될 수 있다. 비록 본 명세서에 개시된 방법이 특히 구리를 증착하는데 유용하다 하더라도, 본 발명의 방법을 이용하여 알루미늄, 코발트, 티타늄, 탄탈, 텅스텐, 몰리브덴, 백금, 니켈, 철, 니오브, 팔라듐 및 이들의 합금과 조합 같은 다른 금속도 증착될 수 있음은 물론이다.
도 2a는 본 발명의 일 실시예에 따른 방법(200)을 요약한 순서도이다. 단계 210에서 기판은 공정 챔버 내에 배치된다. 도 2b는 본 명세서에 개시된 방법에 따라 처리될 수 있는 기판의 개략적인 단면 다이어그램이다. 도 2b의 기판은 하부층(250), 및 그 위에의 패턴층(270)을 구비한다. 하부층(250)은 전도성 또는 반도체성을 가질 수 있으며, 패턴층(270)은 일반적으로 유전성 물질일 수 있다. 패턴층(270)은 일반적으로 측벽(254) 및 바닥 부분(256)을 가지는 트렌치 또는 비아, 및 격리 영역(252)을 구비한다. 패턴층 내의 개구부는 일반적으로, 약 4:1보다 더 큰 종횡비 같은, 약 1:1 보다 더 큰 종횡비, 예를 들어 약 10:1보다 더 큰 종횡비를 나타낸다.
일반적으로, 본 발명의 방법(200)을 위해 이용되는 처리 챔버는, 이온을 기판에 충돌시킴으로써 기판 상에 물질을 증착하도록 구성된다. 이러한 이온 증착 챔버는 몇몇 실시예에서 물리 기상 증착(PVD) 챔버일 수 있다. 예시적인 챔버가 도 4와 관련하여 아래에서 설명될 것이다.
단계 220에서, 제1 금속층이 제1 PVD 공정을 이용하여 기판 상부에 증착된다. 제1 PVD 공정은, 증착되는 물질을 구비하는 타겟을 제공하는 단계, 및 타겟 부근에 이온 플라즈마를 생성시키는 단계를 포함한다. 이온은 타겟 근처에 형성되는 전자기장에 의해 타겟으로 향하여 가며, 타겟으로부터 물질을 방출시킨다. 방출된 종류는 중성 일수도 있으며, 또는 전기적 하전될 수도 있고, 플라즈마 내의 다른 입자와의 상호작용한 이후 이에 의해 상태가 변화할 수도 있다. 타겟은 기판 상에 증착시키고자 하는 여느 물질을 포함한다. 일 실시예에서, 타겟은 구리이다. 다른 실시예에서, 타겟은, 알루미늄, 코발트, 티타늄, 탄탈, 텅스텐, 몰리브덴, 백금, 니켈, 철, 니오브, 팔라듐 및 이들의 조합 같은 다른 금속일 수 있다.
기판과 타겟 사이에서 가스가 이온화되도록, 그리고 타겟으로 이온이 향하여가도록, 전기적 바이어스가 타겟 또는 기판에 인가된다. 바이어스는 DC 또는 RF 전력일 수 있으며, 대체로 약 50 와트 내지 약 1000 와트 사이의 전력 레벨로 인가되는, 약 10 V 내지 약 2400 V 사이일 수 있다. 몇몇 실시예에서, 바이어스 전압은 약 30 V 내지 약 70 V 같은 약 20 V 내지 약 100 V, 예를 들어 약 50 V일 수 있으며, 바이어스 전력은 약 100 와트 내지 약 200 와트, 예를 들어 120 와트일 수 있다. 몇몇 실시예에서, 바이어스는 낮은 또는 높은 패스 필터(pass filter)에 의해 변형될 수 있는 RF 전력에 의해 전달된다. 바이어스는 양 또는 음일 수 있으며, 기판 또는 타겟에 인가될 수 있다.
기판은 대체로 기판 상에 스퍼터링 물질의 축척(accumulation)이 조장되도록 선택되는 온도로 유지된다. 몇몇 실시예에서, 기판 온도는 약 0℃ 내지 약 600℃, 예를 들어 약 75℃로 제어된다. 다른 실시예에서, 기판 온도는 5℃보다 더 높을 수 있는데, 예를 들어 약 5℃ 내지 약 600℃, 또는 약 20℃ 내지 약 300℃(이를 테면 약 50℃)일 수 있다. 챔버는 대체로 진공으로 유지된다. 챔버 압력은 약 10 Torr 미만, 예를 들어 1 Torr 미만, 또는 약 100 mTorr 미만일 수 있으며, 이를 테면 약 1 mTorr일 수 있다.
몇몇 실시예에서, 기판 상에 증착하는 입자의 정렬(alignment)을 증가시키는 것이 유용할 수 있다. 이는 입자가 기판에 이르기 위해 지나가야 하는 경로에콜리메이터 같은 물리적 정렬수단을 개입함으로써 달성될 수 있다. 매우 비스듬한 궤적을 가지는 입자는 기판보다는 콜리메이터를 타격하고 콜리메이터 상에 증착된다. 정렬수단을 이용하여, 입자의 기판으로의 기울기 각도가 조절될 수 있다. 예를 들어, 입자 궤적은 입자가 기판 표면으로 정의되는 평면에 대해 약 60˚보다 작은 경사각을 가지지 아니하도록 제어될 수 있다. 몇몇 실시예에서, 제어 각은 약 70°또는 약 80˚같이 더 높을 수도 있다. 그러나, 제어 각이 더 증가할수록, 더 많은 입자가 정렬수단에 의해 필터링되기 때문에, 입자의 유량 및 증착 속도는 감소된다. 약 60˚ 이상으로 경사 각을 제어하는 물리적 정렬수단의 이용은, 이를 테면, 약 10% 내지 약 50%의, 예를 들어 약 30%의 질량 유량의 총 감소를 유발할 수 있다. 이러한 수단을 이용하는, 본 발명의 일반적인 실시예는, 물론 스퍼터링 에너지에 따라, 약 10 μg/cm2·sec 내지 50 μg/cm2·sec 같은, 약 5 μg/cm2·sec 내지 약 100 μg/cm2·sec의, 예를 들어 약 30 μg/cm2·sec의 질량 유량을 달성할 수 있다. 대안적인 실시예에서, PVD에 의해 증착되는 이온의 궤적을 정렬하기 위해 정전기 수단을 이용하는 것은 유용할 수 있다. 이는 질량 유량 및 증착 속도의 감소를 피할 수 있다.
도 2c에 도시된 바와 같이, 제1 금속층이 기판 상에 증착된다. 제1 금속층(258)은, 격리 영역(252), 측벽(254), 바닥 부분(256)을 커버하면서, 하부층(250) 및 패턴층(270) 상부에 증착된다. 아래에서 설명되는 바와 같이, 제1 금속층은 오버행 영역(260)을 구비하는데, 여기서 제1 금속층은 측벽 영역(264)보다 더 두껍다. 입자는 잠식하는(encroaching) 돌출 영역에 의해 형성되는 제한적인 개구부를 관통하는 것이 점점 어려워지며, 더 많이 격리 영역(252)에 증착된다. 결과적으로, 트렌치의 바닥 부분(256)을 커버하는 제1 금속층(258)의 바닥 부분(262) 형성은 느려지게 된다.
대부분의 실시예에서, 제1 금속층은 하부층의 윤곽을 따르는 대체로 굴곡진 표면을 가질 것이다. 오버행 영역 및 바닥 부분은 대개 가장 작은 곡률 반경에 대응한 최대한의 굴곡을 가진다. 몇몇 실시예에서, 제1 금속층은 하부 기판에 형성되는 개구부의 너비보다 더 작은 곡률 반경을 가진다. 몇몇 실시예에서, 곡률 반경은 개구부의 너비의 약 절반보다 더 작을 수 있다. 다른 실시예에서, 표면의 굴곡은, 하부 기판의 개구부의 상부 근처에서 실질적으로 각진 하나 이상의 피쳐를 형성하며, 개구부의 상부 부근에서 급변할 수 있다. 이러한 실시예에서, 격리 영역을 커버하는 제1 금속층의 일부는 캡핑(capping) 부분을 포함한다. 실질적으로 각진 하나 이상의 피쳐는 측벽 영역이 격리 영역과 만나는 개구부의 상부 코너 바로 위에서 가장 얇을 것이다.
단계 230에서 제2 금속층은 기판 상에 증착된다. 제2 금속층은 제1 금속층의 조성과 같거나 다른 조성을 가질 수 있다. 몇몇 실시예에서, 제1 금속층(258)의 표면 변형을 포함하는 증착 공정을 지지하기 위하여, 바이어스 에너지는 증가된다. 바이어스 에너지는 약 800 와트 내지 약 3000 와트 같은, 약 500 와트 내지 약 5000 와트로, 예를 들어 약 1000 와트로 증가될 수 있다. 바이어스 전압은 또한 약 200 V 내지 약 1000 V 같은, 약 100 V 내지 약 2500 V로, 예를 들어 약 350 V로 증가될 수 있다. 몇몇 실시예에서, 제2 증착 공정은 RF 바이어스 및 DC 바이어스를 타겟 또는 기판에 적용하는 단계를 포함한다. RF 및 DC 바이어스는 각각 제2 증착 공정을 위하여 위에서 개시된 여느 전력 수준으로 인가될 수 있다.
제2 증착 공정의 더 높은 바이어스 에너지는 기판 및 그 위의 증착 물질층에 더 많은 에너지를 가한다. 이러한 에너지는 취성 및 플라스틱 공정을 통하여 증착 물질층의 표면 변형을 유발한다. 제1 금속층에 증착된 금속에는, 제2 금속층에 표면 변형 공정이 이루어지는 시점, 즉 제2 금속층이 진화되는(devloped) 시점까지, 표면 변형 공정이 이루어진다. 취성 표면 변형 공정에서, 증가된 바이어스에 의해 가속된 이온은 증착 금속층의 표면에 가해지며, 증착 금속층의 표면으로부터 물질을 방출시킨다. 방출된 물질은 증착 금속층의 표면 상의 여느 장소에 재증착된다. 플라스틱 표면 변형 공정에서, 증착 금속층의 원자는 표면을 떠나는 일 없이 일 영역으로부터 다른 영역으로 증착 금속층의 표면을 따라 푸싱된다.
도 2d에서는 위에서 개시된 제2 증착 공정이 수행되는 기판이 개략적으로 도시되고 있다. 이온(266)은 증착 금속층의 표면에 충돌한다. 콜리메이터, 또는 정전기적 정렬수단 같은 물리적 정렬수단의 이용에 의해, 이온(266)은 기판 표면으로 향하는 방향성 있는 궤적을 가지게 되며, 이에 따라 패턴층(270) 내에 형성되는 개구부로 이동하게 된다. 이온 중 일부는 증착 금속층의 바닥 부분(262)에 가해지며, 일부는 측벽 부분(264)에 가해지고, 일부는 오버행 부분(260)에 가해진다. 가해지는 에너지 때문에, 몇몇 물질은 증착 금속층(258)으로부터, 예를 들어 증착 금속층의 바닥 부분(262)으로부터 방출되며, 증착 금속층에, 예를 들어 측벽 부분(264) 상에 재증착된다. 일부는 또한 증착 금속층의 표면을 따라, 예를 들어 오버행 부분(260)에서 측벽 부분(264)으로 물질을 푸싱한다.
이러한 표면 변형 공정이 표면 상의 금속층의 두께를 평준화하기 위하여 단계 240에서 적용된다. 위에서 설명된 실질적으로 각진 피쳐 또는 프로파일이 두드러지는 실시예에서, 제2 증착 공정 동안 금속 이온의 증착은 개구부의 상부 코너 부근의 증착 금속층의 두께를 증가시킨다. 표면 변형 공정은 층의 더 두꺼운 부분으로부터 더 얇은 부분으로 증착된 물질을 이동시킨다. 도 2e는 표면 변형 공정(240)이 수행된 기판을 도시하고 있다. 상호작용 증착 및 표면 변형 공정(230, 240)에 의해 증착 금속층(258)은 실질적으로 등각인 프로파일을 가지게 된다.
도 3a는 본 발명의 다른 실시예의 따른 방법(300)을 요약한 순서도이다. 단계 302에서 기판은 공정 챔버 내의 기판 지지부 상에 배치된다. 예시적인 기판이 도 3b에 도시된다. 기판은 하부층(350) 및 패턴층(380)을 구비한다. 패턴층은 일반적으로 측벽(354) 및 바닥 부분(356)을 가지는 격리 영역(352)을 구비한다. 몇몇 실시예에서, 바닥 부분(356)은 하부층(350)의 일부를 노출할 수 있다. 많은 실시예에서, 하부층(350)은 전도성 또는 반전도성이며, 패턴층(380)은 절연성 또는 유전성이다. 따라서, 개구부는 하부층(350)의 전도성 또는 반전도성 물질을 노출할 수 있다.
단계 304에서, 제1 PVD 공정으로 제1 에너지를 가지는 금속 이온을 기판에 충돌시킨다. 도 3c는 단계 304의 공정을 수행하는 도 3b의 기판을 도시하고 있다. 위에서 설명된 바와 같이, 금속 이온(358)은 물리적 또는 정전기 정렬수단을 이용하여 기판으로 향하여지며, 기판 표면에 충격을 준다. 금속 이온 궤적의 높은 방향성 때문에, 대부분의 충격은 격리 영역(352), 측벽(354)의 상부 부분, 및 개구부(356)의 바닥 부분 상에서 일어난다. 단계 306에서, 제1 금속층은 기판 상에 증착된다. 도 3d는 격리 영역(352), 측벽(354) 및 개구부의 바닥 부분(356)을 커버하는 기판 상에 증착되는 제1 금속층(360)을 도시하고 있다. 격리 영역(352) 및 측벽(354)의 상부 부분에의 우선적인 증착 때문에, 제1 금속층의 오버행 부분(362)이 형성된다. 오버행 부분(362)은 개구부를 좁히고, 개구부로의 이온 유량을 감소시킨다. 이온의 방향성 때문에, 감소된 유량은 개구부의 바닥 부분(356) 상에의 증착보다 측벽(354) 상에의 증착에 더 나쁜 영향을 주며, 그 결과 증착 금속층의 두꺼운 영역과 얇은 영역이 발생하게 된다.
도 2a 내지 2e와 관련하여 위에서 설명된 실시예와 유사하게, 제1 금속층(360)은 하부 기판의 윤곽을 따르는 대체로 굴곡진 표면 또는 프로파일을 가지게 된다. 표면의 굴곡은, 개구부 상부 근처에서 실질적으로 각진 피쳐를 가지는 실시예를 포함하는 도 2a 내지 2e의 실시예의 그것과 유사한 특성을 가질 것이다.
단계 308에서, 제2 PVD 공정으로 제2 에너지를 가지는 금속 이온이 제1 금속층에 충돌된다. 금속층의 표면에서의 금속 원자의 플라스틱 유동을 지지하기 위해, 제2 에너지는 바람직하게는 제1 금속층의 표면 에너지를 감소시키도록 선택될 것이다. 몇몇 실시예에서, 제2 에너지는 금속층의 원자 결합 에너지를 감소시킬 것이다. 다른 실시예에서, 제2 에너지는 표면의 격자(lattice) 에너지를 감소시킬 것이다. 대부분의 실시예에서, 금속층 표면에서의 금속 원자의 플라스틱 유동을 지지하기 위해, 제2 에너지에는, 제1 금속층 및 제2 증착 공정 동안 증착되는 층의 온도가 채용될 것이다. 몇몇 실시예에서, 제2 증착 공정 동안의 금속층의 온도는, 예컨대 약 50℃ 내지 약 200℃, 또는 약 80℃ 내지 약 180℃ 같은, 약 50℃ 이상, 예를 들어 약 150℃일 것이다. 금속의 응집이 시작되는 온도에 기판의 온도가 도달되는 것을 방지하기 위해 열적 제어가 채용될 수 있다. 예를 들어, 열적 제어된 기판 지지부가 기판에 열적 유동을 가하기 위해 이용될 수 있다. 도 3e는 단계 308의 제2 증착 공정을 수행하는 기판을 도시하고 있다. 이온(368)은 표면 상에 증착되고, 원하는 온도를 달성하기 위한 에너지를 가하면서, 기판 상에 증착되는 금속층(360)에 충격을 가한다.
단계 310에서, 이온은, 취성 표면 변형 공정 내에서 증착 금속층으로부터 물질을 분리시키고 다시 위치시키면서, 증착 금속층에 충돌한다. 취성 표면 변형 공정은 충격 시에 표면으로부터의 입자의 물리적 분리에 특징이 있다. 도 3f는 단계 310의 공정을 수행하는 기판의 일부를 상세하게 나타낸 도면이다. 전형적인 이온(368)은 증착 금속층(360)의 오버행 부분들(362) 사이의 좁은 개구부를 통과하고, 증착 금속층(360)의 바닥 부분(366)에 충격을 가한다. 충격 에너지는 물질(370)의 입자가 표면으로부터 방출되는 정도이다. 방출된 입자(370)는 증착 금속층(360)의 바닥 부분(366)으로부터 먼 궤적(372)으로 이동하며, 증착 금속층(360)의 측벽 부분(364)에 재증착된다. 대체로 약 100 eV보다 더 큰 에너지를 가지는 입자는 금속층(360)으로부터 입자를 분리시킬 수 있다. 몇몇 실시예에서, 평범한 입자는, 약 300 eV 내지 약 700 eV 같은, 약 100 eV 내지 약 1000 eV의. 예를 들어 약 500 eV의 에너지를 가진다. 움직인 입자의 통계적인 출구각(exit angle) 때문에, 움직인 입자의 궤적은 대체로 금속층(360)의 측벽 부분(364)을 향하기 쉬우며, 이는 개구부 내의 가스 밀도를, 그리고 움직인 입자가 전하를 획득한다면 정전기 효과를, 더 높이 증가시킨다.
단계 312에서, 이온은, 증착 금속층에 충격을 가하고, 플라스틱 표면 변형 공정에서 표면을 따라 두꺼운 영역에서 얇은 영역으로 물질을 푸싱한다. 플라스틱 표면 변형 공정은 입자가 표면으로 물리적으로 분리되는 일 없이 그들의 영역으로부터 움직여지고 다른 영역으로 이동되는 것을 특징으로 한다. 표면에 입자를 유지시키는 결합은 긴장되고(stretch) 깨어지나, 입자는 결코 완전하게 표면으로부터 결합 해제되지 아니한다. 도 3c는 단계 312의 공정을 수행하는 기판의 일부를 상세하게 나타낸 도면이다. 일반적인 이온(368)은 금속층(360)의 두꺼운 부분에 충격을 가하며, 형편에 따라서는 오버행 부분(362)에 부딪힌다(impinge). 높은 입사각과 낮은 에너지에서는 이온(368)이 거의 금속층의 표면에 증착될 것이나, 입사각이 낮고 에너지가 충분하다면 이온(368)의 운동량은 표면에의 입자(374) 같은 하나 이상의 입자로 전이되고 이온(368)은 그들의 위치로부터 분리될 것이다. 플라스틱 표면 변형 공정에서, 입자(374)는 금속층(360)의 표면으로부터 방출되지 아니하나, 궤적(376)에 의해 도시된 바와 같이 표면과 접촉을 유지하면서 표면을 따라 이동한다. 많은 이러한 입자가 금속층(360)의 측벽 부분(364) 부근의 두꺼운 영역으로부터 얇은 영역으로 푸싱될 것이다. 몇몇 입자는 표면에서 원자를 통해 푸싱하면서 오직 표면과 평행하게 이동할 것이나, 몇몇 입자는 표면과 직각을 이루는 이동을 수행할 것이다. 직각을 이루는 운동을 수행하는 입자는 금속 매트릭스 내의 그들의 위치를 비울 수 있고 표면 원자의 상부의 위치로 이동할 수 있으며, 형편에 따라서는 핵 위치 또는 새로운 표면층을 형성할 것이고, 형편에 따라서는 다른 영역에의 표면층으로 다시 가라앉을 것이다. 다른 입자들은 표면 아래로 이동할 수 있으며, 그 결과 표면과 더 가까운 층의 융기(uplift)가 발생하게 된다. 단계 308의 상호 작용, 단계 310의 취성 표면 변형, 단계 312의 플라스틱 표면 변형은, 금속층(360)의 두께를 평준화시키며, 그 결과 실질적으로 등각인 금속층이 기판 상에 형성되게 된다. 측벽 영역과 격리 영역이 만드는 개구부 상부 부근의 실질적으로 각진 하나 이상의 피쳐를 특징으로 하는 실시예에서, 제2 증착 공정 동안 증착 금속층의 두께는, 금속 이온이 증착될 수록 개구부의 상부 코너 부근에서 더 증가할 것이다.
도 2a 및 도 3a의 방법(200, 300)에서는 이온이 기판 표면에 충돌하는 내용에 대해 서술되고 있으나, 중성 입자 역시 유용하게 이용될 수 있음은 자명할 것이다. 또한, 취성 표면 변형 공정에 의한 증착, 분리 공정, 및 플라스틱 표면 변형 공정에 의한 이동은 공동으로, 동시에 또는 독립적으로 진행될 수 있다. 몇몇 실시예에서, 제2 증착 공정은 취성 또는 플라스틱 표면 변형 공정 이전에 시작되며, 취성 표면 변형 공정은 플라스틱 표면 변형 공정이 시작되기 이전에 시작된다. 다른 실시예에서, 두 개의 표면 변형 공정은 대략 같은 시기에 시작될 수 있다. 몇몇 실시예에서, 세 개의 공정은 공동으로 또는 동시에 진행될 수 있으나, 다른 시기에 시작될 수도 있다. 취성 표면 변형 공정은 제2 증착 공정이 끝나기 이전에 시작될 것이며, 플라스틱 표면 변형 공정은 취성 표면 변형 공정이 끝나기 이전에 시작될 것이다.
도 4는 PVD 챔버(436)의 일 실시예를 도시하고 있다. 적절한 PVD 챔버의 예는 ALPS® 플러스 및 ALPS® PVD 처리 챔버이며, 두 개 모두 Santa Clara, California의 Applied Materials, Inc.로부터 상업적으로 구입가능하다.
일반적으로, PVD 챔버(436)는, 타겟(442) 같은 스퍼터링 소스, 및 도시된 바와 같은 챔버 벽 또는 접지된 실드일 수 있는 접지된 엔클로저 벽(450) 내에 위치되며, 그 위에 반도체 기판(454)을 수용하기 위한 기판 지지부(452)를 포함한다. 기판 지지부(452)는 도 4의 실시예에서 페데스탈로서 도시되고 있으나, 다른 실시예에서, 에지 링 또는 핀 같은 기판 지지부의 다른 형태 역시 이용될 수 있다.
챔버(436)는, 오링(도시되지 않음)에 의해, 유전성 절연체(446)를 통하여 접지된 전도성 알루미늄 어댑터(444)로 밀봉되고 지지되는 타겟(442)을 포함한다. 타겟(442)은 스퍼터링 동안 기판(454) 표면 상에 증착되는 물질을 포함하며, 금속 실리사이드층 또는 전도성 피쳐를 형성하는데 이용될 수 있는, 구리, 알루미늄, 코발트, 티타늄, 탄탈, 텅스텐, 몰리브덴, 백금, 니켈, 철, 니오브, 팔라듐 및 이들의 조합을 포함할 수 있다. 타겟(442)은 금속성 표면층과 가동성(workable) 금속으로 구성된 백킹 플레이트의 결합 합성물을 포함할 수도 있다.
기판 지지부(452)는 타겟(442)의 주요면에 대향하는 평면으로 스퍼터링 코팅되는 기판(454)을 지지한다. 기판 지지부(452) 같은 기판 지지 수단은, 타겟(442)의 스퍼터링 표면에 대체로 평행하게 배치되는 평면의 기판 수용 표면을 가진다. 기판(454)이 챔버(436)의 하부 부분에서 로드락 밸브(도시되지 않음)를 통해 기판 지지부(452) 상에 이송될 수 있도록 그리고 그 이후에 증착 위치로 상승될 수 있도록, 기판 지지부(452)는 바닥 챔버벽(460)에 연결되는 벨로우즈(458)를 통해 수직으로 이동 가능하다. 처리 가스는 가스 소스(462)로부터 질량 유동 제어부(464)를 통하여 챔버(436)의 하부 부분으로 공급된다. 가스는 밸브(466)를 구비한 도관(468)을 통해 챔버를 빠져나간다.
챔버(436)에 결합된 제어식 DC 전력 소스(478)는 음의 전압 또는 바이어스를 타겟(442)에 인가하는데 이용될 수 있다. 기판(454) 상에 음의 DC 셀프-바이어스를 유도하기 위하여 RF 전력 공급부(456)는 기판 지지부(452)에 연결될 수 있으나, 다른 응용에서는 기판 지지부(452)가 접지되거나 전기적으로 플로팅된 채로 남아있을 수도 있다.
회전식 마그네트론(470)은, 타겟(442)의 후면에 위치되며, 챔버(436) 및 기판(454)의 중심 축과 일치하는 회전 샤프트(476)에 연결되는 베이스 플레이트(474)에 의해 지지되는 다수의 편자 자석(472)을 포함한다. 편자 자석(472)은 대체로 신장(kidney) 형태를 가지는 밀폐 패턴 내에 배열된다. 자석(472)은, 전자를 트랩하기 위하여, 타겟(442)의 정면에 대체로 평행하게 그리고 가깝게 챔버(436) 내에 자기장을 산출하며, 이에 따라 국부적인 플라즈마 밀도를 증가시켜 결과적으로 스퍼터링 속도를 증가시킨다. 자석(472)은 챔버(436)의 상부 둘레에 전자기장을 산출하며, 더 균일하게 타겟(442)을 스퍼터링하기 위해, 공정의 플라즈마 밀도에 영향을 미치는 전자기장이 회전되도록 자석(472)이 회전된다.
본 발명의 챔버(436)는, 도 5의 분해 정면도에서 더 상세하게 도시되는 바와 같이, 어댑터(444)의 레지(ledge; 484)에 전기적으로 연결된 그리고 레지(484) 상에서 지지되는 상부 플랜지(482)를 구비하는 접지된 하부 실드(480)를 포함한다. 다크 스페이스 실드(486)는 하부 실드(480)의 플랜지(482) 상에서 지지되며, 다크 스페이스 실드(486)의 상부 표면 내에 리세스되는 스크류 같은 잠금 장치(도시되지 않음)는 그것 및 스크류를 수용하는 나사 구멍을 구비하는 어댑터 레지(484)의 플랜지(482)를 고정시킨다. 이러한 금속성 나사 연결은 두 개의 실드(480, 486)가 어댑터(444)에 접지되도록 한다. 어댑터(444)는 결과적으로 알루미늄 챔버 측벽(450)에 의해 밀봉되며 측벽(450)에 접지된다. 두 개의 실드(480, 486) 모두는 대체로 견고한, 비-자성 스테인리스 스틸로 형성된다.
다크 스페이스 실드(486)는, 플라즈마가 침투하는 것을 방지하여 타겟(442)의 전기적인 쇼트를 유발하는 유전성 절연체(446)가 금속층으로 스퍼터링 코팅되는 것을 방지할 만큼 충분히 좁은, 다크 스페이스 실드(486)와 타겟(442) 사이의 좁은 갭(488)에 타겟(442)의 환형 면 리세스를 꽉 맞게 조립시키는 상부 부분을 구비한다. 다크 스페이스 실드(486)는 또한 아래 방향으로 돌출된 팁(490)을 포함하는데, 이는 바닥 실드(480) 및 다크 스페이스 실드(486) 사이가 스퍼터링 증착되는 금속에 의해 결합되는 것을 방지한다.
도 4의 전체 도면을 다시 참조하면, 바닥 실드(480)는, 어댑터(444)의 벽 및 챔버 벽(450)을 대체로 따라 기판 지지부(452)의 상부 표면 아래로 연장하기 위해, 아래 방향으로 제1 지름을 가지는 상부의 대체로 튜브형인 부분(494) 및 제2 지름을 가지는 하부의 대체로 튜브형인 부분(496)에 연장한다. 또한, 그것은 기판 지지부(452)의 바로 바깥에서 방사상으로 연장하는 바닥 부분(498) 및 상부로 연장하는 내부 부분(400)을 포함하는 보울(bowl) 형태의 바닥을 구비한다. 커버 링(402)은, 기판 지지부(452)가 하부의 로딩 위치에 있을 때에는 바닥 실드(480)의 상부로 연장하는 내부 부분(400)의 상부에 위치되나, 그것이 스퍼터링 증착으로부터 기판 지지부(452)를 보호하기 위하여 상부의 증착 위치에 있을 때에는 기판 지지부(452)의 외부 둘레에 위치된다. 추가적인 증착 링(도시되지 않음)이 증착으로부터 기판(454)의 둘레를 보호하는데 이용될 수 있다.
챔버(436)는 또한 기판 상에 물질의 더 방향성 있는 스퍼터링을 제공하도록 구성될 수 있다. 일 면에서, 증착 물질의 더 균일하고 대칭적인 유동을 기판(454)에 제공하도록, 타겟(442)과 기판 지지부(452) 사이에 콜리메이터(410)를 위치시킴으로써 방향성 있는 스퍼터링이 달성될 수 있다.
Grounded Ring 콜리메이터 같은, 금속성 링 콜리메이터(410)가 도 4의 실시예에 도시되고 있다. 링 콜리메이터(410)는 바닥 실드(480)의 레지 부분(406) 상에 위치되며, 그 결과 콜리메이터(410)는 접지된다. 링 콜리메이터(410)는 외부 튜브형 섹션 및 하나 이상의 내부 동심의 튜브형 섹션, 예를 들어 도 6에 도시된 바와 같은 교차 지주(418, 420)에 의해 연결되는 세 개의 동심의 튜브형 섹션(412, 414, 416)을 포함한다. 외부 튜브형 섹션(416)은 바닥 실드(480)의 레지 부분(406) 상에 위치된다. 콜리메이터(410)를 지지하기 위한 바닥 실드(480)의 이용은 챔버(436)의 유지 및 설계를 단순화한다. 적어도 두 개의 내부 튜브형 섹션(412, 414)은, 스퍼터링되는 물질을 부분적으로 콜리메이팅(collimating) 하는 높은 종횡비의 개구를 형성하기에 충분히 높다. 또한, 콜리메이터(410)의 상부 표면은, 특히 기판(454)으로부터 멀리 플라즈마 전자를 유지시키면서, 바이어스된 타겟(442)에 대향하여 지면으로서 작동한다.
본 발명과 관련하여 이용될 수 있는 다른 형태의 콜리메이터는, 특히 도 7의 평면도에서 도시된 바와 같은, 밀집 배열로 육각형 개구부(728)를 분리시키는 육각형 벽(726)을 갖는 메쉬 구조를 구비하는, 벌집(honeycomb) 콜리메이터(724)이다. 벌집 콜리메이터(724)의 이점은, 필요하다면, 콜리메이터(724)의 두께가 콜리메이터(724)의 중심에서 둘레로, 대개 볼록한 형태로, 다양화될 수 있다는 것인데, 이는 개구부(728)가 콜리메이터(724) 전역에서 다양화된 높은 종횡비를 가지도록 한다. 콜리메이터는 하나 이상의 볼록면을 가질 수 있다. 이는 기판 전역에서 스퍼터링 유동 밀도가 조절될 수 있도록 하며 증착 균일성이 증가되도록 한다. 콜리메이터의 평균 스퍼터링 유동 밀도는 평균 종횡비에 의해 영향을 받을 수도 있다. 대부분의 실시예에서, 콜리메이터(724) 같은 벌집 콜리메이터는 약 3:1 같은 약 2:1 내지 약 5:1 사이의 종횡비를 가진다.
기판 지지부(452)의 일 실시예가 도 8a에 도시되고 있다. 기판 지지부(452)는 PVD 공정에서 이용되기에 적합하다. 일반적으로, 기판 지지부(452)는 샤프트(845)에 결합되는 베이스(840)에 배치되는 열 제어부(810)를 포함한다.
열 제어부(810)는 대체로 기판 수용 표면(875) 및 열 전도성 물질(820) 내에 배치되는 하나 이상의 가열 구성요소(850)를 포함한다. 가열 구성요소(850)와 기판 지지 표면(875) 사이에의 효율적인 열 이동을 위해, 열 전도성 물질(820)은 작동 온도에서 충분한 열 전도성을 갖는 여느 물질일 수 있다. 전도성 물질의 예는 스틸이다. 기판 지지 표면(875)는 유전성 물질을 포함하며, 대체로 그 위에 배치되는 기판(454)을 위한 실질적으로 평면인 수용 표면을 포함한다.
가열 구성요소(850)는, 전도성 물질(820) 내에 삽입된 리드(leads)를 구비하는 전기 전도성 와이어 같은 저항성 가열 구성요소일 수 있으며, 전류가 전도성 물질(820)을 통해 지나가서 전기 회로가 완성되도록 제공될 수 있다. 가열 구성요소(850)의 예는 열 전도성 물질(820) 내에 배치되는 분리형 가열 코일을 포함한다. 코일을 가열하기에 충분한 에너지를 공급하기 위하여, 전기 와이어는 전압 소스 같은 전기 소스(896)를 전기 저항성 가열 코일의 단부에 연결시킨다. 코일은 기판 지지부(452)의 영역을 커버하는 여느 형태를 취할 수 있다. 필요하다면, 하나 이상의 코일이 추가적인 가열 능력을 제공하기 위하여 이용될 수 있다.
유체 채널(890)이, 열 제어부(810)의 표면(826)에 결합될 수 있으며, 기판 지지부(452)의 냉각 또는 가열을 위해 제공될 수 있다. 유체 채널(890)은 동심 링 또는 일련의 링(도시되지 않음), 또는 멀리 위치된 유체 소스(894)로부터 액체를 순환시키기 위한 유체 입구 및 출구를 구비하는 다른 원하는 구성을 포함할 수 있다. 유체 채널(890)은 기판 지지부(452)의 샤프트(845) 내에 형성되는 유체 통로(892)에 의해 유체 소스(894)에 연결된다. 전기 소스(896)에 결합되는 가열 구성요소(850), 및 유체 소스(894)에 연결되는 유체 통로(892)를 통하여 지나가는 열적 매체에 의해 냉각되는 유체 채널(890), 즉 액체 열 교환기를 모두 포함하는 기판 지지부(452)의 실시예들은 대체로 기판 지지부(452)의 표면(875)의 열적 제어를 달성한다.
종래의 방식으로 온도를 모니터링하기 위해, 써모커플(thermocouple) 같은 온도 센서(860)가, 예를 들면 열 제어부(810)에 인접하여, 기판 지지부(452) 내에 내장되거나 기판 지지부(452)에 붙여질 수 있다. 예를 들어, 가열 구성요소(850)로 인가되는 전기 전류를 전기 소스(896)로부터 제어하기 위해, 측정된 온도가 피드백 루프 내에서 이용될 수 있는데, 이는 원하는 원도 또는 원하는 온도 범위에서 기판 온도가 제어되거나 유지될 수 있도록 한다. 제어 유닛(도시되지 않음)은 온도 센서(860)로부터의 신호를 수용하는데 그리고 대응하여 전기 소스(896) 또는 유체 소스(894)를 제어하는데 이용될 수 있다.
가열 및 냉각 구성요소의 전기 소스(896) 및 유체 소스(894)는 대체로 챔버(436)의 외부에 위치된다. 유체 통로(892)를 포함하는 실용적 통로는 기판 지지부(452)의 샤프트(845) 및 베이스(840)를 따라 축방향으로 배치된다. 챔버(436) 내부와 기판 지지부(452) 사이의 오염을 방지하기 위하여, 보호적인, 유연한 쉬스(895)가 샤프트(845) 주위에 배치되며 기판 지지부(452)로부터 챔버 벽(도시되지 않음)으로 연장한다.
기판 지지부(452)는 또한 열 제어부(810)의 기판 수용 표면(875)을 배면(backside) 가스의 소스(도시되지 않음)로 유동적으로 연결시키는 가스 채널(도시되지 않음)을 포함할 수 있다. 가스 채널은 열 제어부(810)와 기판(454) 사이에 열 전달 가스 또는 차폐 가스의 배면 가스 통로를 정의한다.
도 8b는 기판 지지부(452)에 장착되거나 기판 지지부(452)의 열 제어부를 형성하는 정전 척을 구비하는 기판 지지부(452)의 다른 예를 도시하고 있다. 열 제어부(810)는 유전 물질(835)로 코팅된 기판 수용 표면(875) 및 전극(830)을 포함한다. 전기 전도성 와이어(도시되지 않음)는 전극(830)을 전압 소스(도시되지 않음)에 결합시킨다. 기판(454)은 유전 물질(835)과 접촉하도록 위치될 수 있으며, 기판을 파지하기(grip) 위한 정전기적 인력을 생성하도록 직류 전압이 전극(830) 상에 위치된다.
대체로, 전극(830)은 내부에 배치되는 가열 구성요소(850)와 이격된 형태로 열 전도성 물질(820) 내에 배치된다. 가열 구성요소(850)는 일반적으로 열 전도성 물질(820) 내에 전극(830)으로부터 수평으로 이격되어서 그리고 평행한 방식으로 배치된다. 대체로, 전극(830)은 가열 구성요소(850)와 기판 수용 표면(875) 사이에 이용될 수 있는 다른 구성을 통하여 배치된다.
가스는 가스 소스(872)로부터 기판 지지부의(452) 기판 수용 표면(875)에 제공될 수 있다. 이러한 가스는 기판의 배면에 접촉함으로써 기판의 열 제어에 도움을 줄 수 있다. 가스는 샤프트(875)의 중앙 도관을 통하여 이동하며, 존재한다면, 기판 수용 표면(875) 및 유전성 코팅(835) 내의 개구부를 통하여 빠져나간다.
위에서 개시된 기판 지지부(452)의 실시예들은 높은 진공 어닐링 챔버 내에서 기판을 지지하는데 이용될 수 있다. 높은 진공의 어닐링 챔버는, 내부에 배치되는 블랭크 타겟과 함께, 또는 타겟이나 기판 지지 페데스탈에 커플링되는 바이어스 없이, 본 명세서에 개시되는 챔버(436) 같은 PVD 챔버 내에 배치되는 기판 지지 페데스탈(452)을 포함할 수 있다.
기판 지지부(452)의 실시예들이 위에서 셜명되고, 본 발명의 목적 범위를 제한하는 것으로 해석되거나 추론되어서는 안 된다. 예를 들어, 페데스탈의 지지를 위하여 이용될 수 있는 적절한 정전 척은 MCA™ Electrostatic E-chuck 또는 Pyrolytic Boron Nitride Electrostatic E-Chuck을 포함하며, 이들은 모두 Santa Clara, California의 Applied Material로부터 구입 가능하다.
본 발명의 실시예들에서 전술된 것 외에도, 본 발명의 또 다른 실시예들이 본 발명의 기본 범위 내에서 고안될 수 있으며, 본 발명의 범위는 아래의 청구항에 의하여 결정될 수 있다.

Claims (15)

  1. 격리 영역 내에 형성된 개구부를 구비하는 기판을 처리하는 방법으로서,
    증착 금속층을 형성하기 위하여 상기 기판 상에 금속층을 증착하는 단계;
    상기 증착 금속층에 취성(brittle) 표면 변형 공정을 수행하는 단계; 및
    상기 증착 금속층에 플라스틱 표면 변형 공정을 수행하는 단계
    를 포함하는,
    기판을 처리하는 방법.
  2. 제1항에 있어서,
    상기 취성 표면 변형 공정은, 미리 증착된 물질이 상기 개구부 상부의 오버행 부분으로부터 방출되고 상기 기판 상의 다른 영역에서 재증착되도록, 금속 이온으로 상기 증착 금속층에 충격을 가하는 단계를 포함하는,
    기판을 처리하는 방법.
  3. 제1항에 있어서,
    상기 플라스틱 표면 변형 공정은, 상기 개구부 상부의 오버행 부분에서 다른 영역까지 상기 증착 금속층의 표면을 따라 상기 증착 금속층으로부터의 물질을 푸싱(pushing)하는 단계를 포함하는,
    기판을 처리하는 방법.
  4. 기판의 격리 영역 내에 형성된 개구부 내에 등각(conformal) 금속층을 증착하는 방법으로서,
    처리 챔버 내의 기판 지지부 상에 상기 기판을 배치하는 단계;
    물리 기상 증착 공정으로 상기 기판 상에 티크(thick) 영역 및 틴(thin) 영역을 구비하는 제1 금속층을 증착하는 단계
    이와 동시에 물리 기상 증착 공정으로 상기 제1 금속층 상부에 제2 금속층을 증착하며, 상기 제1 금속층으로부터 물질을 방출하고 상기 방출된 물질을 상기 제2 금속층에 재증착하며, 상기 제1 금속층의 티크 영역으로부터 상기 제1 금속층의 틴 영역으로 금속을 푸싱하는 단계
    를 포함하는,
    등각 금속층을 증착하는 방법.
  5. 제4항에 있어서,
    상기 제1 금속층의 증착 동안 제1 에너지 레벨로 그리고 상기 제2 금속층의 증착 동안 제2 에너지 레벨로 상기 기판에 전기 바이어스가 노출되며, 상기 제2 에너지 레벨은 상기 제1 에너지 레벨보다 적어도 세 배 이상인,
    등각 금속층을 증착하는 방법.
  6. 제4항에 있어서,
    상기 제1 금속층의 증착 동안 약 50 와트 내지 150 와트의 제1 에너지 레벨로 그리고 상기 제2 금속층의 증착 동안 약 800 와트 내지 약 1200 와트의 제2 에너지 레벨로 상기 기판에 전기 바이어스가 노출되는.
    등각 금속층을 증착하는 방법.
  7. 제4항에 있어서,
    상기 제1 금속층을 증착하는 단계 및 상기 제2 금속층을 증착하는 단계 각각은, 상기 기판의 격리 영역에 대해 적어도 60°의 경사각으로 상기 기판에 하전된 입자가 향하여지도록 콜리메이터를 이용하는 단계를 포함하는,
    등각 금속층을 증착하는 방법.
  8. 제7항에 있어서,
    상기 제1 금속층의 티크 영역으로부터 상기 제1 금속층의 틴 영역으로 금속을 푸싱하는 단계는, 상기 제1 금속층의 표면 에너지를 적어도 약 50%로 감소시키는 단계 및 상기 제1 금속층에 전단력(shear force)을 인가하는 단계를 포함하는,
    등각 금속층을 증착하는 방법.
  9. 제8항에 있어서,
    상기 제1 금속층의 증착 동안 제1 에너지 레벨로 그리고 상기 제2 금속층의 증착 동안 제2 에너지 레벨로 상기 기판에 전기 바이어스가 노출되며, 상기 제2 에너지 레벨은 상기 제1 에너지 레벨보다 적어도 세 배 이상인,
    등각 금속층을 증착하는 방법.
  10. 제9항에 있어서,
    상기 제1 금속층을 증착하는 단계 및 상기 제2 금속층을 증착하는 단계 각각은, 상기 기판의 격리 영역에 대해 적어도 60°의 경사각으로 상기 기판에 하전된 입자가 향하여지게 하는 단계를 포함하는,
    등각 금속층을 증착하는 방법.
  11. 격리 영역 및 상기 격리 영역 내의 하부 부분과 측벽에 개구부를 구비하는 기판 상에 등각 금속층을 증착하는 방법으로서,
    처리 챔버 내의 기판 지지부 상에 상기 기판을 증착하는 단계;
    약 100 V보다 작은 제1 전기 바이어스를 이용하여 금속 이온이 상기 기판의 표면으로 향하여지게 하는 단계를 포함하는 제1 물리 기상 증착 공정을 상기 기판에 노출시켜 상기 기판 상에 제1 금속층을 증착하는 단계 - 상기 제1 금속층은 상기 개구부의 하부 부분 및 측벽의 상부에 티크 영역을 구비하고 상기 개구부의 측벽 상에 틴 영역을 구비함 -; 및
    적어도 250 V의 제2 전기 바이어스를 이용하여 금속 이온이 상기 기판의 표면으로 향하여지게 하는 단계를 포함하는 제2 물리 기상 증착 공정을 상기 기판에 노출시키는 단계
    를 포함하며,
    상기 제2 물리 기상 증착 공정은,
    상기 기판 상에 제2 금속층을 증착하는 단계;
    상기 제1 금속층에 금속 이온을 충돌시켜 상기 개구부의 하부 부분에의 제1 금속층으로부터 물질을 분리하고, 상기 분리된 물질을 재배치하는 단계; 및
    상기 측벽 상부의 티크 영역으로부터 상기 측벽 상의 틴 영역으로 물질을 이동시키는 단계
    를 포함하는,
    등각 금속층을 증착하는 방법.
  12. 제4항 또는 제11항에 있어서,
    상기 기판 상에 제2 금속층을 증착하는 단계는 상기 제1 금속층의 표면 에너지를 적어도 약 50%로 감소시키는 단계를 포함하는,
    등각 금속층을 증착하는 방법.
  13. 제11항에 있어서,
    상기 제1 금속층의 표면 에너지를 적어도 약 50%로 감소시키는 단계를 더 포함하며, 상기 제1 전기 바이어스가 150 와트 이하의 전력 레벨로 인가되고, 상기 제2 전기 바이어스가 약 600 와트 이상의 전력 레벨로 인가되는,
    등각 금속층을 증착하는 방법.
  14. 제13항에 있어서,
    상기 제2 물리 기상 증착 공정 동안 기판 온도는 약 200℃보다 낮은 온도로 제어되는,
    등각 금속층을 증착하는 방법.
  15. 제11항에 있어서,
    상기 분리하는 단계는 상기 증착하는 단계가 종료되기 이전에 시작되며, 상기 이동시키는 단계는 상기 분리하는 단계가 종료되기 이전에 시작되는,
    등각 금속층을 증착하는 방법.
KR1020117011732A 2008-10-22 2009-10-19 개선된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링 KR20110089149A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/256,428 2008-10-22
US12/256,428 US20100096253A1 (en) 2008-10-22 2008-10-22 Pvd cu seed overhang re-sputtering with enhanced cu ionization

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020177017595A Division KR101867531B1 (ko) 2008-10-22 2009-10-19 강화된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링

Publications (1)

Publication Number Publication Date
KR20110089149A true KR20110089149A (ko) 2011-08-04

Family

ID=42107773

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020177017595A KR101867531B1 (ko) 2008-10-22 2009-10-19 강화된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링
KR1020117011732A KR20110089149A (ko) 2008-10-22 2009-10-19 개선된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020177017595A KR101867531B1 (ko) 2008-10-22 2009-10-19 강화된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링

Country Status (5)

Country Link
US (1) US20100096253A1 (ko)
JP (1) JP5701214B2 (ko)
KR (2) KR101867531B1 (ko)
CN (1) CN102197457B (ko)
WO (1) WO2010048094A2 (ko)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5612830B2 (ja) * 2009-05-18 2014-10-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US20110101534A1 (en) * 2009-11-04 2011-05-05 International Business Machines Corporation Automated short length wire shape strapping and methods of fabricting the same
CN102290370A (zh) * 2010-06-21 2011-12-21 无锡华润上华半导体有限公司 导电插塞的制作方法
US9330939B2 (en) * 2012-03-28 2016-05-03 Applied Materials, Inc. Method of enabling seamless cobalt gap-fill
US9076823B2 (en) 2013-09-11 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Bi-layer metal deposition in silicide formation
US9831074B2 (en) 2013-10-24 2017-11-28 Applied Materials, Inc. Bipolar collimator utilized in a physical vapor deposition chamber
US9528185B2 (en) 2014-08-22 2016-12-27 Applied Materials, Inc. Plasma uniformity control by arrays of unit cell plasmas
US10697057B2 (en) * 2016-11-18 2020-06-30 Applied Materials, Inc. Collimator for use in a physical vapor deposition chamber
CN107978558A (zh) * 2017-11-23 2018-05-01 长江存储科技有限责任公司 导通孔的铜填充工艺
JP2022513448A (ja) * 2018-12-17 2022-02-08 アプライド マテリアルズ インコーポレイテッド 封入のためのｐｖｄ指向性堆積
US20210020484A1 (en) * 2019-07-15 2021-01-21 Applied Materials, Inc. Aperture design for uniformity control in selective physical vapor deposition

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4756810A (en) * 1986-12-04 1988-07-12 Machine Technology, Inc. Deposition and planarizing methods and apparatus
DE69129081T2 (de) * 1990-01-29 1998-07-02 Varian Associates Gerät und Verfahren zur Niederschlagung durch einen Kollimator
US5478455A (en) * 1993-09-17 1995-12-26 Varian Associates, Inc. Method for controlling a collimated sputtering source
US5639357A (en) * 1994-05-12 1997-06-17 Applied Materials Synchronous modulation bias sputter method and apparatus for complete planarization of metal films
WO1997041598A1 (en) * 1996-04-26 1997-11-06 Sony Corporation Apparatus and method for improved deposition of conformal liner films and plugs in high aspect ratio contacts
JP4947834B2 (ja) * 1997-11-26 2012-06-06 アプライド マテリアルズ インコーポレイテッド ダメージフリー被覆刻設堆積法
US6077779A (en) * 1998-05-22 2000-06-20 Taiwan Semiconductor Manufacturing Company Multi-step deposition to improve the conformality of ionized PVD films
US6100200A (en) * 1998-12-21 2000-08-08 Advanced Technology Materials, Inc. Sputtering process for the conformal deposition of a metallization or insulating layer
JP4021601B2 (ja) * 1999-10-29 2007-12-12 株式会社東芝 スパッタ装置および成膜方法
US6969448B1 (en) * 1999-12-30 2005-11-29 Cypress Semiconductor Corp. Method for forming a metallization structure in an integrated circuit
WO2002068821A2 (en) * 2001-02-28 2002-09-06 Lightwave Microsystems Corporation Microfluidic control using dieletric pumping
US6730605B2 (en) * 2001-04-12 2004-05-04 Tokyo Electron Limited Redistribution of copper deposited films
CN100355058C (zh) * 2001-05-04 2007-12-12 东京毅力科创株式会社 具有连续沉积和蚀刻的电离pvd
WO2003030224A2 (en) * 2001-07-25 2003-04-10 Applied Materials, Inc. Barrier formation using novel sputter-deposition method
US7901545B2 (en) * 2004-03-26 2011-03-08 Tokyo Electron Limited Ionized physical vapor deposition (iPVD) process
US20040127014A1 (en) * 2002-12-30 2004-07-01 Cheng-Lin Huang Method of improving a barrier layer in a via or contact opening
US7294574B2 (en) * 2004-08-09 2007-11-13 Applied Materials, Inc. Sputter deposition and etching of metallization seed layer for overhang and sidewall improvement
US20080190760A1 (en) * 2007-02-08 2008-08-14 Applied Materials, Inc. Resputtered copper seed layer
JP2007197840A (ja) * 2007-04-06 2007-08-09 Canon Anelva Corp イオン化スパッタ装置

Also Published As

Publication number Publication date
US20100096253A1 (en) 2010-04-22
JP2012506638A (ja) 2012-03-15
CN102197457A (zh) 2011-09-21
KR101867531B1 (ko) 2018-06-15
CN102197457B (zh) 2016-05-18
KR20170076817A (ko) 2017-07-04
JP5701214B2 (ja) 2015-04-15
WO2010048094A2 (en) 2010-04-29
WO2010048094A3 (en) 2010-07-22

Similar Documents

Publication Publication Date Title
KR20110089149A (ko) 개선된 구리 이온화를 이용한 ｐｖｄ 구리 시드 오버행 재-스퍼터링
US11309169B2 (en) Biasable flux optimizer / collimator for PVD sputter chamber
JP4021601B2 (ja) スパッタ装置および成膜方法
US9399812B2 (en) Methods of preventing plasma induced damage during substrate processing
US6673716B1 (en) Control of the deposition temperature to reduce the via and contact resistance of Ti and TiN deposited using ionized PVD techniques
CN107002220B (zh) 在基板处理腔室中使用的准直器
KR101760846B1 (ko) 고 종횡비 피처들에서 금속을 증착하는 방법
US6652718B1 (en) Use of RF biased ESC to influence the film properties of Ti and TiN
JP4429605B2 (ja) シーケンシャルな堆積及びエッチングを備えたイオン化ｐｖｄ方法及び装置
TWI328258B (en) Aluminum sputtering while biasing wafer
US20030015421A1 (en) Collimated sputtering of cobalt
US8476162B2 (en) Methods of forming layers on substrates
US20040222082A1 (en) Oblique ion milling of via metallization
JP2004526868A5 (ko)
EP0790329A1 (en) Method and apparatus for improved low pressure collimated magnetron sputter deposition of metal films
US6676812B2 (en) Alignment mark shielding ring without arcing defect and method for using
KR20140001203A (ko) 고 종횡비 피쳐들 내에 금속을 증착하기 위한 방법들
US20090321247A1 (en) IONIZED PHYSICAL VAPOR DEPOSITION (iPVD) PROCESS
US8016985B2 (en) Magnetron sputtering apparatus and method for manufacturing semiconductor device
WO2009117494A2 (en) Methods for forming a titanium nitride layer
EP4174208A1 (en) Pvd method and apparatus
TWI839710B (zh) 用於pvd濺射腔室的可偏壓通量優化器/準直器
CN118127471A (zh) 用于pvd溅射腔室的可偏压式通量优化器/准直器
CN118127470A (zh) 用于pvd溅射腔室的可偏压式通量优化器/准直器
JPH10298750A (ja) スパッタリング装置

Legal Events

Date Code Title Description
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
E90F Notification of reason for final refusal
AMND Amendment
A107 Divisional application of patent