KR20110079872A - 통신 네트워크에서 시간 및 주파수 전송을 위한 방법 및 장치 - Google Patents

Abstract

패킷 네트워크 상에서 타임 서버와 타임 클라이언트 사이에서의 시간 동기화를 위한 타이밍 시스템이 제공된다. 타이밍 시스템은 현재 타임스탬프 정보를 생성하는 타임 서버 및 위상 동기 루프 구동 클라이언트 클럭 카운터를 구비한 타임 클라이언트를 포함한다. 타임 클라이언트는 패킷 네트워크 상에서 타임 서버와 타임 전송 프로토콜 메시지를 주기적으로 교환하고, 타임스탬프 정보에 의거하여 추정된 클라이언트 타임을 계산한다. 타임 클라이언트 내의 위상 동기 루프는 입력으로서 추정된 서버 타임을 나타내는 주기 신호를 수신하고, 타임 클라이언트 클럭 카운터에 의해 표시된 시간과 추정된 서버 타임 사이에 에러차를 나타내는 신호를 계산한다. 최후에는 타임 서버의 시간에 록킹된 위상 동기 루프에 의해 구동된 클라이언트 클럭 카운터에 의해 표시된 시간을 나타내는 소정 에러 범위 또는 제로로 에러차가 수렴된다.

Description

통신 네트워크에서 시간 및 주파수 전송을 위한 방법 및 장치{METHOD AND APPARATUS FOR TIME AND FREQUENCY TRANSFER IN COMMUNICATION NETWORKS}

본 발명은 패킷 네트워크에서 시간 및 주파수 동기화에 관한 것이고, 특히 패킷 네트워크에서 패킷 지연 변동(PDV)의 문제를 해결하기 위해 시간 전송 프로토콜과 위상 동기 루프(PLL) 구조를 통합하는 방법 및 시스템에 관한 것이다.

대역폭에 대한 필요가 증가함에 따라, 시간 분할 다중(TDM) 네트워크는 스케일러빌리티(scalability), 운영 비용, 및 유지에 있어서 한계에 직면하고 있다. 비용과 운영 효율을 실현하기 위해 회로-기반 전송을 패킷-기반(이더넷) 전송으로 교체해야 하는 텔레커뮤니케이션 캐리어에 있어서의 이러한 결과는 네트워크에 대하여 새로운 레벨의 유연성 및 동적 구조를 가져오는 적정 가격에서 커스토머로부터 증가된 대역폭 요구를 충족시켜서 더 다층화되고 시간-기반 또는 온-디맨드 서비스를 제공한다.

회로-기반 TDM 네트워크로부터 패킷-기반 네트워크로의 변화와, 차례로 캐리어 이더넷 기술의 발전에 있어서 동기화가 중요하다. 캐리어 이더넷의 발전을 방해하는 기술적 도전 중 하나는 무선 백홀(backhaul) 및 임대 라인 서비스를 이행하기 위한 절대적으로 필수적인 능력인 소스와 목적지 사이의 네트워크에 있어서의 매우 정확한 클럭 동기화에 대한 요구이다. 전통적으로, 이러한 서비스는 T1/E1 및 SONET/SDH 등의 동기화 기술을 통해 이행되었다. 그러나, 이더넷 네트워크는 원래 비동기식이고, 정확한 클럭 동기화와 네트워크에 있어서의 분배 능력을 필요로 하지 않고 데이터를 전송하기 위해 설계되었다.

적당한 주파수 동기화 없이 타이밍 센시티브 서비스를 수행하는 패킷 네트워크는 과도한 지터(jitter)를 생성하고, TDM 장치에 대한 인터페이싱 시에 실패할 수 있다. 네트워크-와이드 주파수 동기화는 다음 세대 네트워크에서의 성능 측정, 서비스 보장, 및 실시간 서비스에 의해 만들어진 새로운 요구이다. 서비스 제공자는 원격 네트워크 엘리먼트를 동기화의 소스로부터 분리시키는 패킷 스위치드 네트워크 상에서의 회선 대행 서비스(circuit emulation service)(CES) 및 다른 서비스에 대한 타이밍(주파수 동기화) 요구를 충족시킬 필요가 있다. 모바일 오퍼레이터는 드롭된 콜을 회피하고, 서비스 품질(QoS)을 유지하기 위해 요구되는 동기화 정확도를 지지할 수 있다는 것을 보증할 필요가 있다.

시간[즉, 시각(time of day) 또는 월-클럭(wall-clock)] 동기화는 통신 네트워크의 기능을 위해 본질적으로 중요하다. 이것은 네트워크 상의 모든 장치(스위치, 라우터, 게이트웨이 등)를 위해 공통 시간 기준을 제공한다. 동기화된 시간이 없으면 불가능하지 않더라도 장치 사이의 정보를 정확하게 관련시키기 어렵다. 네트워크 보안의 영역에 있어서, 네트워크 엔지니어가 각 라우터와 모든 네트워크 서비스 사이의 로그를 성공적으로 비교할 수 없으면 사건의 신뢰할만한 그림을 개발하기가 매우 어렵다.

현재, T1/E1, SONET/SDH, 및 글로발 포지셔닝 시스템(GPS) 등의 동기화 기술을 통해 텔레콤 네트워크에서의 타이밍이 이행된다. 따라서, 패킷 네트워크에 걸쳐 서비스의 정확한 동기화를 보장하기 위해 캐리어는 회로-기반 T1/E1 접속 및 GPS 수신기 등의 고가의 솔루션에 의지한다. 이러한 기존의 모든 타이밍 방법은 다수의 커스토머 사이트 또는 기지국에서 하드웨어를 위해 상당한 자본 투자를 필요로 한다. 예컨대, GPS 수신기는 각 기지국에 설치되어 CES 인터페이스와 기지국 T1/E1 입력 사이에서 CES 패킷을 리타이밍(re-timing)하기 위해 안정된 클럭 기준으로서 사용된다. 기지국에 의해 수신된 타이밍 신호는 정밀하고 안정되도록 리타이밍된다. 그러나, GPS-기반 리타이머의 단점은 실제적인 비용과 구현 부담을 포함하는 것이다. 각 기지국에 상당한 자본 비용을 요하는 GPS 수신기를 장착할 필요가 있다. 세계의 수백만 기지국에 의해 요구된 투자액이 상당하다. 다른 염려는 GPS 신호가 실내 또는 대도시 지역에서 약할 수 있기 때문에 기존의 GPS는 모든 사이트를 위한 알맞은 솔루션이 될 수 없다는 것이다. 또한, 일부 무선 오퍼레이터는 미국에 의해 제어되는 GPS 신호를 의도적으로 사용하길 원하지 않을 수 있다.

이러한 이유로 인해 텔레커뮤니케이션 제공자는 이러한 지출을 제거하는 대체 솔루션을 찾고 있다. 최근 기술 발전으로 인해 가능성의 증가는 패킷-기반 네트워크 상에서 시간 및 주파수 동기화를 이행하게 된다. 이러한 패킷 기술 상에서의 대체 동기화 솔루션은 시간 및 주파수 동기화가 비동기식 이더넷, IP, 및 MPLS 패킷 네트워크에 걸쳐 분배되는 것을 가능하게 한다. 캐리어는 타임-센시티브 애플리케이션(time-sensitive application)을 위해 고품질 서비스를 유지하면서 GPS 수신기와 T1/E1을 제거함으로써 그 운영 비용을 낮출 수 있다.

다수의 서비스 제공자는 네트워크 타임 프로토콜(NTP)을 LAN과 WAN을 통한 시간 동기화를 위한 가장 인기있는 프로토콜로 보고 있다. 그러나, NTP는 텔레콤 등급 시간 및 주파수 동기화를 위한 정확한 필요를 현재 충족시키지 않는다. NTP 패킷이 다른 임의의 패킷과 같은 스위치 또는 라우터에 있어서의 이더넷 피지컬(Ethernet physical)과 미디어 액세스 컨트롤(MAC) 계층을 통과하여 패킷이 엔드-시스템 소프트웨어 스택에 도달할 때까지 동기화가 처리되지 않는다. 따라서, 동기화 신호는 오퍼레이팅 시스템 레이턴시에 의존하는 넌-디터미니스틱 어마운트(Non-deterministic amount)에 의해 지연된다.

매우 정확한 타이밍 딜리버리를 약속하는 다른 프로토콜은 IEEE 1588 Precision Time Protocol(PTP)이다. IEEE 1588의 채택에 대한 주요 장애물은 상기 프로토콜이 현재/기존 네이티브 이더넷 인터페이스 카드에서 매끄럽게 구현될 수 없다는 것이다. 이러한 프로토콜을 필요로 하는 네트워크는 이러한 카드를 IEEE 1588 순응 카드로 교체해야 한다. 이로 인해 프로토콜의 구현은 네트워크 엔지니어가 기꺼이 부딪힐 수 없는 것과 관련된 비용을 갖는다.

특히 네트워크에서 송신 지연과, 엔드-시스템의 프로토콜 계층에 있어서의 처리 지연에 불확실성이 있는 경우에 패킷 네트워크 상에서의 정확한 시간 동기화는 달성되기 어렵다. 패킷 지연 변동(PDV)은 통신 네트워크에서의 열악한 클럭 동기화의 주요인이다. PDV는 패킷 네트워크 상에서 타이밍-센시티브 트래픽을 전송하는 경우에 적절하게 완화되어야 한다.

따라서, 엔드-시스템이 기준 소스와 동기화된 시간 및 주파수를 유지하도록 하기 위해 PDV를 포함하는 타이밍 불확실성을 최소화하도록 기준 소스와의 동기화를 엔드-시스템이 시도할 수 있도록 하는 방법 및 시스템이 필요하다.

본 발명은 패킷 네트워크 상에서 타임 서버와 하나 이상의 타임 클라이언트 사이에서 시간 및 주파수를 동기화하는 방법 및 시스템을 제공한다. 타임 전송 메시지는 상기 타임 서버와 상기 타임 클라이언트 사이에서 교환된다. 클라이언트에서의 타임 전송 프로토콜은 지연 변동을 경험하는 타임 전송 메시지를 식별하여 폐기하기 위해 타임스탬프 정보의 수신과 이용을 관리한다. 이어서, 상기 프로토콜은 나머지 "클린" 타임스탬프 정보로부터 계산된 클럭 오프셋을 통합함으로써 추정된 서버 타임을 계산한다. 상기 추정된 서버 타임은 타임 전송 프로토콜 메시지의 각 교환에 의해 주기적으로 업데이팅된다. 타임 클라이언트 내의 위상 동기 루프는 입력으로서 상기 추정된 서버 타임을 수신하고, 상기 추정된 서버 타임과 타임 클라이언트 클럭 카운터에 의해 표시된 시간 사이의 에러차를 나타내는 신호를 계산한다. 타임 클라이언트 클럭 카운터는 제 1 이용 가능한 경가된 서버 타임의 값에 의해 최초로 로딩된다. 이후, 각 에러 신호 생성 후에 상기 에러 신호에 대응하는 주파수를 가진 위상 동기 루프 내의 오실레이터는 타임 클라이언트 클럭 카운터를 제어하고 업데이팅한다. 결국 에러차는 0(zero)으로 수렴되거나 위상 동기 루프의 오실레이터에 의해 구동된 클라이언트 클럭 카운터에 의해 표시된 시간을 나타내는 소정 에러 범위가 타임 서버의 시간으로 록킹(locking)된다.

본 발명의 일실시형태에서는 패킷 네트워크 상에서의 시간 동기화를 위한 타이밍 시스템이 제공된다. 상기 타이밍 시스템은 현재 타임스탬프 정보를 생성하는 서버 클럭을 가진 타임 서버, 클라이언트 클럭을 가진 타임 클라이언트를 포함하고, 상기 타임 클라이언트는 시간 추정 기기와 위상 동기 루프 구동 클라이언트 클럭 카운터를 갖는다. 타임 클라이언트는 상기 패킷 네트워크를 통해 상기 타임 서버와 타임 전송 프로토콜 메시지를 주기적으로 교환하고, 상기 타임스탬프 정보에 의거하여 추정된 클라이언트 타임을 계산한다.

다른 실시형태에서는 서버 클럭을 가진 타임 서버와 클라이언트 클럭을 가진 타임 클라이언트 사이에서 패킷 네트워크 상에서의 시간 동기화 방법이 제공되고, 상기 타임 클라이언트는 시간 추정 기기와 위상 동기 루프 구동 클럭 카운터를 갖는다. 상기 방법은 패킷 네트워크 상에서의 타임 서버로부터 전송 프로토콜 메시지를 수신하는 스텝, 상기 클라이언트 클럭과 상기 서버 클럭 사이의 현재의 클럭 오프셋을 추정하는데 사용하는 타임스탬프 정보를 상기 타임 서버로부터 수신하는 스텝, 지연 변동을 경험하는 타임 전송 프로토콜 메시지를 식별하여 폐기하는 스텝, 추정된 서버 타임을 주기적으로 계산하는 스텝, 및 상기 추정된 서버 타임에 의거하여 추정된 클라이언트 타임을 계산하는 스텝을 포함한다.

본 발명의 또 다른 실시형태에서는 패킷 네트워크 상에서의 시간 동기화를 위한 타이밍 시스템이 제공된다. 상기 타이밍 시스템은 타임스탬프 정보를 생성하는 타임 서버를 포함하고, 상기 타임 서버는 서버 클럭과, 상기 타임 서버와 전기적으로 통신하는 타이밍 전송 노드를 갖는다. 상기 타이밍 전송 노드는 상기 패킷 네트워크 상의 하나 이상의 타임 클라이언트에 타임 전송 프로토콜 메시지 형태로 상기 타임스탬프 정보를 송신하고, 상기 하나 이상의 타임 클라이언트는 각각 클라이언트 클럭을 갖는다. 상기 타임 전송 프로토콜 메시지는 타임 전송 프로토콜에 따라 상기 타임 서버와 상기 하나 이상의 타임 클라이언트 사이에서 주기적으로 교환된다.

본 발명의 완전한 이해와 그 특징 및 장점은 첨부 도면을 참조하는 경우에 이하의 상세한 설명을 참조함으로써 더 용이하게 이해될 것이다.

도 1은 본 발명의 원리에 따라 구성된 시간 및 주파수를 위한 예시적 무선 시스템 구조의 블록도이다.
도 2는 본 발명의 원리에 따라 구성된 시간 및 주파수를 위한 예시적 무선 시스템 구조의 블록도이다.
도 3은 투-웨이 타임 전송 프로토콜의 그래피컬 리프리젠테이션이다.
도 4는 본 발명의 원리에 따라 구성된 타임 서버/타임 클라이언트 동기화 시스템의 블록도이다.
도 5는 본 발명의 원리에 따라 구성된 타임 서버/타임 클라이언트 동기화 시스템의 대체 실시형태를 나타낸 블록도이다.
도 6은 도 4 및 도 5의 전압 제어된 오실레이터의 블록도이다.
도 7은 도 4 및 도 5의 제어된 오실레이터의 성능 특성의 그래피컬 리프리젠테이션이다.
도 8은 도 4 및 도 5의 전압 제어된 오실레이터의 주파수를 제어하는 디지털 아날로그 컨버터를 나타낸 블록도이다.
도 9는 본 발명의 원리에 따른 타임 클라이언트 PLL의 폐루프 컨트롤 모델의 블록도이다.
도 10은 폐루프 시스템으로서의 클라이언트 PLL의 다른 블록도이다.
도 11은 본 발명에 의해 사용되는 아날로그 PLL의 블록도이다.

상기 발명의 내용과 이하의 상세한 설명은 예시와 설명을 위한 것이고, 청구범위에 따라 본 발명에 대한 추가 설명을 제공하기 위한 것임을 이해해야 한다. 발명의 내용과 설명은 발명의 내용 또는 설명에 개시된 특징에 본 발명의 범위를 정의 또는 한정하고자 하는 것이 아니다. 본 발명은 패킷 네트워크 상에서 타임 서버와 타임 클라이언트 사이에 시간 동기화 방법 및 시스템을 제공한다.

본 발명은 시간 및 주파수가 전송되는 패킷 네트워크에서 구현될 수 있다. 타임 서버, 타이밍 전송 노드(예컨대, 라우터, 스위치, 게이트웨이, 무선 액세스 포인트 등), 및 타임 클라이언트[예컨대, 라우터, 스위치, 게이트웨이, 무선 액세스 포인트, 데스크탑 컴퓨터, 랩탑, 퍼스널 디지털 어시스턴트(PDA), VoIP 폰, 데이터 서버 등]로 이루어진 센트럴 타이밍 시스템이 제공된다. 타임 서버와 하나 이상의 타임 클라이언트 사이의 통신은 유선 또는 무선이 가능하다. 센트럴 타이밍 시스템과 타임 클라이언트 사이의 통신은 이더넷, IP, PBT, MPLS, WiFi, WiMax 등의 몇가지 네트워크를 통해 이루어질 수 있다. 기준 시간 소스는 루비듐 아토믹 클럭(Rubidium atomic clock) 등의 안정되고 정확한 클럭 소스를 가진 타임 서버 또는 GPS가 될 수 있다. 타임 서버의 기능은 타임-크리티컬(time-critical) 이벤트 정보와 현재 타임 정보의 생성과, 이 정보를 타임 클라이언트로 송신하는 것이다.

본 발명의 일실시형태에서는 2개의 컴포넌트, 타임 서버와 타임 클라이언트 사이에서 메시지를 교환하기 위한 타임 전송 프로토콜과, 타임 클라이언트에서 위상 동기 루프(PLL)/클럭 구조가 제공된다. 타임 전송 프로토콜은 메시지가 타임 서버와 타임 클라이언트 사이에서 교환되게 한다. 각 프로토콜이 교환된 후 클라이언트 내의 프로토콜 엔진은 타임 서버에서 현재 타임 기준을 추정한다. 프로토콜에 있어서, 클라이언트가 지연 변동을 경험한 타임 전송 프로토콜 메시지를 식별하고 폐기하도록 하기 위해 서버와 클라이언트 사이에서 타임스팸프 정보가 송신된다. 프로토콜은 서버와 클라이언트 클럭 사이에서의 클럭 오프셋을 계산하고, 타임 서버의 현재 타임의 컴퓨테이션에 이것을 통합시킨다.

PLL로의 기준 입력은 즉시이거나 서버의 필터링된 추정된 타임이 될 수 있다. PLL은 서버 클럭을 록킹하기 위해 이 추정된 타임을 사용한다. PLL은 4개의 메인 컴포넌트 : 위상 검출기, 루프 필터, 아날로그 제어된 오실레이터, 및 클럭 카운터를 갖는다. 위상 검출기는 추정된 서버 현재 타임(기준 신호)과 추정된 클라이언트 현재 타임의 출력 신호(PLL 출력) 사이의 차이로서 에러 신호를 컴퓨팅한다. 에러 신호는 입력 신호에 있어서 가능한 지터와 노이즈를 제거해야 하는 루프 필터로 통과한다. 필터링된 에러는 제어된 오실레이터를 구동하기 위해 대응 제어 신호로 맵핑/송신된다. 제어 신호는 전압 제어된 오실레이터(VCO)를 위한 전압 또는 전류 제어된 오실레이터(CCO)를 위한 전류가 될 수 있다. 통상적으로 센터 주파수를 가진 제어된 오실레이터는 루프 필터의 출력 신호에 의해 결정된 주파수에서 진동한다.

처음에 PLL은 제 1 이용 가능 서버 현재 타임 추정을 위해 대기한다. 제 1 서버 타임이 추정되면 클럭 카운터로 로딩된다. 이점으로부터 앞으로 폐루프 방식으로 동작하도록 PLL이 개시된다. 각 시간에 서버 현재 타임은 프로토콜 교환 후에 추정되고(즉, 인스턴트 샘플링시에) 이 값과 클라이언트 클럭 카운터에 의해 표시된 현재 타임 사이의 에러차가 컴퓨팅된다. 이 에러 텀(error term)은 VCO의 주파수를 출력이 제어하는 루프 필터로 송신된다. 차례로 VCO의 출력은 타임 클라이언트의 클럭 주파수를 제공하고, 클럭 카운터를 구동한다. 시간의 기간 후에 에러 텀은 PLL이 인커밍 타임 베이스, 즉 타임 서버의 타임 베이스에 록킹된 것을 나타내는 제로로 수렴될 것으로 예상된다.

이제 유사 번호가 유사한 엘리먼트를 나타내는 도면을 참조하면, 본 발명의 원리에 따라 구성되고 통상적으로 "10"으로 표시된 패킷 네트워크를 위한 시스템 구조의 블록도가 도 1에 도시되어 있다. 도 1 및 도 2는 본 발명에 의해 사용된 시간 및 주파수 동기화 구조의 실시형태를 나타낸다. 메시지를 요청하고 응답하는 패킷 네트워크(12)는 타임 서버(14) 사이에서 송신될 수 있고, 타임 클라이언트(16)는 유선 통신 시스템(도 1) 또는 무선 통신 시스템(도 2)이 될 수 있다. 상기 구조는 라우터, 스위치, 게이트웨이, 무선 액세스 포인트 등으로 한정되지 않지만 이것을 포함할 수 있는 네트워크 노드(도시되지 않음)와 타임 서버(14)를 포함하는 센트럴 타이밍 시스템으로 구성된다.

또한, 상기 구조는 센트럴 타이밍 시스템의 네트워크 노드를 통해 타임 서버(14)와 통신하는 하나 이상의 타임 클라이언트(16)를 포함한다. 타임 클라이언트(16)는 라우터, 스위치, 게이트웨이, 무선 액세스 포인트, 데스크탑 컴퓨터, 랩탑, 퍼스널 디지털 어시스턴트(PDA), VoIP 폰, 데이터 서버 등에 한정되지 않지만 이를 포함하는 통신 신호를 수신할 수 있는 모든 장치가 될 수 있다. 센트럴 타이밍 시스템과 타임 클라이언트(16) 사이의 통신은 이에 한정되지 않지만, 이더넷, 인터넷 프로토콜(IP), 프로바이더 백본 트랜스포트(PBT), 멀티 프로토콜 라벨 스위칭(MPLS), WiFi, 월드와이드 인터오퍼러빌리티 포 마이크로웨이브 액세스(WiMax) 등의 다수의 상이한 타입의 네트워크를 통해 이루어질 수 있다.

도 1은 패킷 네트워크에 있어서 시간 및 주파수 동기화를 달성하는 본 발명의 원리에 따라 사용된 유선 시스템 구조를 나타낸다. 기준 시간 소스(18)는 예컨대 루비듐 아토믹 클럭 등의 매우 안정적이고 정확한 클럭 소스를 가진 타임 서버(14) 또는 GPS에 의거할 수 있다. 또한, 기준 시간 소스(18)는 싱글 빌딩 마스터 타이밍 서블라이인 빌딩 인테그레이티드 타이밍 서플라이(BITS)로부터 취해질 수 있다. BITS는 통상적으로 센트럴 오피스(CO)를 통해 DS1 및 DS0 레벨 타이밍을 공급한다. BITS는 오직 외측 CO로부터 타이밍을 수신하기 때문에 BITS 컨셉은 CO로 진입하는 동기화 링크의 수를 최소화한다. 타임 서버(14) 실시간은 S로 표시된다. 타임 서버 클럭 주파수는 f_s로 표시되고, 타임 클라이언트 클럭 주파수는 f_c로 표시된다. 본 발명을 채용한 상기 구조는 클라이언트로 타임을 송신하고, 동시에 클라이언트의 클럭 주파수를 서버 클럭 주파수와 동기화한다.

도 2는 패킷 네트워에서 시간 및 주파수 동기화를 달성하는 본 발명의 원리에 따라 사용된 무선 시스템 구조를 나타낸다. 도 2에 있어서, S는 타임 서버 액추얼 타임을 나타내고, C는 클라이언트 클럭을 나타낸다. 타임 클라이언트(16)의 싱글 로컬 클럭은 C=L_clock으로 나타낸다. 타임 클라이언트(16)가 프리-러닝 하드웨어 클럭(free-running hardware clock)과 위상 동기 루프(PLL) 디서플린드 클럭(Phased Lock Loop disciplined clock)를 가진 경우에 각각 L_clock 및 C로 표시된다. 시간 t≥0에서의 C에 대한 클럭(S)의 오프셋은 θ(t)=(C(t)-S(t))이다. 이것을 상대 오프셋으로서 나타낸다. 시간 t≥0에서의 C에 대한 클럭(S)의 스큐(skew)는 δ(t)=(C'(t)-s'(t))이다. 이것을 상대 스큐로서 나타낸다. 상대 오스셋(θ)과 스큐(δ)가 제로이면 2개의 클럭은 특정 모멘트에서 동기화되었다고 한다. 때로는 계속되는 논의에서 상대 오프셋과 상대 스큐를 각각 간단하게 오프셋과 스큐로 나타낼 수 있다.

다음 논의는 타임 서버(14)와 타임 클라이언트(16) 사이에서의 타임스탬프 정보의 교환을 위한 투-웨이 타임 전송 프로토콜을 설명한다. 이 프로토콜은 네트워크 타임 프로토콜(NTP)과 IEEE 1588 프리시전 타임 프로토콜(PTP)의 베이시스를 형성한다. 이 프로토콜의 기초적 가정(underlying assumption)은 클라이언트-서버 통신의 포워드 및 리버스 경로가 고정된 통신 지연에 있어서 대칭이라는 것이다.

투-웨이 타임 전송 프로토콜의 목적은 클라이언트 장치의 세트가 그 클럭상에서의 시간 측정과 서버 장치상에서의 시간 측정 사이의 오프셋을 결정하게 하는 것이다. 예컨대, 변수 t가 물리적 시간 기준을 나타내면 소정 클라이언트 장치를 위해 시간 t에서의 오프셋 θ(t)는 θ(t)=(C(t)-S(t))에 의해 규정되고, C(t)는 시간 t에서의 클라이언트 클럭 상에서 측정된 시간을 나타내고, S(t)는 시간 t에서의 서버 클럭 상에서 측정된 시간을 나타낸다. 클라이언트 장치는 각 클라이언트 클럭이 그 클럭과 서버 클럭 사이의 오프셋을 재계산하도록 하기 위해 서버 장치와 메시지를 주기적으로 교환한다. 이 오프셋은 시간에 의해 드리프팅(drifting)되고, 이 주기적 교환은 클럭 동기화에 있어서의 이 드리프트(drift)의 충격을 완화시킨다.

타임 전송의 가정은 이 오프셋이 이 기간에 걸쳐 안전하게 고려된 상수가 될 수 있는 매우 작은 시간 기간에 걸쳐 프로토콜 메시지의 교환이 발생한다는 것이다. 다른 가정은 클라이언트로부터 서버로 가는 메시지의 송신 시간이 서버로부터 클라이언트로 가는 메시지의 송신 시간과 동일하다는 것이다. 실제로, 포워드 및 리버스 경로는 상이한 원-웨이 딜레이, 즉 비대칭 지연을 갖는다. 비대칭 지연은 2개의 경로 상에서 비대칭 대역과 비대칭 전파(propagation)로 인한 것이다. 이것은 각 방향에 있어서 물리적 경로 길이, 네트워크 엘리먼트(스위칭 노드)의 수, 또는 포트 로딩(port loading)이 상이한 경우에 발생할 수 있다. 2개의 경로가 대칭인 경우에도 비대칭 큐잉(queueing)으로 인해 기본적으로 상이한 지연을 가질 수 있다. 비대칭 지연은 액세스 라인에 있어서 ADSL(512Kbps 업링크 및 1.5Mbps 다운링크를 가짐)와 같은 기술로 인해 현재의 네트워크에서 더 유력하다. 일부 시나리오에 있어서, 비대칭의 이슈는 포워드 및 리버스 경로가 동일한 물리적 링크와 스위칭 노드를 통해 통과하는 루트 피닝 기술(route pinning technique)에 의해 해결될 수 있다. 루트 피닝에 의해 루트의 2개의 방향은 동일하게 될 각 방향에 있어서 "트루(true)" 최소 지연(상세히 후술함)을 야기하는 동일한 링크와 노드를 가로지르도록 보증된다. 결국, 클라이언트와 서버는 메시지를 송신 및 수신하는 시간을 측정할 수 있는 것으로 가정된다.

이러한 가정이 특정 애플리케이션에 있어서 강화되는 정도는 클라이언트 장치에서 측정된 오프셋의 정확도를 결정한다. 타임 클라이언트(16)와 서버(14) 사이에서 타임 오프셋(θ) 및 지연(d_CS=d_SC=d)을 컴퓨팅하기 위한 기본 원리가 도 3에 도시되어 있다. 임의의 프로토콜 트랜잭션(transaction)에 있어서, 타임 클라이언트(16)는 우선 메시지가 송신된 타임스탬프(T₁)을 포함하는 요청 메시지(20)를 타임 서버(14)로 송신한다. 서버(14)는 이 메시지를 수신하는 시간(T₂)를 노팅(noting)하고, 나중에 시간(T₁)을 포함하는 응답 메시지(22)를 클라이언트(16)로 송신하고, 클라이언트는 제 1 메시지, 서버가 그 메시지를 수신하는 시간(T₂), 및 서버가 커런트 메시지(22)를 송신하는 시간(T₃)을 송신한다. 클라이언트(16)는 이 메시지(T₄)를 수신하는 시간을 노팅한다. 2개의 경로를 위한 지연이 대칭이라는 가정하에 이하의 관계가 도출될 수 있다.

T₂=T₁-θ+d

T₄=T₃+θ+d

이 식으로부터 타임 클라이언트는 타임 오프셋(θ)과 고정된 지연(d)을 다음과 같이 컴퓨팅한다:

이러한 가정이 특정 애플리케이션에 있어서 강화되는 정도는 정확도를 결정한다. 실제로 네트워크에 걸친 지연은 상이한 지연[d(i)]을 경험한 i-th 패킷에 의해 상수가 아니고, d(i)는 d(i)=d+ε(i)로 표현될 수 있다. 변수[ε(i)]는 특정 패킷 송신에 있어서 각 홉에 의해 제공된 랜덤 성분의 합을 나타낸다. 따라서, 클라이언트 클럭 동기화 알고리즘으로의 입력은 ε(i)에 대응하는 에러 성분을 포함하고, 클럭 동기화에 대한 PDV의 유해한 충격을 최소화하기 위해 거의 필터링되어야 한다.

클럭 동기화 네트워크에 있어서, 타임 서버(14) 소스는 GPS 또는 BITS 등의 확실하고, 안정되고, 정확한 기준이다. 그러나, 타임 클라이언트(16)에서의 동기화 성능은 몇가지 다른 요인에 의존한다. 이러한 요인 중 하나는 타임 전송 프로토콜과 세팅이다. 타임 전송 프로토콜의 타입과 그 세팅(초당 프로토콜 메시지, 원-웨이 또는 투-웨이 메시지 전송, 유니캐스트 또는 브로드캐스트/멀티캐스트 메시지 분배, 타임 서버의 리던던시, 타임 서버 소스의 품질 레벨 등)은 동기화 성능에 영향을 준다. 원-웨이 전송는 한 방향에서 시작하는 타이밍 프로토콜 메시지만을 요구하는 비대칭 동작이다. 예컨대, 서버 클럭에서 시작하고, 클라이언트 클럭에서 종료되는 타이밍 플로우를 고려한다. 도 3의 4개의 타임스탬프({T₁,T₂,T₃,T₄}) 중 2개({T₃,T₄})만이 이 모드에서 필요하다. 투-웨이 타임스탬프 동작은 양방으로 타이밍 메시지 플로우를 필요로 한다. 따라서, 도 3의 4개의 타임스탬프({T₁,T₂,T₃,T₄}) 모두 시간 동기화에서 사용된다.

투-웨이 타임 프로토콜 트랜잭션에 있어서, 타임스탬프 플로우는 통상적으로 하나의 엘리먼트, NTP에서의 클라이언트, 및 IEEE 1588에서의 서버에 의해 개시된다. 원-웨이 메시징 프로토콜은 투-웨이 메시징 프로토콜이 주파수와 시간 분배를 제공하는 반면 주파수 분배만을 제공한다. 원-웨이 메시징 프로토콜은 주파수가 공지된 서버(14)로부터 주파수 정보를 전송한다. 시간 분배 프로토콜은 통상적으로 네트워크 횡단 지연 측정[레인징(ranging)]의 요구로 인해 투-웨이(즉, 양방향성)이고, 이 프로토콜은 일반적으로 대칭(또는 공지된 비대칭) 전파 시간을 가정한다.

또한, 동기화 성능은 네트워크 설계와, 트래픽 로딩, PDV, 패킷 손실, 패킷의 리오더링(reordering), 소프트웨어나 하드웨어 타임스탬핑(timestamping) 등의 그 특징에 의해 영향을 받는다. 하드웨어 타임스탬핑을 가진 타이밍 장비는 수십 나노세컨드의 측정 정확도를 갖는다. 이것은 타이밍 하드웨어가 시스템에 있어서 전체 측정 에러에 더 작은 기여를 하게 한다. 타임 전송 프로토콜 메시지의 이동 시간에 일정치 않은 지연을 인트로듀싱하기 때문에 PDV는 클럭 동기화를 상당히 디그레이딩(degrading)한다. 네트워크가 가볍게 로딩되는지 무겁게 로딩되는지, 메시지가 짧은지 긴지, 또는 네트워크 장비가 프라이어러티 큐잉(priority queueing)을 사용하는지의 여부에 상관없이 프로토콜 메시지가 지연 변동을 경험할 가능성은 여전히 존재한다. 견고한 알고리즘(robust algorithms)의 사용에 더하여 타임스탬프 필터링과 최소 지연 선택은 이러한 문제점을 완화시킬 수 있다.

타임 클라이언트(16)에서 동기화 성능에 영향을 주는 다른 요인은 클라이언트 클럭 오실레이터이다. 고안정성 오실레이터의 채택은 측정 노이즈를 감소시키고, 클라이언트 클럭 동기화 메카니즘의 능력을 향상시켜서 PDV와 같은 네트워크 장애로 인한 지터와 트랜스미션 원더(transmission wander)를 필터링 아웃한다. 몇가지 요인은 클라이언트 오실레이터의 선택시에 고려될 필요가 있다. 우선, 오실레이터의 품질은 대부분 클럭 정정이 이루어져야 할 레이트(rate)를 결정한다. 또한, 오실레이터의 품질은 대부분 임의의 클럭 리커버리 루프로 구현될 수 있는 시정수를 결정한다. 클럭 리커버리 루프의 동작은 로우-패스 필터에 의해 모델링될 수 있다. 즉, 패킷에 내재된 타이밍 정보(타임스탬프, 도착 시간, 출발 시간 등)는 결과 신호의 "디씨 컨텐트(dc content)"가 트루 타이밍 정보를 포함하고, 나머지는 필터링 아웃되어야 하는 방식으로 처리된다.

클럭의 출력이 검사될 때 클럭 노이즈의 고주파수 컨텐트는 로컬 오실레이터에 기인할 수 있고, 클럭 노이즈의 저주파수 컨텐트는 클럭 리커버리 루프의 로우-패스 필터링 동작을 받기 쉬운 기준에 기인할 수 있다. 패킷-기반 동기화 바법의 경우에 있어서 클라이언트(16)에서의 타이밍 기준 입력은 "노이지(noisy)"이고, 노이즈는 서버(14)의 클럭 노이즈에 겹쳐진 네트워크에 의해 도입된 PDV에 관련된다.

타임 클라이언트(16)에서의 동기화 성능에 영향을 주는 또 다른 요인은 클럭 리커버리 루프와 PLL 제어이다. 본 발명은 바람직하게도 그 클럭과 에어 신호를 생성하는 서버의 클럭 사이의 위상차를 측정하기 위해 타임 클라이언트(16)에서 위상 동기 루프(PLL)를 사용한다. 이 에러 신호는 클라이언트 오실레이터를 구동하는데 차례로 사용되는 제어 신호를 생성하기 위해 루프 필터에 의해 필터링된다. 이 에러를 제로 또는 허용 가능한 작은 에러 범위로 감소시기는 것이 목적이다. 또한, PLL은 오실레이터 안정성에 영향을 주는 다른 환경 조건과 서버 오실레이터 드리프트[온도 및 에이징(aging) 효과 등으로 인함]를 정정하기 위해 동작한다. PDV는 PLL 입력으로 통과되고, 더 큰 PDV와 더 많은 랜덤 노이즈 프로필, 더 복잡한 PLL 및 그 루프 필터는 타이밍 기준에 정확하게 동기화되어야 한다.

후술하는 바와 같이, 클라이언트(16)에서의 타이밍 프로토콜 메시지의 관찰된 도착 시간은 서버(14)에 관한 클라이언트(16)의 주파수 오프셋(클럭 위상 드리프트)와 네트워크 PDV에 의해 영향을 받는다. 후자의 요인은 클라이언트 클럭 동기화 메카니즘에 의해 필터링 아웃되지만 전자의 요인은 트랙킹(tracking)(즉, 요구된 주파수 동기화)된다. 또한, 클럭 동기화 메카니즘은 타이밍 프로토콜 메시지에 의해 소비된 네트워크 대역폭의 양을 최소화하기 위해 최적화되어야 한다. 또한, 동기화 메카니즘은 패킷 손실, 패킷 리오더링(reordering), 패킷 지연, PDV, 및 리라우팅, 프로텍션 스위칭에 기인하게 되는 네트워크 횡단 지연에 있어서의 드문 스텝 체인지나 네트워크 트래픽 로드 체인지에 대하여 견고하게 설계되는 것이 바람직하다.

클라이언트 클럭 오실레이터 안정성, 타임 전송 프로토콜 디자인과 세팅, 및 네트워크 디자인 상에 다수의 트레이드오프(tradeoff)가 있다. 타임 클라이언트가 더 자주 동기화될수록 오실레이터에 더 작은 안정성이 요구된다. 이것은 컨제스쳔(congestion)과 송신 에러의 경향이 적은 네트워크를 필요로 한다. 타이밍 메시지가 과도한 지연, 지연 변동, 또는 손실을 경험하면 감소된 동기화 속도(타이밍 메시지의 느린 송신 속도로 인함)는 타임 클라이언트(16)가 클라이언트 클럭의 품질을 디그레이딩하는 타이밍 에러를 축적하게 한다. 점차적으로 무거워지는 로드하에서 타이밍 메시지는 더 지연되고, 이로 인해 에러가 타임 클라이언트(16)에 축적되는데 더 많은 시간을 허용한다. 이것이 발생하면 오실레이터 타입 및 특징은 클라이언트 클럭에 축적되는 동기화 시간 에러의 양에 있어서의 결정 요인이 된다.

고안정성 오실레이터가 타임 클라이언트(16)에서 사용되지 않거나 외부 또는 동기식 이더넷 등의 물리적 계층 주파수 분배 메카니즘이 없는 경우에 하이어 레이어 타임 디스트리뷰션 프로토콜(higher layer time distribution protocol)(예컨대, NTP, IEEE 1588 등)이 사용된다. 시간 분배 프로토콜도 주파수 분배를 수행한다는 것을 주목해야 한다. 통상적으로 패킷 네트워크에 걸쳐 시간을 분배하는데 사용된 프로토콜은 주파수를 분배하는데 사용되는 동일한 프로토콜이다.

이하의 논의는 시간 및 주파수 전송-오버-패킷 네트워크(time and frequency fransfer-over-packet networks)를 위한 하이어 레이어 타임 디스트리뷰션 프로토콜의 사용에 초점을 맞춘다. 시간 분배 메시지(즉, 패킷)는 서버 클럭(18)에 의해 측정된 타임스탬프와 함께 타임 서버(14)로부터 송신된다. 큐잉, 컨텐션(contention), 및 다른 네트워크 장애가 없는 상태에서 이 패킷은 네트워크 전파 지연, 즉 최소 지연 후에 타임 클라이언트(16)에 의해 송신 및 수신된다. 큐잉 및 추가적인 지연 없이 모든 패킷은 이 최소 지연 후에 수신되거나 일정치 않은 지연에 의해 수신된다. 타임 클라이언트(16)는 로컬 클럭을 사용하는 패킷의 도착 시간을 측정하지만 이 클럭은 타임 서버 클럭에 관한 주파수 오프셋을 가질 수 있다. 관찰된 도착 시간은 큐잉과 컨텐션 등으로 인한 엑스트라 딜레이와 최소(전기적 전파) 지연을 차례로 이루는 클라이언트와 서버 사이의 트래블 지연과 주파수 오프셋(클라이언트와 서버 클럭 사이의 주파수 차이)로 인해 서버(14)에 의해 생성된 타임스탬프와 상이하다.

따라서, 본 발명은 클라이언트 클럭 주파수(f_c)를 서버 주파수(f_s)에 록킹하고, 최소[고유(intrinsic)] 지연, 레인징으로 나타낸 프로세스를 측정하기 위한 클라이언트 클럭 동기화 방법을 제공한다. 클라이언트(16)에서의 시간의 정확도는 레인징 메카니즘이 서버(14)로부터 클라이언트(16)로의 타이밍 프로토콜 메시지의 플라이트(flight)의 시간을 얼마나 정확하게 결정하는가에 의존한다.

클라이언트 엔드에서의 안정된 오실레이터 또는 동기식 이더넷 등의 주파수 분배 메카니즘의 사용에 의해 레이징이 여전히 요구되지만 클라이언트 클럭 주파수(f_c)의 서버 주파수(f_s)로의 록킹 작업은 필요치 않다. 그러나, 클라이언트(16)에서의 안정된 주파수 소스의 부재에 있어서, 클라이언트 타임 전송 프로토콜 및 클럭 동기화 메카니즘은 우선 클라이언트 클럭 주파수를 안정하고, 그후 시간을 록킹해야 한다. 수렴 시간은 소망하는 시간 정확도로 수렴되기 위한 시간이고, 레인징 절차가 수렴되는 시간과 주파수 록(lock)을 얻기 위한 시간의 합이다.

상기한 바와 같이, 동기식 이더넷 또는 유사한 기술의 사용은 시간 동기화를 위한 수렴 시간을 현저히 감소시킴으로써 제 1 텀(주파수 록을 얻는 시간)을 제거한다. 그러나, 하이어 레이어 타임 전송 솔루션이 주파수와 시간을 동시에 어댑팅(adapting)하는데 사용되면 그 수렴 시간이 길어진다. 일단 수렴이 이루어지면 시간 분배 시스템은 안정-상태 에러를 최소화하기 위해 계속해서 동작한다. 이것을 달성하기 위해 상기 시스템은 클라이언트 클럭 주파수를 계속해서 업데이팅하고, 로컬 시간을 업데이팅하기 위해 계속해서 레인징 처리를 한다. 안정-상태 시간 에러는 주파수 에러(원더) 컨트리뷰션과 레인징 에러(PDV, 비대칭, 프로토콜 메시지의 손실 등에 의해 야기됨)의 합이 된다.

이제 우리는 도 3에 도시된 서버와 클라이언트 사이에서의 원-웨이 전송만을 고려한다. 패킷에 포함된 타임스탬프는 패킷이 생성된 서버(14)에서의 시간을 나타내지만 일부의 경우에 있어서 타임스탬프는 패킷의 출발 시간을 나타낸다. i-th 패킷의 출발/생성의 순간은 T_S(i)로 나타낸다. 관련된 타임스탬프는 T₃(i)로 나타낸다. 소스 클럭이 이상적이고 타임스탬핑이 완전히 구현되면 T_S(i)=T₃(i)=T(i)이고 T(i)는 i-th 패킷의 트루 타임 에폭(true time epoch)이다. 이 패킷은 네트워크를 횡단하고, T_C(i)로 나타낸 순간에 클라이언트에 도달한다. 관련된 타임스탬프는 T₄(i)로 나타낸다.

비이상적 타임스탬프를 고려하면 {T₃,T₄} 중 각 하나의 현재 타임스탬프는 트루 타임 에폭[T(i)]과 2개의 에러 텀의 조합이고, 다음과 같이 표현될 수 있다.

e_clock은 로컬 클럭 에러의 다이렉트 컨트리뷰션이고, e_timestamp은 타임스탬프 처리(클럭의 행동을 관찰할 수 있음)에 있어서의 부정확도이다. 메시지(i)를 위한 측정된 지연[d_{m-server_client}(i)]은 다음과 같이 표현될 수 있다.

d_{server_client}(i)는 i-th 패킷이 경험한 서버-투-클라이언트 지연이다. 따라서, d_{m-server_client}(i)은 다음과 같이 표현될 수 있다.

d_fSC는 고정된 서버-투-클라이언트 지연이고, ε_SC(i)는 i-th 패킷 송신에서 서버-클라이언트 방향에 있어서의 각 홉에 의해 기여된 랜덤 성분의 합을 나타낸다.

상기 표현은 몇가지 특성을 나타낸다. 우선, 측정된 지연[d_{m-server_client}(i)]은 원-웨이 패킷 지연[d_{server-client}(i)]에 의해 바이어싱된다. 패킷 지연은 서버(14)에 관한 클라이언트 클럭 오프셋이 공지되지 않은 경우에 원-웨이 지연 측정에 의해 추정될 수 없다. 원-웨이 타임 전송 방법은 클라이언트 클럭 오프셋을 확립할 수 없다. 후술하는 바와 같이, 투-웨이 전송는 클럭 오프셋 정보의 결정을 가능하게 한다. 또한, 패킷 지연 바이어스(bias)[ε_SC(i)에 의해 기여됨]는 최소 지연 특성과 함께 원-웨이 트랜젝션을 선택함으로써, 즉 후술될 최소 지연 선택과 타임스탬프 필터링을 사용하여 최소화될 수 있다. 또한, 서버(14)와 클라이언트(16)에서의 타임스탬프 에러는 허용 가능한 동작을 위해 바람직하게 강제되어야 한다. 이것은 상기한 바와 같은 하드웨어 타임스탬프를 사용함으로써 이루어질 수 있다.

상기 논의는 투-웨이 타임스탬프 트랜잭션으로 확장될 수 있다. 양 방향에 있어서의 측정된 지연은 각각 다음식에 의해 표현될 수 있다.

d_{client_server}(i)는 i-th 패킷이 경험한 클라이언트-투-서버 지연이다. 논의를 간략하게 하기 위해 하드웨어 타임스탬핑이 사용되고 이로 인해 타임스탬프 에러는 무시 가능한 것으로 가정한다. 따라서, 오프셋과 라운트-트립 지연(RTD)은 다음과 같이 컴퓨팅된다.

d_fCS는 고정된 클라이언트-투-서버 지연이고, ε_CS(i)는 i-th 패킷 송신에서 클라이언트-서버 방향에 있어서의 각 홉에 의해 기여된 랜덤 성분의 합을 나타낸다. 오프셋은 클라이언트 타임을 서버 타임으로 할당하는데 요구되는 클럭 정정의 추정을 나타내고, RTD는 전체 라운트-트립 경로 지연의 추정을 나타낸다.

상기 표현으로부터 언바이어싱된 오프셋 추정을 얻기 위해 서버-클라이언트와 클라이언트-서버 경로 지연은 공지되거나 대칭인 것으로 가정되어야 하고, 언바이어싱된 RTD의 추정은 양방향에 있어서 동일하게 된 클럭 에러에 의존한다는 것을 관찰할 수 있다. 2개의 패킷 교환 사이에서의 시간이 로우(low)이면 클럭 에러는 양 트랙잭션에 대하여 공통인 것으로 가정될 수 있다.

레인징 프로토콜은 통상적으로 요청(RQ) 및 응답(RP) 메시지의 교환, 4개의 타임스탬프를 이용한 라운드-트립 타임의 컴퓨팅, 서버-클라이언트 경로 대칭을 가정한 원-웨이 타임의 추정 및 가능하다면 미니멈 게이팅으로도 나타내는 최소 지연 선택 및 타임스탬프 필터링에 의한 시간 동기화에 영향을 주는 PDV의 최소화에 의해 기능한다.

타임스탬프 필터링과 최소 지연 선택을 위한 모티베이션(motivation)은 본질적으로 큐잉이 없이 패킷 네트워크를 횡단하는 일부(타이밍 프로토콜) 패킷이 있고, 이 패킷은 최소 라운드-트립 지연에 의해 패킷을 필터링 아웃함으로써 식별될 수 있다는 것이다. NTP에 사용된 어프로치(approach)는 양방향에 있어서(클라이언트-서버 및 서버-클라이언트 방향) 최소 횡단 시간을 가진 트랜잭션을 필터링 아웃하는 것이다.

NTP는 마지막 L 트랜잭션(통상적으로 네트워크 접속을 위해 8)의 윈도우를 유지한다. 각 트랜잭션을 위해 오프셋 추정과 관련 라운드-트립 지연이 결정된다. 패킷 플로우에 의해 경험되는 전체 큐잉 노이즈는 각 방향에서의 노이즈의 크기가 알려지지 않았지만 라운드-트립 지연에 직접 반영된다. 낮은 라운드-트립 지연의 선택은 패킷 선택 기준없이 클럭 동기화 알고리즘에 걸쳐 상당한 성능 향상을 가능하게 하는 패킷 네트워크에서 경험된 롱-테일(long-tail) 지연 분배의 영향을 완화시킨다. 그러나, 최소 라운드-트립 지연을 가진 트랜잭션의 선택이 항상 충분한 것은 아니다.

상기 포인트를 더 강조하기 위해 최조 지연 원-웨이 횡단의 가능성이 p_min인 것으로 가정한다. 따라서, 라운드-트립 최소 지연 횡단의 가능성은 매우 작은 p² _min이다. 따라서, 이 예에 있어서, 최소 지연을 가진 트랜잭션의 추정할 수 있는 부분이 없다. 따라서, 양 방향에 있어서 최소 횡단 시간을 가진 단일 트랜잭션을 식별하는 것은 시간 동기화를 위해 효과적이지 않다.

그러나, 최소 지연을 가진 투-웨이 트랜잭션을 선택하는 효과적인 방법은 클라이언트와 서버에 의해 생성된 4개의 타임스탬프를 모니터링하고, 각 방향에 있어서 독립적으로 최소 차이를 가진 것을 노팅(noting)하는 것이다. 이 2개의 이벤트의 가능성은 p_min이고 p² _min이 아니다.

상기 시나리오에 있어서, 각 방향에 있어서의 대부분의 횡단 이벤트가 식별될 수 있는 것으로 예상된다. 2개의 분리된 최소 횡단 이벤트만이 정류 시간 동기화 계산에 사용된다는 것을 타임 클라이언트가 보장하기 때문에 이것은 레인징 성능과 시간 동기화를 향상시킨다.

상기 논의로부터 PDV는 "플로어(floor)"를 가진 가능성 분배 기능을 갖는 것으로 볼 수 있다. 상기 플로어는 소정 경로에서 패킷(또는 타이밍 프로토콜 메시지)이 경험할 수 있는 최소 지연이다. 이 "플로어"는 서버와 클라이언트 사이의 경로를 따른 모든 큐(queue)가 특정 패킷이 송신될 때 최소값에 근접하는 조건이 되는 것으로 간주될 수 있다. 통상의 경로상의 비혼잡 로딩 조건하에서 일부는 현저하게 더 긴 지연을 경험하더라도 전체 패킷의 수 중 소량은 이 플로어에서 또는 그 근방에서 네트워크를 횡단한다. 이러한 비혼잡 조건하에서 하이-스피드(high-speed) 장치 내의 스토어-앤드-포워드(store-and-forward) 동작은 효과적으로 최소 지연에 의해 포워딩된 패킷을 가진 포워딩 이포트(forwarding effort)가 된다. 또한, PDV 분배는 이 "최소" 또는 "거의 최소" 지연을 경험한 전체 패킷 중 비교적 큰 부분에 의해 이 플로어 근방에서 더 밀집된다.

실제로, 물리적 계층 전파 지연(빛의 속도에 의해 제한됨) 타임스탬프 레졸루션(resolution)(여기서 하드웨어 타임스탬핑이 도와줌), 송신 시스템에 의거한 TDM에서의 데이터 맵핑에 의해 도입된 지연(예컨대, SONET/SDH, xDSL, GFP 등에서의 패킷), PHY 클럭 지터, 백플레인 클럭 도메인 지터 등의 스몰 지연 변동, 또는 패킷이 지연 "플로어" 추정을 횡단하는 중에 로컬 클럭 오프셋 틸트(local clock offset tilt)에 의해 PDV 분배의 플로어가 한정될 수 있다.

따라서, 소정 네트워크 구조를 위한 최소 지연의 개념이 있고, 서버(14)와 클라이언트(16) 사이의 모든 패킷은 이 최소 지연보다 더 적지 않은 경험을 한다. 특히, 낮은 로딩 조건하에서 현저한 비율의 패킷이 최소 지연을 경험할 것이다. 충분한 수의 패킷이 최소 지연을 경험하면 이 패킷만을 사용함으로써 클라이언트 클럭은 서버에 의해 현저히 좋은 시간 할당을 달성할 수 있다.

도 4 및 도 5는 본 발명의 원리에 따른 예시적 클라이언트 클럭 동기화 구조의 하이-레벨 블록도를 나타낸다. 각 구조는 2개의 컴포넌트로 분배될 수 있는 타임 클라이언트(16)를 포함한다. 하나의 컴포넌트는 타이밍 프로토콜 엔진(26), 타임스탬프 필터, 및 최소 지연 선택 모듈(28), 클럭 오프셋 추정과 서든 최소 지연(sudden minimum delay) 변경 검출 모듈(30), 및 동기화된 가상 클럭(32)을 포함하는 클럭 오프셋 추정부(24)와 최소 지연이다. 타임 클라이언트(16)의 다른 컴포넌트는 주파수와 시간 러커버리를 위한 PLL(34)이다.

PLL(34)은 타임 클라이언트(14)에서 조인트 타임과 주파수 리커버리를 가능하게 하는 도 4 및 도 5에 도시된 구조 내의 컴포넌트이다. 2개의 클럭이 동기화되지 않고, 특히 상이한 주파수를 가지면 하나의 클럭에 의해 측정된 타임 듀레이션(time duration)은 다른 것과 상이하다. 상기 아이디어는 타임 클라이언트(16)에 의해 측정된 타임 듀레이션이 타임 서버(14)의 그것과 일치, 즉 모두 제로 오프셋과 스큐를 갖도록 PLL(34)의 오실레이터를 튜닝(tuning)한다. 이와 같이 함으로써 PLL(34)은 타임 클라이언트(16)에서 시간과 주파수 할당을 달성한다.

PLL(34)로의 기준 입력은 서버의 추정된 시간(

)이다. PLL(34)은 서버 클럭(18)상의 록킹을 위해 이 추정된 시간을 사용한다. 이하의 논의는 본 발명의 동기화 구조의 주요 기능적 블록을 설명한다.

타이밍 프로토콜 엔진 모듈(26)은 4개의 타임스탬프({T₁,T₂,T₃,T₄})를 얻기 위해 타임 서버(14)와 요청(RQ) 메시지(20) 및 응답(RP) 메시지(22)를 교환하는 역할을 한다. NTP, IEEE 1588 등의 프로토콜 또는 다른 것이 사용될 수 있다. 여기서 실행되는 프로토콜은 클라이언트-서버 경로 대칭을 가정할 수 있다. 상기 모듈은 타임스탬프 정확도를 향상시키기 위해 수신 및 송신된 패킷의 하드웨어 타임 스탬핑을 통합할 수 있다. 타임 전송 프로토콜은 우연한 또는 고의의 프로토콜 공격을 방지하기 위해 암호화 인증을 포함할 수 있다. 일부의 프로토콜 공격은 잘못된 타임 서버에 의해 고의로 분배된 타이밍 메시지의 미스리딩(misleading)과 정당한 타이밍 메시지에 의한 맨-인-더-미들 어택 탬퍼링(man-in-the-middle attack tampering)을 포함할 수 있다. 이러한 공격은 클라이언트(16)를 미스리딩하고, 주요 애플리케이션에 확실한 시간 분배를 방해할 수 있다.

타임스팸프 필터와 최소 지연 선택 모듈(28)은 "동기" 또는 "비동기" 모드에서 동작할 수 있다. "동기" 모드에서 타이머가 세팅되고, 타이머 밸리드 피리어드에서 모든 횡단 이벤트로부터 상기 모듈은 타이머가 종료될 때 각 방향에 대하여 하나의 분리된 최소 횡단 이벤트를 식별한다. "비동기" 모드에서 각 방향에 있어서의 L 횡단 이벤트로부터 상기 모듈은 각 방향에 대하여 하나의 분리된 최소 횡단 이벤트를 식별한다. 모듈(28)의 동작은 본질적으로 지연을 경험하지 않은 타이밍 메시지의 상당한 부분이 있는 경우에 최소 지연을 가진 하나를 선택하고, 다른 것을 폐기한다.

예컨대, 순방향(RQ_i, i=1,2,...,L) 및 역방향(RP_j, j=1,2,...,L)에서 식별된(샘플링 기간에서의 모든 메시지 중에서) 최소 지연을 가진 메시지의 아규먼트(argument)는 각각 다음과 같이 표현된다.

관련 지연과 오프셋은 다음과 같이 컴퓨팅된다.

d_min과 θ_min 사이의 시간 컴퓨테이션은 상기 시스템의 샘플링 기간(또는 추정 간격)(T_sp)으로 규정된다. 샘플링 기간(T_sp)의 선택은 타임스탬프 필터링과 최소 지연 선택이 유효하도록 이루어지고, 클라이언트(16)로의 타임스탬프 필터링 후에 프로토콜 메시지의 레이트, 동일 시간이 충분하다. 상기한 바와 같이, 오실레이터의 품질 및 타입은 대부분 클럭 정정이 이루어져야 할 레이트 또는 동등하게 프로토콜 메시지의 클라이언트로의 플로우의 레이트를 결정한다.

d_min과 θ_min값이 얻어지면 d_min값은 클럭 오프셋 추정 및 서든 최소 지연 변경 검출 모듈(30)로 통과하고, 트루 서든 최소 지연(true sudden minumum delay) 검출 변경 알고리즘은 루트의 리라우팅, 프로텍션 스위칭 등의 결과로서 최소 지연에 있어서의 트루 체인지(true change)가 있는지를 결정한다. 통상적으로, 물리적 및/또는 패킷 레이어에서의 루트의 리라우팅 또는 프로텍션 스위칭은 루트의 전송 지연을 변경한다. 서든 최소 지연 변경 메카니즘은 트루(인트린식) 미니멈 지연 변경으로부터 랜덤 지연 스파이크(random delay spikes)를 구별하는데 사용된다. 대안으로서, 여기서 네트워크 대칭이 가정되기 때문에 포워드 최소 지연[d_{CS min}=min(T_2,im-T_1,im)] 또는 리버스 최소 지연[d_{SC min}=min(T_4,jm-T_3,jm)]은 변경 검출 방법에서 사용될 수 있다.

서든 최소 지연 변경 컴퓨테이션의 결과에 따라 θ_min값은 로우-패스 필터링되어

를 얻고, 클라이언트 시간 동기화를 위해 사용된다. 필터값(

)은 예컨대, 칼만 필터(Kalman filter) 등의 더 복잡한 필터보다 간단한 유한 임펄스 응답(FIR) 필터를 사용하여 얻어질 수 있다. 하나의 어프로치에 있어서, 오프셋 추정은 샘플링 기간 후에 얻어진 순간값(instantaneous value)(θ_min)과 동일하고, PLL(34)은 각 트랜잭션의 마지막에서 순간값을 따르도록 조정된다. 그러나, 이 조정 오프셋 신호는 클라이언트에서 리커버링된 클럭이 애플리케이션 지터/원더 요구를 약간 또는 모두 초과하게 할 수 있는 순간 위상 스텝(instantaneous phase step)을 초래할 수 있기 때문에 필터링된 오프셋이 바람직하다. 숏-렝스 FIR 필터는 리커버링된 클럭에서 위상 스텝을 제거할 수 있다. 상기 목적은 적합한 PLL 대역폭, 게인 피킹(gain peaking), 및 노이즈 발생에 의해 허용 가능한 지터와 원더 축적을 생성하기 위한 것이다.

변경 검출 메카니즘에서 d_min과 θ_min값 중 하나의 사용은 다음과 같이 묘사된다.

트루 최소 지연 변경이 검출되면

변경시에

값을 최소 지연값(θ_min)으로 설정하고, 모든 히스토리를 폐기한다.

그렇지 않으면

θ_min값을 계속 필터링하여

를 얻는다.

기본 가정은 드물게 발생하는 기본 변경에 의해 시간의 일부 간격에 걸쳐 패킷 경로가 정적으로 보여질 수 있다는 것이다. 경로 업데이트의 간격이 패킷 교환 간격보다 더 크면 경로는 측정의 소정 세트동안 일정한 것으로 간주될 수 있다.

동기화된 가상 클럭(32) 모듈은 로컬 클럭(36)에 의해 생성된 클럭 오프셋을 클라이언트 애플리케이션을 위한 클럭 추정으로 컨버팅한다. 동기화된 가상 클럭(32)은 도 4 및 도 5에 도시된 바와 같이 PLL(34)로의 기준 시간 입력인 서버 타임 추정(

)를 생성하기 위해 로컬 클럭(L_clock)에 적용된 컨버젼 함수를 실행한다. 이러한 컨버젼 함수의 하나는 다음과 같다.

클럭 오프셋(

) 추정은 시간(t)에서 얻어진다.

상기 추정(

)(또는 동등하게

)는 타임 클라이언트(16) 상의 애플리케이션에 의해 사용되기 전에 리포맷팅(reformatting)될 필요가 있다. 포맷팅은 타임 존 등을 변경하는 상이한 표현 사이에서의 트랜스레이션(translation)(예컨대, 소정 기준일 이후의 수 초로부터 날짜 및 시간으로의 컨버팅)을 포함한다. 또한, 시간이 컴퓨터, 이동 장치 등에 표시될 경우에 추가 처리가 종종 필요하다. 이 처리는 주중 날짜의 식별, 다른 캘린더(calendar)(예컨대, Gregorian, Julian, Hebrew, Islamic, Persian, Hindu, Chinese)로의 트랜스레이션, 국제 원자시(TAI)와 협정 세계시(UTC), 및 국경일과 특별한 날의 플래깅(flagging)을 포함할 수 있다.

타임 클라이언트 위상 동기 루프(PLL)(34)는 그 컴포넌트로서 위상 검출기(38), 루프 필터(40), 제어된 오실레이터(42), 및 클럭 카운터(44)를 구비한다. 위상 검출기(38)는 추정된 서버 현재 타임[기준 신호(

)]와 추정된 클라이언트 현재 타임[PLL 출력(

)]인 PLL(34)의 출력 신호 사이의 차이로서 에러 신호를 컴퓨팅한다. 에러 신호는 입력 신호에서 가능한 지터와 노이즈를 제거하는 역할을 하는 루프 필터(40)를 통과한다. 필터링된 에러는 디지털 아날로그 컨버터(DAC)(48)와 협력하여 맵핑 펑션 모듈(46)에 의해 제어된 오실레이터(42)를 구동하는 대응 제어 신호로 맵핑/트랜스포밍된다. 맵핑 펑션 모듈(46)의 세부사항은 이하에 제공된다.

제어 신호는 전압 제어된 오실레이터(VCO)를 위한 전압 또는 전류 제어된 오실레이터(CCO)를 위한 전류가 될 수 있다. 통상적으로 센터 주파수를 가진 제어된 오실레이터(42)는 루프 필터(40)의 출력 신호에 의해 결정된 주파수에서 진동한다.

PLL(34)은 제어된 오실레이터(42)의 주파수와 위상을 이산 입력 신호(

)로 조정하는 피드백 루프로서 기능한다. 따라서, 제어된 오실레이터(42)의 출력(

)은 동기화된 시간(

)의 연속 시간 근사(approximation)이다. 도 4 및 도 5에 있어서, VCO는 이에 한정되지 않지만 Crystal Oscillator(XO)나 Simple Packaged Crystal Oscillator(SPXO), Voltage Controlled Crystal Oscillator(VCXO), Temperature Compensated Crystal Oscillator(TCXO), 및 Oven Controlled Crystal Oscillator(OCXO) 등의 전압 제어된 오실레이터의 모든 카테고리에 널리 속한다. 오실레이터 선택은 PLL(34)의 성능과, 예정된 애플리케이션의 요구되는 지터와 원더 특징을 만족하기 위한 능력에 에 영향을 준다. 고려할 요소는 주파수 정확도, 주파수 에이징, 주파수-온도 특성, 숏-텀 주파수 안정성, 전력 소비, 사이즈, 및 가격이다.

동기화 구조 배후의 가정은 소정 클럭 동안 오실레이터(42)는 오직 시간내에 천천히 변경 가능한 주파수를 갖는 것이다. 특히 텔레콤 및 하이-엔드(high-end) 애플리케이션에 사용되는 실제 오실레이터는 숏-텀 주파수 안정성이 양호하므로 상기 구조에 사용된 오실레이터가 시간에 의해 일정하거나 느리게 변경되는 주파수를 갖는다고 여기서 가정하는 것이 현실적이다. 다른 가정은 상기 시스템의 오프셋(θ), 스큐(δ), 및 드리프트(μ)가 시간의 함수에서 느리게 변화된다는 것이다. 이러한 파라미터는 PLL(34)의 추정과 제어 인스턴트(control instants) 사이에서 일정하다고 가정하는 것이 현실적이다.

도 4에 도시된 클럭 동기화 구조는 로컬 프리-러닝 클럭(36)과 PLL(34)을 구비하고 있다. 로컬 프리-러닝 클럭(36)은 타임 클라이언트(16)에서 발생하는 이벤트가 이 수정되지 않은 로컬 클럭(36)으로부터 판독된 시간에 의해 기록되는 임의의 방식으로 수정되지 않는다. 로컬 클럭(36)의 출력은 L_clock으로 나타내고, PLL(34)의 출력은

이다. PLL(34)은 글로벌 서버 클럭(18)에 대하여 종속된 가변-주파수 제어된 오실레이터로 간주된다. PLL(34)의 실제 구현은 하드웨어 클럭 서보를 사용하거나 알고리즘이 될 수 있다.

의 추정이 정확하고(애플리케이션 필요에 의거하여) PLL(34)이 적절하게 설계되면 VCO(42)의 출력 주파수(f_OSC)는 타임 서버(14)의 기준 주파수(f_s)를 트래킹한다. 따라서, 클럭 구조는 서버(14)에서 기준을 트래킹하는 시간(

) 및 주파수(f_OSC) 기준을 생성한다. 제어된 오실레이터(42)의 주파수(f_OSC)는

를

에 매칭시키도록 튜닝되기 때문에

의 특성은 구분적 선형이 되는 대신 부드러운 연속 프로파일을 나타낸다. 또한, 주파수 합성 기능에 의해 상기 임의의 구조를 향상시킴으로써 PLL(34)에 있어서의 공칭 주파수의 멀티플 및 서브-멀티플[예컨대, 초당 펄스(PPS) 신호]은 타임 클라이언트(16)에서 애플리케이션을 위해 생성될 수 있다. 이것은 통상적으로 PLL 주파수 출력이 클라이언트 애플리케이션을 위해 요구된 포맷으로 되어 있지 않은 경우이다.

도 4에서 설명한 클럭 구조에 있어서, 클라이언트 노드는 로컬 타임스케일, 즉 장치 클럭(36)을 구현하고, 이것이 송신하는 타임 전송 메시지 내의 이 타임스케일을 참조한다. 장치 클럭(36)은 독립적이고, 통상적으로 로컬 프리-러닝 크리스탈 오실레이터(50)로부터 구동된다. 장치 클럭(36)은 서버 기준을 따르도록 조정되거나 추종되지 않는다. 그러나, 도 5에는 출력이 로컬 클럭으로 기능하는 PLL(34) 대신 프리-러닝 클럭이 존재하지 않는다. 타이밍 프로토콜 메시지는 이 PLL 구동 클럭(PLL driven clock)을 참조한다.

도 5에 도시된 구조에 있어서, PLL(34) 출력(

)[로컬 클럭으로서도 기능함,

]은 타임 클라이언트(16)가 그 로컬 클럭[즉, PLL(34) 출력]을 조정하는 양을 결정하는데 사용된다. 오실레이터 제어 신호[및 그 대응 출력 주파수(f_OSC)]는 타임 서버(14)와 클라이언트(16) 사이의 모든 프로토콜 트랜잭션이 완료되고 관찰 데이터를 얻게 하도록 충분한 길이의 시간[샘플링 기간(T_sp)]동안 일정하게 유지된다.

상기 시스템의 새로운 제어 입력 및 대응 출력 주파수(f_OSC)는 다음 동기화 인스턴트까지 유효하게 간주된다. 제어 인스턴트 사이에서 PLL 출력 주파수는 일정하게 유지된다. 2개의 이벤트 사이에서 경과된 시간은 하나 이상의 조정을 포함하는 경우에 PLL(34)이 로컬 클럭(

)에 대한 누적된 효과와 모든 조정의 트랙(track)을 유지할 수 없기 때문에 정확하게 결정될 수 없다. 또한, PLL(34)을 조정하는 동작은 입력을 조정하는 동작이 고정된 출력을 생성하기 위한 시간을 필요로 하기 때문에 자신의 비결정적인 에러에 의해 도입된다.

도 4 및 도 5를 계속 참조하면 우선, PLL(34)은 제 1 이용 가능 서버 현재 타임 추정(

)를 위해 대기하고, 클럭 카운터(44)로 이것을 로딩한다. 이 점으로부터 PLL(34)은 폐루프 방식으로 동작하도록 개시된다. 각 시간에 서버 현재 타임(

)이 추정(즉, 이산 샘플링 인스턴트 n=1,2,3...)되고, 이

값과 클라이언트 클럭에 의해 표시된 현재 타임(

) 사이의 에러차[e(n)]가 컴퓨팅(

)된다. 이 에러 텀은 출력이 VCO(42)의 주파수를 제어하는 루프 필터(40)로 송신된다. VCO(42)의 출력은 차례로 타임 클라이언트(16)의 클럭 주파수를 제공하고, 클라이언트 클럭 카운터(44)를 구동한다. 상기 에러 텀은 PLL(34)이 인커밍 타임 베이스, 즉 타임 서버(14)의 타임 베이스에 록킹되는 것을 의미하는 정상 상태에서 제로로 수렴될 것으로 예상된다.

이러한 본 발명의 클라이언트 동기화 구조는 PLL(34)이 타임 클라이언트가 계속 파워링 업되는 동안 프로토콜 메시지 교환의 방해 후에도 폐루프 동작을 다시 시작하게 한다. 메시지 교환의 방해는 프로토콜 트랜잭션 패킷의 손실, 통신 링크에서의 브레이크(break), 또는 타임 서버 일시적 이용 불가에 기인할 수 있다. 어떤 이유 때문이라도 타임 전송 패킷이 수신되지 않으면 PLL(34)은 홀드오버(holdover) 모드로 간다. 홀드오버 모드는 동기화 기준과의 마지막 공지 주파수의 비교에 관한 정확도를 유지하기 위해 스토리지 기술을 사용하는 외부 동기화 기준에 그 로컬 제어된 오실레이터가 록킹되지 않는 클럭의 동작 조건이다. 기억된 데이터는 정상 조건이 스페시피케이션 내에서 시뮬레이팅되도록 하는 숏-텀 변동의 영향을 최소화하기 위해 평균화된다. 홀드오버는 클럭의 출력이 더 이상 기억된 데이터에 의해 제어되지 않는 경우에 이전 접속된 기준으로부터 종료된다. 홀드오버 출력의 품질은 사용된 오실레이터의 품질 및 타입에 의존한다. 홀드오버 모드는 그 로컬 오실레이터가 외부 동기화 기준에 록킹되지 않고, 그 정확도를 유지하기 위해 스토리지 기술을 사용하지 않는 클럭의 동작 조건인 프리-러닝 모드와 상이하다. 타임 클라이언트가 파워링 다운된 후에 다시 파워링 업되면 PLL(34)은 즉시 최신 시간 추정(

)를 클럭 카운터(44)에 로딩하고 폐루프 동작을 다시 개시한다.

타임스탬프 필터와 최소 지연 선택 모듈(28)은 타임 서버(14)와 클라이언트(16) 사이의 루트 상의 각 방향에 있어서의 최소 지연을 기록한다. "트루" 최소 지연은 물리적 경로 길이와 노드의 수에 차례로 의존하는 서버-클라이언트 루트의 비혼잡 고유 지연(non-congested intrinsic delay)과 동일하다. 노이즈가 더 많거나 가볍게 로딩된 루트는 더 쉽고 빠르며 상기 모듈은 트루 최소 지연을 찾아낸다. 이 동작에 있어서의 바람직한 특징은 트루(고유) 최소 지연 변경을 식별하는 것과 부정확한 클럭 정정을 생성할 수 있는 폴스 최소 지연[스파이크(spike), 아웃라이어(outlier), 또는 폴스틱커(falseticker)]을 회피하는 것이다.

예컨대, 루트의 리라우팅 또는 프로텍션 스위칭이 발생하면 트루 최소 지연 변경이 발생한다. 예컨대, 이러한 임의의 조건은 전송 지연, 특히 트루 최소 지연에 있어서의 증가의 원인이 될 수 있다. 이러한 트루 변경의 검출에 있어서의 실패는 클럭 정정에 사용된 현재 최소 지연이 네트워크 경로에 있어서 실제로 존재하는 것보다 한참 낮은 클럭 오프셋 에러를 발생시킬 수 있다. 여기에 개시된 변경 검출 기술 프레임워크는 네트워크에서 트루 최소 지연 변경이 발생하고, 적절한 동작이 클럭 정정을 위해 취해지는 경우를 식별하는 것을 돕는다.

변경 검출은 이산 변경이 데이터 포인트의 소정 시퀀스에서 발생하는 경우에 결정의 한가지 방법이다. 또한, 변경 검출은 상기 시스템 모델이 실제 시불변(time-invariant)인 것이 매우 드문 사실이기 때문에 애플리케이션을 가장 잘 트래킹하는 요인이다. 일부의 예는 비쥬얼, 어쿠스틱, 또는 레이더 센서의 네트워크 또는 하나를 사용하여 타겟 트래킹, 포지셔닝, 네비게이션, 또는 로봇 로컬라이제이션 문제(robot localization problem)에 있어서의 모션 모델 변경을 검출하는 스텝; 컴퓨터 비젼/바이오메디컬 이미지 분석 애플리케이션에 있어서의 비정상 형상 변경을 검출하는 스텝, 예컨대 비정상 휴먼 액티비티/액션, 심박 패턴에 있어서의 비정상 형상 변경(통상적으로 심혈관 질병의 첫번째 표시)을 검출하는 스텝, 또는 이미지-가이디드 서저리(image-guided surgery) 중에 비정상 뇌 형상 변형을 검출하는 스텝을 포함한다. 상기 모든 애플리케이션에 있어서, 상기 상태(관심의 신호)는 직접적으로 관찰되지 않는다. 상기 관찰은 상기 상태의 노이즈-커럽티드(noise-corrupted) 및 비선형 펑션이다. 매우 자주 변경된 시스템 모델은 알려지지 않는다. 즉 변경 또는 비정상은 특징적이지 않다. 또한, 상기 변경은 점진적인 것, 예컨대 하이어 스피드(higher speed) 또는 서든 원(sudden one)에 대하여 천천히 가속되는 일정 속도 타겟(constant velocity target)이다.

변경의 온라인 검출은 다음과 같이 공식화될 수 있다. 조건부 밀도(conditional density)[p_φ(y_k｜y_k-1,...,y₁)]를 가진 관찰된 랜덤 변수의 시퀀스를 Y^k ₁라 한다. 알려지지 않은 변경 시간(t₀)전에 조건부 밀도(φ)의 파라미터는 일정하고 φ₀와 동일하다. 변경 후에 이 파라미터는 φ₁과 동일하다. 온라인 변경 검출에서 이러한 변경의 발생을 검출하는데 관심이 있다.

도 6은 타임 클라이언트(16)의 PLL(34) 내의 클라이언트 하드웨어 클럭 카운터(44)를 제어하는데 사용된 전압 제어된 오실레이터(VCO)(42)의 블록도이다. VCO(42)는 그 제어 입력에 공급된 제어 전압에 따라 그 주파수를 변경하는 오실레이터이다. 주파수 제어를 위한 제어 신호가 디지털인 애플리케이션에 있어서, 디지털 아날로그 컨버터(DAC)(48)는 VCO(42)로의 입력에서 구현되어야 한다. DAC(48)는 디지털 신호를 연속적인 아날로그 신호로 변환하는 장치이다. 컨버터는 통상적으로 입력이 변경될 때까지 출력이 동일하게 유지되도록 입력을 버퍼링한다.

도 7은 통상적으로 선형인 VCO 주파수-전압 특성 곡선의 유용한 동작 범위를 나타낸다. VCO(42)는 DAC 출력 전압[u(t)]에 의해 결정되는 각주파수[ω_VCO(t)=2πf_VCO(t)]에서 진동한다. VCO의 각주파수[ω_VCO(t)]는 다음식에 의해 주어진다.

ω_VCO(t) = ω_nom + K_VCOu(t)

ω_nom=2πf_nom는 VCO(rad/sec로 표현됨)의 공칭 또는 중심 각주파수이고, f_nom은 공칭 주파수[헤르츠]이고, K_VCO는 VCO 게인(rad/sec-V)이다. 그 중심 주파수로부터 VCO의 편차는 Δω(t)=ω_VCO(t)-ω_nom=K_VCOu(t)이다. 정의에 의해 VCO 위상( θ_VCO)은 주파수 변수(Δω)에 대한 적분에 의해 주어진다. 즉, 다음과 같다.

일례에 있어서, DAC_res=2^L는 DAC 입력 레졸루션을 나타내고, L은 DAC 레지스터의 길이[비트], 예컨대 L=12비트이다. DAC 출력(즉, VCO 입력 전압)은 도 8에 도시된 바와 같이 VCO 출력 주파수를 규정한다. VCO(42)는 공칭 주파수(f_VCO=f_nom)에 대응하는 제어 입력(DAC_nom)에 의해 동작된다. DAC_nom에 양(quantity) -DAC_corr를 가산하면(즉, DAC_VCO=DAC_nom-DAC_corr) 출력 주파수가 감소되고(f_VCO=f_nom-Δf), DAC_nom에 양 DAC_corr를 가산하면(즉, DAC_VCO=DAC_nom+DAC_corr) 출력 주파수가 증가된다(f_VCO=f_nom+Δf). 따라서, DAC_nom에 가산되는 양 DAC_corr를 적절하게 제어함으로써 VCO의 출력 주파수(f_VCO)가 제어될 수 있다. VCO(42)에 의한 PLL(34)를 위한 맵핑 펑션을 이하 설명한다.

위상 동기 루프(PLL)는 본질적으로 피드백 제어 시스템이다. 따라서, 루프 필터의 파라미터를 결정하기 위해 위상 검출기(38)와 함께 VCO(42)의 수학적 모델(예컨대, 전송 펑션의 형태로)이 필요하다. PLL(34)의 이산 특성으로 인해 1차 방정식에 의해 이 동작을 나타낼 수 있다. z-변환 기술은 PLL(34)의 일반적 트래킹(즉, 정상-상태) 동작을 분석하기 위해 사용된다. 정상-상태 가정하에 위상 에러 샘플은 작고, 일반 비선형 계차 방정식은 z-변환 기술에 의해 해결될 수 있는 리니어 원(linear one)에 의해 접근될 수 있다. PLL(34)이 록킹되고, 큰 위상 스텝, 주파수 스텝, 또는 그 기준 입력에 적용된 위상 노이즈에 의해 풀링 아웃(pulling out)되지 않으면 그 성능은 선형 모델에 의해 분석될 수 있다.

위상 에러(θ_e)[θ_e(n)=θ_s(n)-θ_OSC(n)는 오실레이터 클럭 위상[θ_OSC(n)]과 기준 클럭 위상[θ_s(n)] 사이의 차이다]는 제한된 범위 내에 있고, 피드백 제어 시스템으로서의 PLL(34)은 선형 피드백 제어 시스템으로서 더 단순화될 수 있다. 이 가정은 실제 PLL이 록킹이 보장될 수 없는 외측에서 제한되고 한정된 록킹 범위(정상 동작 주파수의 파트-퍼-밀리언(part-per-million), ppm으로 표현됨)를 갖기 때문에 대부분의 애플리케이션을 위해 타당하다. 따라서, PLL(34)에 대한 작은 신호 선형 분석은 이러한 동일 조건하에서 안정성과 정상-상태 균형 동작(steady-state equilibrium behavior)을 연구하기 위해 유용하다.

DAC(48)와 VCO(42)는 PLL(34)의 정확도를 결정한다. 이하의 변수는 다음과 같이 규정된다.

u(n) = 이산 시간 n에서의 DAC 출력 전압(볼트)

ΔV_DAC = DAC 출력 전압 범위(또한, VCO 입력 전압 범위임)

DAC_res = DAC 범위 또는 레졸루션 = 2^L , L은 DAC 레지스터의 길이[비트], 예컨대, L=12비트

따라서, 필터링된 에러값(

)이 주어지면 DAC(48)는 다음식에 따른 전압을 생성한다.

상기 식은 VCO 입력 전압 범위(ΔV_DAC)가 DAC_res값으로 양자화되는 것을 의미한다. 상기 에러값(

)은 정수 0 내지 DAC_res-1로 표현되는 것으로 가정한다. 상기 표현의 z-변환은 다음과 같이 주어진다.

상기 식은 우리가 DAC 전송 펑션을 얻은 식이다.

와 U(z)는 각각

와 u(z)의 z-변환이다.

DAC(48)는 이산-시간 도메인에서 동작하기 때문에 결합된 DAC/VCO도 이산-시간 도메인에서 동작한다. VCO식의 이산-시간 등치는 다음과 같다.

Θ_VCO(z)를 θ_VCO(n)의 z-변환으로 나타내고, VCO(42)의 z-변환 표현은 다음과 같이 주어진다.

상기 식은 우리가 다음식에 따라 VCO(42)의 전송 펑션을 얻은 식이다.

이 표현은 VCO(42)가 위상 신호를 위한 퓨어 인테그레이터(pure integrator)를 의미한다는 것을 나타낸다. PLL(34)의 동작은 기준 클럭을 트래킹하고, 동시에 숏텀 변수를 리젝팅(rejecting)한다. 기능적 관점으로부터, 2개의 필요가 시스템 PLL을 위해 설명된다. 하나는 시스템의 모든 엘리먼트를 러닝(running)하기 위해 외부 네트워크로 동기화된 매우 안정된 클럭을 제공하는 것이다. 다른 하나는 동기화가 종료된 경우(홀드오버 모드)에 안정된 클럭을 제공하는 것이다. 이러한 경우에 있어서, 피드백 루프가 개방되고, 상기 회로는 PLL로서 동작하지 않는다.

VCO(42)의 이득은 VCO 데이터 시트(통상적으로 VCO 서플라이어로부터 얻어짐)로부터 컴퓨팅될 수 있다. 제 1 필요는 VCO(42)의 공급 전압의 결정이다(이것은 데이터 시트로부터 결정될 수 있음). 예컨대, VCO 회로는 유니폴라 +5V 서플라이로부터 파워링될 수 있다. VCO 공급 전압을 U_supply로 나타낸다. VCO 제어 신호(u)는 통상적으로 공급 전압(U_supply)보다 작은 범위로 제한된다. u_min과 u_max는 각각 u를 위해 허용된 최소 및 최대값이다.

VCO(42)는 u(n)=u_min인 경우에 주파수(ω_{VCO_max})와 u=u_max인 경우에 주파수(ω_{VCO_max})를 생성하기 위해 필요하다. 각주파수는 중심 주파수가 변경될 수 있는 사실과 상관없이(예컨대, 온도 효과, 에이징으로 인함) PLL(34)의 중심 주파수로서 간주되는 주파수(ω_nom)에 대응하는 u=U_supply/2에서 결정된다. VCO 이득은 다음식으로서 계산될 수 있다.

VCO 특성의 주파수 축은 때로는 초당 라디안 대신 헤르츠로 표현된다. 이러한 경우에 상기 이득은 다음식에 따라 얻어진다.

또한, 주파수 축이 VCO 중심 주파수의 파트-퍼-밀리언(ppm)으로 표현되면 상기 이득은 다음식에 따라 계산된다.

f_nom은 VCO 중심 주파수이고, Δppm은 VCO 출력 주파수 범위[ppm]이다. Δf_VCO=f_nomㆍΔppm이다.

상기 개별 DAC 및 VCO 모델의 대안으로서 결합된 DAC/VCO 제어 모델이 개발되었다. VCO의 주파수 레졸루션(f_res)은 다음식에 따라 규정될 수 있다.

DAC 입력[DAC_VCO(DAC_VCO∈[0,DAC_res-1])]은 다음식에 따라 규정될 수 있다.

DAC_corr(n)는 이산 시간(n)에서의 DAC/VCO 정정 인자(correction factor)이고, DAC_nom은 공칭 DAC값[공칭 주파수(f_nom)에 대응함]이다. 이산 시간(n)에서 샘플링된 VCO 출력 주파수는 다음식으로 표현될 수 있다.

상기 표현은 각주파수에 대응한다.

여기서,

상기 식은 결합된 DAC-VCO 이득이다. VCO의 위상(θ_VCO)은 다음식에 따라 주파수 편차[Δω(n)=ω_VCO(n)-ω_nom]에 대한 적분에 의해 주어진다.

상기 식은 이미 개발된 DAC 및 VCO 모델과 일치한다.

T_sp는

추정 사이의 공칭 시간 간격과 타임 클라이언트에서의 PLL의 샘플링 간격으로서 규정될 수 있다. 샘플링 간격(T_sp)은 M=T_sp/t_nom 유닛으로의 공칭 클라이언트 클럭(f_nom)에 의해 양자화되고, 여기서, t_nom=1/f_nom이다. 즉, 컴퓨테이션은 M PLL 클럭 펄스마다 이루어진다. 위상 검출기(PD)(38)는 주파수(f_sp=1/T_sp)에서 동작한다. PLL에서의 측정 및 제어를 위한 기준 동작 간격인 상기 간격(T_sp)은 2π 라디안 또는 M 공칭 클라이언트 클럭 틱(nominal client clock ticks)과 동일하다.

PD(38)의 특성 곡선은 위상 에러(θ_e) 대비 PD 출력(θ)의 톱니파(sawtooth plot)로 표현될 수 있고, 2π보다 크거나 -2π보다 작은 위상 에러를 커버링한다. 상기 곡선은 기간 2π에 의해 주기적이다. PD 출력은 선형 제어 시스템 모델이 적용되는 PLL의 정상-상태 또는 록킹된 상태 동작을 가정하기 때문에 -2π로부터 2π까지의 입력 위상차의 전체 범위에 대하여 이상적인 선형이고, M에서 최대 출력을 갖는다. 록킹된 상태에서 모든 주파수는 그 이상적인 값으로 폐쇄된다. 이 상태에서 위상 에러 범위[-2π, 2π]는 에러 범위[-M, M]로 맵핑된다.

PD 특성 곡선의 기울기는 PD(38)의 이득과 동일하다. 상기 기울기는 다음식에 의해 주어진다.

위상 에러가 상기 범위 -2π<θ_e<2π로 제한되면 PD 출력은 다음식으로 된다.

PD(38)는 타임 클라이언트 PLL(34) 제어된 오실레이터 위상[θ_OSC(n)]과 타임 서버(기준) 클럭 위상[θ_s(n)] 사이의 위상차[θ_e(n)=θ_s(n)-θ_OSC(n)]를 측정하고, 이 위상차[θ_e(n)]에 비례하는 출력[e(n)]을 개발한다. 이 동작은 다음식으로 표현될 수 있다.

상기 에러 신호 출력[e(n)]은 필터링된 에러(

)로 처리될 루프 필터[G_LF(z)]로 통과된다. 상기 위상 검출기(38)의 전송 펑션은 다음식으로 주어진다.

E(z)와 Θ_e(z)는 각각 e(z)와 θ_e(z)의 z-변환이다.

위상 검출기(38)로부터의 에러 신호[e(n)]는 디지털 루프 필터로 통과되고, 상기 출력은 오실레이터의 주파수(f_OSC)를 조정하는데 사용된다. 루프 필터로서 사용될 수 있는 필터는 여러가지 형태가 있다. 예컨대, 디지털 루프 필터는 다음식에 의해 주어진 전송 펑션[G_LF(z)]을 가진 비례 펄스 적분(PI) 필터로서 구현될 수 있다.

는 필터 출력(

)의 z-변환이고, K₁과 K₂는 각각 비례 및 적분 경로 이득이다. 이 전송 펑션은 이산-시간 제어식과 동일하다.

PI 필터인 루프 필터(40)는 2차 PLL(34)을 산출(yield)한다. 비례 이득(K₁)과 적분 이득(K₂)은 필터 응답을 결정한다. 필터 이득(K₁ 및 K₂)은 필요하다면 패스트 록킹[어퀴지션 모드(acquisition mode)]을 위한 스타트업 처리에서의 더 큰 이득과 더 나은 안정성 및 정상-상태 에러(트래킹 모드)를 위한 정상-상태에서의 더 작은 이득에 의해 플라이(fly) 중에 동적으로 조정될 수 있다.

도 9 및 도 10은 잘 설계된 루프 필터를 가진 PLL(34)을 나타낸 블록도이다. PLL(34)은 위상차를 최후에는 제거하여 제어된 오실레이터 출력 위상과 주파수를 기준에 록킹하게 할 수 있다. 도 9 및 도 10은 폐루프 피드백 제어 시스템으로서의 PLL(34)을 나타낸다. 상기 시스템은 1차 로우-패스 필터에 기인하는 2차 피드백 시스템이다. 루프 필터(40)의 메인 파트는 이득(K₂)을 가진 적분 경로와 함께 이득(K₁)을 가진 비례 경로로 이루어진다.

선형 모델을 개발하기 위한 필요 조건으로서, PLL(34)은 기준 위상에 관하여 작은 위상 에러를 가진 트래킹(정상-상태) 모드인 것으로 가정한다. 상기 설계는 연속-시간 시스템의 디지털화에 의거하고 이로 인해 특정 미분방정식의 s-평면 극점과 영점(zeros)이 매치드 폴-제로(matched pole-zero) 방법을 사용하는 대응 미분방정식의 z-평면 극점과 영점으로 맵핑된다. PLL(34)은 루프를 통한 신호의 샘플링된-데이터 표현을 사용한다. 이 어프로치는 디지털 신호 처리 기술을 사용하는 구현으로 스스로를 렌딩(lending)한다. PLL(34)의 크리티컬 파라미터(critical parameter)가 특정되고, 루프 성능에 대한 그 영향이 노팅된다.

도 11은 본 발명에 의해 사용된 아날로그 PLL(34)의 블록도이다. 아날로그 또는 연속-시간 PLL(34)은 위상 검출기(38), 루프 필터(40), 및 VCO(42)로 이루어진다. 위상 검출기(38)는 간단히 일정한 이득(K_PD)에 의해 표현될 수 있다. VCO(42)는 G_VCO(s)=K_VCO/s에 따라 라플라스 도메인에서 퍼펙트 인테그레이터로서 모델링될 수 있고, K_VCO는 그 이득이다. 루프 필터(40)는 F(s)로서 라플라스 도메인에서 특정될 수 있다. 노이즈 없이 폐루프 전송 펑션과 정상화된 위상 에러 응답은 각각 다음식에 따라 라플라스 도메인에서 특정된다.

Θ_VCO(s), Θ_s(s), 및 Θ_e(s)는 각각 VCO 위상[θ_VCO(t)], 기준 신호 위상[θ_s(t)], 및 위상 에러[θ_e(t)]의 라플라스 변환이다.

루프의 차수(order)는 루프 아키텍쳐 내의 퍼펙트 인테그레이터의 숫자와 동일하다. VCO(42)는 퍼펙트 인테그레이터로서 모델링되기 때문에 루프는 적어도 1차이다. 루프 필터(40)가 하나의 퍼펙트 인테그레이터를 포함하면 루프는 2차이다. 루프의 차수는 루프의 정상-상태 성능을 크게 좌우하도록 보여질 수 있다. 정상-상태 위상 에러는 최종값 정리(final value theorem), 즉 다음식에 의해 용이하게 결정될 수 있다.

정상-상태 에러는 과도 응답이 소멸한 후 기준으로부터 VCO 위상의 편차로서 규정된다. 정상-상태 에러는 간단히 θ_e(∞)이다. 1차 루프 또는 하이어(higher)는 제로 정상-상태 에러에 의해 초기 위상 오프셋을 트래킹하는 것으로 보여질 수 있다. 또한, 3차 루프가 제로 정상-상태 에러에 의한 액셀러레이팅 위상을 트래킹하기 위해 사용되어야 하지만 2차 시스템은 주파수 스텝을 트래킹하기 위해 필요하다.

다음과 같은 전송 펑션을 가진 2차 래그-리드(lag-lead) 필터[비례-적분(PI) 필터로도 알려짐]도 고려된다.

τ₁과 τ₂는 필터의 시정수이다. 상기 필터는 s=0에서 극점을 갖고, 이에 따라 인테그레이터와 같이 동작한다. 이것은 제로 주파수에서 무한 이득을 갖는다. 이러한 필터를 가진 PLL(34)의 폐루프 전송 펑션은 다음식에 의해 얻어진다.

ω_n과 ζ는 각각 고유 주파수 및 댐핑 팩터이고, 다음식에 따라 K_PD, K_VCO,τ_1,및 τ₂의 용어로 특정된다.

이 2개의 파라미터는 통상적으로 시스템의 성능 필요 조건을 특정하는데 사용된다. 상기 폐루프 시스템의 극점은 다음과 같다.

ζ>1이면 극점은 실수이고, ζ<1이면 극점은 복소수와 켤레(conjugate)이다. ζ=1이면 극점은 반복되어 실수이고, 상기 조건을 크리티컬 댐핑(critical damping)이라 한다. ζ<1이면 상기 응답은 언더댐핑(underdamping)되고, 극점을 복소수이다. 폐루프 시스템의 과도 응답은 ζ가 제로에 접근할 때 극점이 허수에 접근함에 따라 점점 진동한다. 상기 모델은 연속-시간 도메인에서 PLL에 직접 적용될 수 있다. 샘플링된 데이터에 의거한 시스템이 아니라면 이산-시간 모델을 사용해야 한다.

전체 PLL을 위한 선형화된, 시불변인, 어프록시메이트(approximate) 전송 펑션은 시스템 양자화의 비선형성이 무시되는 조건에 의거하여 도출될 수 있다. 위상 검출기(38)의 z-도메인 표현, 루프 필터, 및 제어된 오실레이터가 각각 다음식으로 주어진다.

이 전송 펑션을 사용하여 PLL(34)의 폐루프 전송 펑션은 다음식이 된다.

또는

MPZ는 폼(form)(또는, 이산 전송 펑션과 관련됨)[H(z)]에 속하는 이산-시간 시스템[H₂(z)]을 얻기 위해 H(s)에 적용될 수 있다. 이 관계로부터 루프 필터 이득(K₁ 및 K₂)을 위한 폐쇄 형태 표현이 도출될 수 있다.

본 실시형태에서 목적은 z-도메인에서 대응 모델에 대하여 ω_n와 댐핑 팩터(ζ)에 의해 특정된 성능 필요조건을 만족시키는 시스템을 맵핑하는 것이다. MPZ 방법은 아날로그 시스템의 s-평면 극점과 영점을 대응하는 이산-시간 시스템의 z-평면 극점과 영점으로 직접 맵핑한다. 여기서, Modified-MPZ(MMPZ) 방법이 사용된다. 상기 방법은 우선 s-평면 극점과 영점을 관계(

)를 사용하여 z-평면으로 맵핑하고, T_sp는 샘플링 간격이다.

에서 H(s)의 극점은

에서 H₂(z)의 극점으로 맵핑된다.

에서 H(s)의 극점은

에서 H₂(z)의 극점으로 맵핑된다. s = -ω/2ζ에서 영점은

에서 H₂(z)의 영점으로 맵핑된다.

다음 스텝은 이전 스텝에서 결정된 극점과 영점을 가진 z에서 이산-시간 전송 펑션을 형성한다.

K_DC는 H₂(z)의 저주파 이득 또는 DC이다.

다음 스텝은 연속-시간 시스템[H(s)]과 동일한 이산-시간 시스템[H₂(z)]의 저주파 이득 또는 DC를 설정하는 것이다. 최종값 정리는 주로 라플라스 변환 또는 z-변환이 주어진 타임 펑션의 정상 상태값을 발견하는데 사용된다. 함수 x(t)가 있으면 s-도메인에서의 정리 상태(theorem state)는 다음과 같다.

sX(s)의 모든 극점이 s-평면의 좌측 반평면(left half-plane)(LHP)에 있는 한 X(s)는 x(t)의 라플라스 변환이다. z-도메인에서 정리 상태는 다음과 같다.

(1-z^-1)X(z)의 모든 극점이 단위원 내에 있으면 X(z)는 x(t)의 라플라스 변환이다. 상기 정리는 시스템의 DC 이득을 발견하는데 사용될 수도 있다. DC 이득은 모든 과도 상태가 감쇠된 후 입력(일정한 것으로 가정된 입력)에 대한 시스템의 출력의 비이다. DC 이득을 발견하기 위해 유니트 스텝 입력이 있고, 출력의 정상 상태값을 컴퓨팅하기 위해 최종값 정리를 사용하는 것으로 가정한다.

따라서, 전송 펑션[G(s)]을 가진 시스템을 위해 DC 이득은 다음식에 따라 규정된다.

그리고, 전송 펑션[G(z)]을 가진 시스템을 위해 DC 이득은 다음식에 따라 규정된다.

H(s)의 DC 이득은 다음식으로 얻어진다.

H₂(z)의 DC 이득을 H(s)의 DC 이득으로 설정하면 다음과 같이 된다.

K_DC = 1

따라서, 전송 펑션[H₂(z)]은 다음식으로 간략화된다.

전송 펑션[H₂(z)]은 다음식으로 더 표현할 수 있다.

H(z)와 H₂(z)의 분모를 비교하면 다음과 같다.

또는

그리고

또는

통상적으로, 피드백 제어 시스템을 위한 성능 명세(performance specification)는 주로 시스템의 시간 응답과 관련된 소정 필요조건을 포함한다. 설정 시간(t_set)은 시스템 과도현상을 감쇠시키는데 걸리는 시간으로 규정될 수 있다. PLL(34)을 위해 t_set은 록킹 시간으로도 나타낸다. 0≤ζ＜1인 2차 시스템을 위해 설정 시간[입력 진폭의 1% 내에서 세틀링(settling)시키기 위한 시스템을 위한] 다음식에 의해 주어진다.

따라서, 2차 시스템을 위해 세틀링 시간(t_set), 댐핑 팩터(예컨대, ζ=0.707)를 특정함으로써, 언댐핑된 고유 주파수(ω_n)와 필터 이득(K₁ 및 K₂)이 상기 식으로부터 용이하게 결정될 수 있다.

PLL(34)의 롱 레인지 유스풀니스(long range usefulness)는 시스템의 안정성에 의존하고, 안정된 시스템은 임펄스-타입 입력의 영향으로부터 리커버링하기 위한 능력을 가진 것이다. 이러한 이유로 인해 다른 설계 기준에 관한 시스템 성능을 결정하는데 시스템 안정성이 고려된다. 이산 시스템의 안정성은 이산 시스템 특성 방정식의 루트에 의해 결정된다.

그러나, 이러한 경우에 안정성 영역은 단위원(｜z｜=1)에 의해 규정된다. 시스템 안정성을 위한 필요 충분 조건은 특성 방정식의 모든 루트가 단위원 내(｜z｜<1)에 있는 것보다 적은 크기를 갖는 것이다. 이것은 크로네커 델타 응답(Kronecker delta response)이 시간에 의해 감쇠되는 것을 보장한다.

이산 시스템을 위한 하나의 안정성 기준을 쥬리 테스트라 한다. 이 테스트를 위해 특성 방정식의 계수는 우선 쥬리 어레이(Jury array)로 배열된다.

처음 2개 행은 특성 방정식 계수를 사용하여 기록되고, 다음 2개의 행은 상기 도시된 결정 관계를 사용하여 컴퓨팅된다. 상기 처리는 3개의 엔트리만을 가진 행(2n-3)이 컴퓨팅될 때까지 이전 쌍보다 하나 적은 열을 가진 각 연속상의 행에 의해 계속된다. 이어서, 상기 어레이가 종료된다.

Q(z)=0의 루트가 하나보다 적은 크기를 갖기 위한 필요 충분 조건은 다음과 같다.

Q(1) 또는 Q(-1) 조건이 충족되지 않으면 상기 시스템은 안정적이지 않고 상기 어레이를 구성할 필요가 없다.

2차 PLL을 위해 특성 방정식은 다음과 같은 H(z)의 분모에 의해 주어진다.

2차 시스템에 대하여 안정성을 위한 필요 충분 조건은 다음과 같다.

이어서 다음과 같은 안정성 제한을 초래한다.

다음 내용을 얻게 된다.

이 조건은 PLL(34)의 루트가 단위원 내부 또는 외부에 있지 않다는 것을 보장한다.

록킹 시간(또는 세틀링 시간)(t_set)에 관하여 그리고 댐핑 팩터(예컨대, ζ=0.707)의 결정에 의해 2차 PLL(34)에 대한 성능 명세의 소정 세트를 위해 필터 이득(K₁ 및 K₂)이 얻어지면 다음 제어식이 PLL을 구동한다.

에 의해 VCO 제어 입력은 가장 가까운 정수로 라운딩(rounding)되는 DAC_VCO(n)=DAC_nom+DAC_corr(n)이 된다. 그러나, 오실레이터 입력에서 사용을 위해 준비된 에러 신호를 조절하기 위해 맵핑의 일부 레벨이 이루어질 수 있다.

상기한 바와 같이, 측정 및 제어는 본질적으로 클라이언트 PLL(34)을 위한 샘플링 기간(T_sp=1/f_sp)을 부여하는 샘플링 주파수(f_sp)에서 수행된다. 위상 검출기(38)로부터의 에러[e(n)]는 이 주파수(f_sp)에서 생성된다. 그러나, 제어된 오실레이터는 공칭 주파수(f_nom)에서 동작한다. 또한, 위에서 도출된 루프 필터 파라미터는 샘플링 주파수(f_sp)에 의거한다는 것을 밝힌다. 따라서, 저주파수(f_sp)에서 생성된 에러값은 공칭 주파수(f_nom)에서 동작하는 제어된 오실레이터에 적용될 수 있도록 적절한 값으로 스케일링(scaling)되어야 한다.

본 발명은 루프 필터(40)[(낮은)공칭 주파수(f_sp)에서 동작함]에 의해 생성된 필터링된 에러값을 오실레이터[(높은)공칭 주파수(f_nom)에서 동작함]를 제어하기 위한 적절한 값으로 맵핑하기 위한 맵핑 기능(46)을 포함한다.

DAC_VCO(f_sp,n)는 공칭 샘플링 주파수(f_sp)에서의 시스템 파라미터에 의거하여 컴퓨팅된 시간(n)에서의 VCO 제어 신호를 나타낸다. DAC_VCO(f_nom,n)는 공칭 주파수(f_nom)에서의 시스템 파라미터에 의거하여 컴퓨팅된 시간(n)에서의 VCO 제어 신호를 나타낸다. 따라서, 다음식을 얻는다.

다음 내용을 얻게 된다.

상기 표현으로부터 다음 내용이 규정된다.

또한, 공칭 DAC값(DAC_nom)과 주파수(f_nom) 주위에서의 DAC/VCO 동작은 다음식에 따라 규정된다.

DAC_corr(f_nom,n)는 시간(n)에서 공칭 주파수(f_nom)에 대응하는 DAC 정정 팩터이다. 그러나, DAC값(DAC_sp)과 주파수(f_sp) 주위에서의 DAC/VCO 동작도 다음식에 따라 규정할 수 있다.

DAC_corr(f_sp,n)는 시간(n)에서 공칭 샘플링 주파수(f_sp)에 대응하는 DAC 정정 팩터이다. 상기 식으로부터 다음식이 얻어진다.

상기 2개의 식에 의해 다음 식이 얻어진다.

그리고

는 공칭 샘플링 주파수(f_sp)에서 동작하는 위상 검출기(38)의 출력에 의거하고, 필터 이득이 동일한 공칭 샘플링 주파수에 의거하여 컴퓨팅되는 루프 필터(40)로부터 얻어진 필터링된 에러이다.

상기 식은 정정 팩터[DAC_corr(f_sp,n)]가 상기 에러[e(n)]와 상기 컴퓨팅된 필터 이득(K₁ 및 K₂)[시스템 파라미터와 공칭 샘플링 주파수(f_sp)로부터 컴퓨팅됨]에 의거하여 얻어지더라도 f_nom(VCO 공칭 출력임)에서의 대응하는 정정 팩터는 맵핑 팩터(MF_VCO=M)를 적용함으로써 용이하게 얻어질 수 있다. DAC(48)는 상기 범위(DAC_VCO∈[0,2^L-1]) 내의 정수값을 취하기 때문에 DAC_VCO는 DAC(48)에 적용되기 전에 가장 근접한 정수로 라운딩된다.

클라이언트 PLL(34)의 설계는 다음 스텝을 포함한다.

1. PLL의 공칭 시스템 샘플링 기간(

), 세틀링(록킹) 시간(t_set), (s)(예컨대, 1400T_sp s), 및 댐핑 팩터(ζ)(예컨대, 0.707)를 특정한다.

2. 위상 검출기 이득을 컴퓨팅한다:

DAC/VCO 이득을 컴퓨팅한다:

주 : DAC 길이, L, DAC_res=2^L; Δppm은 VCO 및 DAC 스펙 시트/특성으로부터 공지된 양이다.

4. 고유 주파수를 컴퓨팅한다:

5. 루프 필터의 비례 이득을 컴퓨팅한다:

6. 루프 필터의 적분 이득을 컴퓨팅한다:

7. 안정성 조건을 충족하였는가?

그렇지 않다면 스텝 1로 돌아가서 파라미터를 조정하여 계속한다.

8. 시스템의 성능(시뮬레이션, 프로토타입, 측정 등)이 만족스러운가? 그렇지 않다면 스텝 1로 돌아가서 파라미터를 조정하여 계속한다.

9. 스텝 7 및 스텝 8에서 YES이면 타임 클라이언트 PLL의 설계 종료.

하드웨어에 공통 실행을 반영하기 위해, 그리고 구현을 간소화하기 위해 모든 게인 팩터는 2개의 네거티브 인티저 파워(negative integer power)가 되도록 결정될 수 있다. 바이너리 워드를 시프팅하기 위해 계수 승산이 감소되도록 필터 이득은 2^-x으로 결정될 수 있고, x는 정수이다.

타임 클라이언트에서의 타임스탬프 필터링, 최소 지연 선택, 및 오프셋 추정을 위한 방법은 다음과 같다.

1. 샘플링 기간(T_sp) 이후에 최소 지연에 의해 메시지[RQ_i, i=1,2,...,L, 및 RP_j, j=1,2,...,L]를 선택한다:

2. 지연(d_min) 및 타임 오프셋(θ_min)을 다음식으로부터 컴퓨팅한다:

3. 서버와 클라이언트 사이의 루트에 트루 최소 지연 변경이 존재하는지를 결정하기 위해 변경 검출 알고리즘에 d_min을 통과시킨다.

트루 최소 지연 변경이 검출되면

변경시에

값을 최소 지연값(θ_min)으로 설정하고, 모든 히스토리를 폐기한다.

그렇지 않으면

를 얻기 위해 θ_min을 계속 필터링한다.

4. 로컬 하드웨어 클럭 시간(L_clock)과 변환 함수를 사용하여 클라이언트에서의 서버 현재 타임(

)의 추정을 컴퓨팅한다.

타임 클라이언트 PLL 컴퓨테이션을 위한 방법은 다음과 같다: 처음 이용 가능한 시간(

)을 PLL 클럭 카운터에 로딩하고, 그 이후에 오실레이터는 카운터를 증가시킨다;

다음 샘플링 기간을 대기하고, 현재 타임(

)을 컴퓨팅한다.

맵핑 기능을 포함하는 PLL 방법은 다음과 같이 설명된다:

1.

로부터 지금 판독한 PLL 클럭 카운터(

)를 감산하여 PLL 에러 신호(

)를 얻는다.

주 : d_min과 θ_min 사이의 시간 추정은 T_sp=1/f_sp의 공칭값을 갖는 시스템의 샘플링 기간으로 규정되고, f_sp는 샘플링 주파수이다. 이것은 설계 파라미터 세트이고, 프로토콜 트랜잭션의 레이트의 다운-샘플링된 값(즉, 타임 서버로부터 시간에 대한 타임 클라이언트의 요청을 얼마나 자주 업데이팅하는가)이다. 공칭 샘플링 기간(T_sp=1/f_sp)은 루프 필터를 위한 설계 파라미터를 얻기 위해 PLL 설계 처리에서만 사용된다.

2. 루프 필터를 사용해서 에러 신호(

)를 필터링하여 다음식에 따라 필터링된 신호 에러를 얻는다:

3. 맵핑 기능을 사용하여 (낮은)공칭 샘플링 주파수(f_sp)로부터 필터링된 에러를 오실레이터의 (높은)공칭 주파수(f_nom) 도메인으로 맵핑한다:

4. 오실레이터 제어 입력을 얻기 위해 정정 팩터로서 상기 맵핑된 필터링된 에러(

)를 사용하여 공칭 오실레이터 제어 워드의 값을 수정한다:

5. 다음 샘플링 기간을 대기하고 알고리즘 1로 간다.

본 발명은 하드웨어, 소프트웨어, 또는 하드웨어와 소프트웨어의 조합으로 실현될 수 있다. 본 발명에 의한 상기 방법 및 시스템의 구현은 하나의 컴퓨팅 시스템에서 중앙 집중 방식으로 또는 상이한 엘리먼트가 몇가지 상호 접속된 컴퓨팅 시스템에 걸쳐 전개된 분배 방식으로 구현될 수 있다. 여기에 개시된 방법들을 수행하기에 적합한 모든 종류의 컴퓨팅 시스템, 또는 다른 장치는 상기 기능을 수행하도록 된다.

하드웨어와 소프트웨어의 통상의 조합은 로딩 및 실행시에 여기에 개시된 방법들을 수행하도록 컴퓨터 시스템을 제어하는 기억 매체에 기억된 컴퓨터 프로그램과 하나 이상의 프로세싱 엘리먼트를 구비한 특화된 컴퓨터 시스템 또는 범용 컴퓨터 시스템이 될 수 있다. 또한, 본 발명은 여기에 개시된 방법들의 구현을 가능하게 하는 모든 특징을 포함하고, 컴퓨팅 시스템에 로딩시에 이 방법들을 수행할 수 있는 컴퓨터 프로그램 프로덕트에 내장될 수도 있다. 기억 매체는 모든 휘발성 또는 비휘발성 기억 장치를 나타낸다.

본 명세서 내의 컴퓨터 프로그램 또는 애플리케이션은 정보 처리 능력을 가진 시스템이 하기 내용, 즉 a) 다른 언어, 코드, 또는 노테이션으로의 변환; b) 상이한 재료 형태로의 재생산 중 어느 하나 또는 모두 이후에 또는 특정 기능을 직접 수행하도록 의도된 명령의 세트의 모든 언어, 코드, 또는 노테이션에 있어서의 모든 표현을 의미한다. 또한, 상기 내용과 반대로 언급되지 않으면 모든 첨부 도면은 비례적이지 않다는 것을 인식해야 한다. 특히, 본 발명은 상기 설명보다는 본 발명의 범위를 나타낸 이하의 청구범위를 참조함으로써 그 본질적 특징 또는 사상으로부터 벗어나지 않은 다른 특정 형태로 실시될 수 있다.

본 발명은 상기 내용과 특징적으로 도시된 것에 한정되지 않는 것으로 당업자는 인식할 것이다. 또한, 상기 내용과 반대로 언급되지 않으면 모든 첨부 도면은 비례적이지 않다는 것을 인식해야 한다. 이하의 청구범위에 의해서만 한정되는 본 발명의 사상 및 범위로부터 벗어나지 않고 상기 설명으로부터 다양한 수정 및 변형이 가능하다.

Claims (20)

1. 패킷 네트워크 상에서의 시간 동기화를 위한 타이밍 시스템으로서:
   서버 클럭을 갖고, 현재의 타임스탬프 정보를 생성하는 타임 서버; 및
   클라이언트 클럭과 위상 동기 루프 구동 클라이언트 클럭 카운터를 갖고, 상기 패킷 네트워크 상에서 상기 타임 서버와 타임 전송 프로토콜 메시지를 주기적으로 교환하고, 상기 타임스탬프 정보에 의거하여 추정된 서버 타임을 계산하는 타임 클라이언트를 포함하는 것을 특징으로 하는 타이밍 시스템.
2. 제 1 항에 있어서,
   상기 타임 클라이언트는,
   상기 클라이언트 클럭과 상기 서버 클럭 사이에서 현재의 클럭 오프셋을 계산하기 위해 각 타임 전송 프로토콜 메시지 교환에 의해 상기 타임 서버로부터 상기 타임스탬프 정보를 수신하고, 상기 현재의 클럭 오프셋을 사용하여 추정된 서버 타임을 계산하는 프로토콜 엔진; 및
   상기 추정된 서버 타임을 나타내는 신호를 수신하고, 클라이언트 클럭 카운터에 의해 표시된 타임과 상기 추정된 서버 타임 사이의 차이에 의거하여 추정된 클라이언트 현재 타임을 결정하는 위상 동기 루프 아키텍쳐를 포함하는 것을 특징으로 하는 타이밍 시스템.
3. 제 2 항에 있어서,
   상기 추정된 서버 타임은 상기 각 타임 전송 프로토콜 메시지의 교환 후에 재계산되는 것을 특징으로 하는 타이밍 시스템.
4. 제 3 항에 있어서,
   상기 위상 동기 루프 아키텍쳐는 상기 추정된 서버 타임의 재계산시마다 상기 클라이언트 클럭 카운터에 의해 표시된 타임과 상기 재계산된 추정된 서버 타임 사이의 차이를 나타내는 에러 신호를 주기적으로 생성하는 위상 검출기를 포함하는 것을 특징으로 하는 타이밍 시스템.
5. 제 4 항에 있어서,
   상기 위상 동기 루프 아키텍쳐는 상기 에러 신호에 의해 제어되는 오실레이터를 포함하고, 상기 오실레이터의 출력은 상기 클라이언트 클럭 카운터를 위한 클럭 주파수를 제공하는 것을 특징으로 하는 타이밍 시스템.
6. 제 5 항에 있어서,
   상기 클라이언트 클럭 카운터는 상기 클라이언트의 현재 타임을 나타내고, 상기 타임 서버의 타임에 있어서의 각각의 변경후에 업데이팅되는 것을 특징으로 하는 타이밍 시스템.
7. 제 5 항에 있어서,
   상기 에러 신호는 상기 추정된 클라이언트 타임과 상기 추정된 서버 타임 사이의 시간 동기화를 나타내는 소정 에러 범위로 감소되는 것을 특징으로 하는 타이밍 시스템.
8. 제 1 항에 있어서,
   각 타임 클라이언트는 각 타임 전송 프로토콜 메시지에 상기 타임 서버로 송신된 로컬 현재 타임을 갖는 것을 특징으로 하는 타이밍 시스템.
9. 제 8 항에 있어서,
   상기 로컬 현재 타임은 상기 타임 클라이언트에 로컬 하드웨어 클럭에 의해 제공되는 것을 특징으로 하는 타이밍 시스템.
10. 제 8 항에 있어서,
    상기 로컬 현재 타임은 상기 클라이언트 클럭 카운터의 출력에 의해 제공되는 것을 특징으로 하는 타이밍 시스템.
11. 서버 클럭을 가진 타임 서버와 클라이언트 클럭 및 위상 동기 루프 구동 클라이언트 클럭 카운터를 가진 타임 클라이언트 사이의 패킷 네트워크 상에서의 시간 동기화 방법으로서:
    패킷 네트워크 상에서의 타임 서버로부터 전송 프로토콜 메시지를 수신하는 스텝;
    상기 클라이언트 클럭과 상기 서버 클럭 사이의 현재의 클럭 오프셋을 추정하는데 사용하는 타임스탬프 정보를 상기 타임 서버로부터 수신하는 스텝;
    추정된 서버 타임을 주기적으로 계산하는 스텝; 및
    상기 추정된 서버 타임에 의거하여 추정된 클라이언트 타임을 계산하는 스텝을 포함하는 것을 특징으로 하는 패킷 네트워크 상에서의 시간 동기화 방법.
12. 제 11 항에 있어서,
    각 타임 전송 프로토콜 메시지의 수신 후에 추정된 서버 타임을 재계산하는 스텝을 더 포함하는 것을 특징으로 하는 패킷 네트워크 상에서의 시간 동기화 방법.
13. 제 12 항에 있어서,
    상기 추정된 각 서버 타임의 각각의 재계산시에 상기 클라이언트 클럭 카운터에 의해 표시된 타임과 상기 재계산된 추정된 서버 타임 사이의 차이를 나타내는 에러 신호를 컴퓨팅하는 스텝을 더 포함하는 것을 특징으로 하는 패킷 네트워크 상에서의 시간 동기화 방법.
14. 제 13 항에 있어서,
    상기 에러 신호를 상기 클라이언트 클럭 카운터를 위한 클럭 주파수를 제공하는 오실레이터를 구동하는 제어 신호로 변환하는 스텝을 더 포함하는 것을 특징으로 하는 패킷 네트워크 상에서의 시간 동기화 방법.
15. 제 14 항에 있어서,
    상기 에러 신호는 상기 추정된 서버 타임과 상기 추정된 클라이언트 타임 사이의 동기화를 나타내는 소정 에러 범위로 감소되는 것을 특징으로 하는 패킷 네트워크 상에서의 시간 동기화 방법.
16. 패킷 네트워크 상에서의 시간 동기화를 위한 타이밍 시스템으로서:
    타임스탬프 정보를 생성하고, 서버 클럭을 가진 타임 서버, 및
    상기 타임 서버와 전기 통신하고, 패킷 네트워크 상에서 각기 클라이언트 클럭을 가진 하나 이상의 타임 클라이언트에 타임 전송 프로토콜 메시지의 형태로 타임스탬프 정보를 송신하는 타이밍 전송 노드를 포함하고;
    상기 타임 전송 프로토콜 메시지는 타임 전송 프로토콜에 따라 상기 타임 서버와 상기 하나 이상의 타임 클라이언트 사이에서 주기적으로 교환되는 것을 특징으로 하는 타이밍 시스템.
17. 제 16 항에 있어서,
    상기 타임 전송 프로토콜은 상기 타임스탬프 정보에 의거하여 추정된 서버 타임을 결정하는 것을 특징으로 하는 타이밍 시스템.
18. 제 17 항에 있어서,
    상기 타임 클라이언트로 송신된 타임스탬프 정보는 상기 클라이언트 클럭과 상기 서버 클럭 사이의 현재의 클럭 오프셋을 추정하는데 사용되는 것을 특징으로 하는 타이밍 시스템.
19. 제 18 항에 있어서,
    상기 현재의 클럭 오프셋은 상기 타임 서버에서 추정된 타임 레퍼런스의 컴퓨테이션에 통합되는 것을 특징으로 하는 타이밍 시스템.
20. 제 19 항에 있어서,
    상기 추정된 서버 타임은 상기 타임 전송 프로토콜 메시지의 각각의 교환 후에 재계산되는 것을 특징으로 하는 타이밍 시스템.

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