KR20110078192A - 반도체 금속 배선 형성 방법 - Google Patents

Abstract

본 발명은 반도체 금속 배선 형성 기술에 관한 것으로, 기존의 비아홀을 이용한 금속 층간 접촉을 수행하지 않고, 실리콘 잉곳(Silicon Ingot)에 패턴 형성, 실리콘 잉곳의 식각, 식각된 부분에 금속 배선 형성, 금속 배선이 형성된 잉곳의 슬라이싱, 실라이싱된 잉곳의 접합 공정으로 종래보다 간소화하여 반도체의 금속 배선을 제조하는 것을 특징으로 한다. 본 발명에 의하면, 슬라이스 패턴 웨이퍼를 이용한 반도체의 금속 배선 제조를 통해 공정 수를 현저하게 감소시킬 수 있으며, 종래의 불필요했던 고저항의 비아홀을 형성하지 않고, 금속과 금속 간에 직접 접촉하게 되어, 텅스텐 비아에 의존되었던, 높은 저항을 금속의 낮은 저항으로 줄일 수 있어, 반도체의 전력 소모를 감소시킬 수 있다.

반도체,　금속 배선, 슬라이스 패턴 웨이퍼

Description

반도체 금속 배선 형성 방법{METHOD FOR FORMING A SEMICONDUCTOR METAL LIN}

본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히 슬라이스 패턴 웨이퍼를 이용하여 금속 배선을 형성하는데 적합한 반도체 금속 배선 형성 방법에 관한 것이다.

일반적으로 반도체 제조 공정을 통해 금속 배선을 형성하는 방법은, 층간 금속의 접촉을 위해 비아홀(Via Hole)을 통해 배선을 형성하였다. 이는 비아홀에 금속도체를 채우기 위해 저항이 높은 텅스텐(W)을 사용함으로써 전체 저항이 높아지고, 불필요한 텅스텐의 사용으로 원가 상승의 요인이 된다. 또한 금속 층간 절연막을 사용하므로 불필요한 산화막(Oxide)의 사용 및 산화막의 평탄화 공정 등의 어려움이 있다.

도 1은 종래 기술에 따라 제조된 반도체의 금속 배선을 도시한 단면도이다.

도 1을 참조하면, 금속 배선을 형성하는 종래의 기술은 금속 층간에 비아 홀(100)을 사용하여 제조함으로써, 비아 형성에 따른 마스크 및 텅스텐의 불필요한 사용이 발생하된다.

또한 한 레이어에서의 금속 갭필을 위한 절연막 증착을 필요로 하며, 상부 레이어의 평탄화를 위한 기계적 연마과정이 요구된다. 이때 하나의 웨이퍼에 다층의 금속 배선을 형성하기 때문에 고도의 기술을 요하게 된다.

상기한 바와 같이 종래 기술에 의한 금속 배선 형성 방법에 있어서는, 비아홀을 이용한 금속 층간 접촉을 수행하므로, 전체 저항이 높아지고, 텅스텐의 사용으로 원가 상승의 요인이 발생하며, 많은 제조 공정을 수반한다는 문제점이 있었다.

이에 본 발명은, 기존의 비아홀을 이용한 금속 층간 접촉을 수행하지 않고, 금속 간에 직접 접촉이 가능하도록 제조공정을 간소화할 수 있는 반도체 금속 배선 형성 방법을 제공한다.

또한 본 발명은, 실리콘 잉곳(Silicon Ingot)에 패턴 형성, 실리콘 잉곳의 식각, 식각된 부분에 금속 배선 형성, 금속 배선이 형성된 잉곳의 슬라이싱, 실라이싱된 잉곳의 접합 공정으로 종래보다 간소화 하여 반도체의 금속 배선을 제조할 수 있는 반도체 금속 배선 형성 방법을 제공한다.

본 발명의 일 실시예 방법은, 실리콘 잉곳에 포토레지스트를 형성한 후, 노 광 및 현상 공정으로 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴으로 상기 실리콘 잉곳을 식각하는 단계와, 상기 식각된 실리콘 잉곳에 금속을 증착하는 단계와, 상기 금속이 증착된 실리콘 잉곳을 기 설정 두께로 슬라이싱하여 금속 배선을 형성하는 단계를 포함한다.

본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.

본 발명은, 종래의 비아홀 형성을 위해 최소 10가지 이상의 공정으로 진행되는 금속 배선 공정이 실리콘 패턴 형성, 실리콘 식각, 금속층 형성, 잉곳 슬라이싱(Ingot Slicing), 웨이퍼 접합 등의 최소 5가지의 순서로 진행되어 총 공정수를 현저하게 줄임으로써, 제조 원가 및 제조 시간 절감을 가능하게 할 수 있다.

또한, 종래의 불필요했던 고저항의 비아홀을 형성하지 않고, 금속과 금속 간에 직접 접촉하게 되어, 텅스텐 비아에 의존되었던, 높은 저항을 금속의 낮은 저항으로 줄일 수 있어, 반도체의 전력 소모를 감소시킬 수 있는 효과가 있다.

이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생 략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명은 기존의 비아홀을 이용한 금속 층간 접촉을 수행하지 않고, 금속 간에 직접 접촉이 가능하도록 제조공정을 간소화하는 것으로서, 실리콘 잉곳에 패턴 형성, 실리콘 잉곳의 식각, 식각된 부분에 금속 배선 형성, 금속 배선이 형성된 잉곳의 슬라이싱, 실라이싱된 잉곳의 접합 공정으로 종래보다 간소화 하여 반도체의 금속 배선을 제조하는 것이다.

도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 금속 배선의 제조 공정을 도시한 공정 순서도이다.

도 2a와 같이 실리콘 잉곳(200)을 형성하고, 도 2b에 도시한 바와 같이 형성된 실리콘 잉곳(200) 상부에 포토레지스트를 형성한 후, 노광 및 현상 공정을 수행하여 포토레지스트 패턴(202)을 형성한다.

그리고 도 2c에서와 같이 실리콘 잉곳(200)을 형성된 포토레지스트 패턴(202) 대로 식각을 수행한다. 이후, 도 2d에 도시한 바와 같이 실리콘 잉곳(200)의 식각된 영역에 금속(204)을 증착하면, 금속 배선이 형성된 실리콘 잉곳(200)을 제조할 수 있다. 이때, 증착되는 금속(204)은 알루미늄(Al), 구리(Cu), 은(Ag), 티타늄(Ti), 주석(TiN) 등과 이들의 혼합 중 어느 하나가 될 수 있다.

도 3은 본 발명의 실시예에 따라 각 레이어별로 금속 배선이 형성된 실리콘 잉곳을 도시한 단면도이다.

도 3을 참조하면, (a), (b), (c)에서와 같이 각 레이어별로 각기 다른 형태의 실리콘 패턴 및 금속 증착을 통해 금속 배선이 형성된 실리콘 잉곳을 제조할 수 있다.

도 4는 본 발명의 실시예에 따라 각 레이어별로 금속 배선이 형성된 실리콘 잉곳을 슬라이싱한 단면도이다.

도 4를 참조하면, 도 3에서 각 레이어별로 금속 배선이 형성된 실리콘 잉곳 (a), (b), (c)에 대해 구현하고자 하는 두께, 즉 기 설정된 두께로 슬라이싱을 수행하여 각 레이어별 금속 배선을 제조하게 된다.

도 5a 내지 5b는 본 발명의 실시예에 따른 각 레이어별 실리콘 잉곳을 접합한 단면도이다.

도 5a를 참조하면, 도 4를 통해 각 레이어별로 슬라이싱된 실리콘 잉곳(a), (b), (c)에서 적어도 하나씩 가져와 순서에 맞게 정합하게 된다. 이는 제조 시에 각 레이어별로 위치할 수 있도록 금속 배선이 형성된 상태이므로, 도 4의 (a)에서 가져온 배선층(500)을 하단에 위치하고, 그 상부에는 (b)에서 가져온 배선층(502)을 위치한 후, (c)에서 가져온 배선층(504)을 제일 상단에 위치시킨다.

이후, 도 5b에 도시한 바와 같이 각 배선층(500, 502, 504)을 접합함으로써, 금속 배선을 형성하게 되며, 도 1과 같이 비아홀을 형성하지 않으면서도 저 저항, 저 비용으로 공정 절차 또한 간소화하여 고 성능의 금속 배선을 제조하는 것이 가 능하다.

이는 종래의 금속층 형성, 금속 패턴 형성, 금속층 식각, 금속 배선 간 갭필, 절연막 증착, 절연막 평탄화 공정, 비아홀 패턴 형성, 비아홀 식각, 텅스텐 증착, 텅스텐 평탄화 공정 등의 순서로 진행되어 최소 10가지 공정으로 진행되던 복잡한 반도체 제조 공정을 실리콘 패턴 형성, 실리콘 식각, 금속층 형성, 잉곳 슬라이싱(Ingot Slicing), 웨이퍼 접합 등의 순서로서, 최소 5가지 공정으로 진행하여 총 공정 수를 반 이상 줄일 수 있어 제조 원가와 제조 시간 절감을 가능하게 할 수 있다.

이상 설명한 바와 같이, 본 발명은 기존의 비아홀을 이용한 금속 층간 접촉을 수행하지 않고, 금속 간에 직접 접촉이 가능하도록 제조공정을 간소화하는 것으로서, 실리콘 잉곳에 패턴 형성, 실리콘 잉곳의 식각, 식각된 부분에 금속 배선 형성, 금속 배선이 형성된 잉곳의 슬라이싱, 실라이싱된 잉곳의 접합 공정으로 종래보다 간소화 하여 반도체의 금속 배선을 제조한다.

한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.

도 1은 종래 기술에 따라 제조된 반도체의 금속 배선을 도시한 단면도,

도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 금속 배선의 제조 공정을 도시한 공정 순서도,

도 3은 본 발명의 실시예에 따라 각 레이어별로 금속 배선이 형성된 실리콘 잉곳을 도시한 단면도,

도 4는 본 발명의 실시예에 따라 각 레이어별로 금속 배선이 형성된 실리콘 잉곳을 슬라이싱한 단면도,

도 5a 내지 5b는 본 발명의 실시예에 따른 각 레이어별 실리콘 잉곳을 접합한 단면도.

<　도면의 주요 부분에 대한 부호 설명 >

200 : 실리콘 잉곳 202 : 포토레지스트 패턴

204 : 금속 500, 502 504 : 배선층

Claims (3)

1. 실리콘 잉곳(Silicon Ingot)에 포토레지스트를 형성한 후, 노광 및 현상 공정으로 포토레지스트 패턴을 형성하는 단계와,

   상기 포토레지스트 패턴으로 상기 실리콘 잉곳을 식각하는 단계와,

   상기 식각된 실리콘 잉곳에 금속을 증착하는 단계와,

   상기 금속이 증착된 실리콘 잉곳을 기 설정 두께로 슬라이싱하여 금속 배선을 형성하는 단계

   를 포함하는 반도체 금속 배선 형성 방법.
2. 제 1항에 있어서,

   상기 반도체 금속 배선 형성 방법은,

   복수의 실리콘 잉곳으로 금속 배선을 형성한 후, 슬라이싱을 통하여 각 레이어별 금속 배선을 형성하는 단계와,

   상기 각 레이어별로 금속 배선을 정합하는 단계와,

   정합된 상기 각 레이어별 금속 배선을 접합하는 단계

   를 더 포함하는 것을 특징으로 하는 반도체 금속 배선 형성 방법.
3. 제 2항에 있어서,

   상기 각 레이어별 금속 배선을 형성하는 단계는,

   각 실리콘 잉곳 별로 슬라이싱을 통해 제조된 복수의 금속 배선층에서 상기 각 실리콘 잉곳 별로 하나씩 선택하여 각 레이어에 위치시키는 것을 특징으로 하는 반도체 금속 배선 형성 방법.

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