JP2009532874A - 回路の三次元的な統合において用いられるバリヤ - Google Patents

回路の三次元的な統合において用いられるバリヤ Download PDF

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Abstract

半導体デバイス（３０）を形成する方法は、接続パッド（２４）を有する第１の集積回路（１０）を提供することと、１つ以上の接合層（４２）を用いて第１の集積回路（１０）に第２の集積回路を取り付けることと、を含む。第２の集積回路は回路間トレース（３８）を有し、回路間トレース（３８）は回路間トレース開口部（４０）を有する。この方法は、さらに、第２の集積回路を通じた開口部（５８）を形成することと、開口部（５８）は回路間トレース開口部を通じて延びることと、開口部（５８）において回路間トレースの露出した部分上に選択的なバリア（５２）を形成することと、１つ以上の接合層（４２）を通じて接続パッド（２４）まで同開口部（５８）を延ばすことと、導電性充填材料（６４）を用いて開口部（５８）を充填することと、を含む。選択的なバリヤ層（５２）はコバルト、ニッケルのうちの１つ以上を含み、導電性充填材料（６４）は回路間トレース（３８）と接続パッド（２４）とを電気的に接続している。

Description

本発明は回路の三次元的な統合に関し、より詳細には、回路の三次元的な統合において用いられるバリヤに関する。
従来、回路の三次元的な統合は、アクセプターウエハおよびドナーウエハなどのウエハ間、すなわち、ダイ間の、面同士の接合を用いて行われる。アクセプターウエハは、通常、下のウエハであり、ドナーウエハは、通常、上のウエハである。接合されたウエハまたはダイにおける相互接続部は、ステッチビアなど様々な技術を用いて接続される。しかしながら、ステッチビアの形成は、通常、ドナーウエハの後面に行われ、時間を要し、ウエハまたはダイの三次元的な統合を達成するには追加の工程が必要である。詳細には、例えば、ステッチビアの形成には、ドナーウエハの後面にリンクされた、異なる長さを有する２つのウエハ間ビアが必要である。
これに加えて、ウエハ間ビアのエッチングによって、エッチング処理に幾つかの問題が生じることがある。例えば、低Ｋ誘電体ウエハにおけるそのようなウエハ間ビアのエッチングには、シリコン窒化物、シリコン炭素窒化物、シリコン酸化物、および低Ｋ誘電体を含むＳｉＣＯＨなどの多種類の誘電体材料を通じたエッチングが必要である。これによって、次に、物理および化学エッチング処理の両方など、広範囲のエッチング処理が必要となる。一定の物理および化学エッチング処理では、誘電体層へ銅が再分配されることがある。この問題は、例えば、特に、ウエハ間接続が埋込型のエッチングマスクとして用いられるときに生じる。
したがって、回路の改良された三次元的な統合の必要性が存在する。
一態様では、半導体デバイスを形成する方法を提供する。この方法は、接続パッドを有する第１の集積回路を提供することと、１つ以上の接合層を用いて第１の集積回路に第２の集積回路を取り付けることと、を含む。第２の集積回路は回路間トレースを有し、回路間トレースは回路間トレース開口部を有する。この方法は、さらに、第２の集積回路を通じた開口部を形成することと、開口部は回路間トレース開口部を通じて延びていることと、開口部において回路間トレースの露出した部分上に選択的なバリヤを形成することと、１つ以上の接合層を通じて接続パッドまで開口部を延ばすことと、導電性充填材料を用いて開口部を充填することと、を含む。選択的なバリヤ層は、コバルト、ニッケルのうちの１つ以上を含み、導電性充填材料は、回路間トレースと接続パッドとを電気的に接続する。
別の態様では、半導体デバイスを形成する方法を提供する。この方法は、接続パッドを有する第１の集積回路を提供することを含む。この方法は、さらに、１つ以上の接合層を用いて第１の集積回路に第２の集積回路を取り付けることを含み、第２の集積回路は回路間トレースを有し、回路間トレースは開口部を有する。この方法は、さらに、第２の集積回路を通じて開口部を形成することを含み、この開口部は回路間トレース開口部を通じて延びている。この方法は、さらに、開口部において回路間トレースの露出した部分上に選択的なバリヤを形成することと、選択的なバリヤはコバルトおよびニッケルから選択される１つ以上の材料を含むことと、を含む。この方法は、さらに、１つ以上の接合層を通じて接続パッドまで開口部を延ばすことを含む。この方法は、さらに、開口部を延ばした後、開口部を導電性充填材料で満たすことを含み、導電性充填材料は回路間トレースおよび接続パッドに電気的に接続される。
さらに別の態様では、接続パッドと、接続パッドの上の１つ以上の接合層とを有する第１の集積回路を含む半導体デバイスを提供する。この半導体デバイスは、さらに、回路間トレースと、回路間トレースの上の１つ以上の接合層とを有する第２の集積回路を含み、第２の集積回路の１つ以上の接合層は、第１の集積回路の１つ以上の接合層に取り付けられている。この半導体デバイスは、さらに、第２の集積回路を通じて、回路間トレースの開口部を通じて、第２の集積回路の１つ以上の接合層を通じて、かつ第１の集積回路の１つ以上の接合層を通じて接続パッドまで延びている導電性相互接続部を含む。導電性相互接続部は回路間トレースを接続パッドに電気的に接続している。この半導体デバイスは、さらに、コバルトおよびニッケルから選択される１つ以上の材料を含む回路間トレースに隣接し、回路間トレースと導電性相互接続部との間において回路間トレースの開口部に配置されたバリヤ層を含む。
図１は、本発明の一実施形態による、１処理工程中のアクセプターウエハの一実施形態の部分的な側面図である。アクセプターウエハ１０は、相互接続層１２、活性層１４、および半導体層１６を含む。相互接続層１２は、相互接続部２０およびビア２２を含む。接続（ｌａｎｄｉｎｇ）パッド１８などの接続フィーチャは、相互接続層１２の一部としても形成され得る。例として、コバルトまたはニッケルを有する導電性バリヤ２４が、接続パッドの上部に形成される。図１には、相互接続層１２、活性層１４、および半導体層１６の各々について１つしか示さないが、アクセプターウエハ１０は追加のそのような層を含んでもよい。さらに、図２に示すように、接合層２６が相互接続層１２の上部に形成される。
ここで図３を参照すると、ドナーウエハ３０がアクセプターウエハ１０と面同士で接合される。ドナーウエハ３０は、アクセプターウエハ１０と同様の層を含むことができる。例として、ドナーウエハ３０は、相互接続層３２、活性層３４、および半導体層３６を含む。相互接続層３２はウエハ間接続トレース３８を含み、ウエハ間接続トレース３８には開口部４０が形成されている。ウエハ間接続トレース３８は、その中に孔（開口部４０）を有する線のように見える。ウエハ間接続トレース３８は、銅または他の適切な導体材料を用いて形成されてよい。ウエハに関して記載したが、ウエハ間接続トレース３８は、ウエハまたはダイにおける回路間トレースとして機能し得る。ドナーウエハ３０は、相互接続層３２上に形成されたエッチング停止層５０を有する。接合層４２はエッチング停止層５０の上に形成される。図３には別々に形成された接合層４２およびエッチング停止層５０を示すが、エッチング停止層が接合層４２の一部として形成されてもよい。これに代えて、接合層４２がエッチング停止層として機能してもよい。加えて、アクセプターウエハ１０およびドナーウエハ３０のうちの一方のみが接合層を有してもよい。
さらに、図３に示すように、活性層３４および半導体層３６は、相互接続層３２においてフィーチャを見出すために用いられる、整合キー４６，４８を含むことができる。詳細には、整合キー４６，４８を用いて、ドナーウエハ３０の後面（接合されたウエハの上面）においてパターンを整合させることができる。図３には整合キー４６，４８を示すが、活性層３４および半導体層３６を通じてフィーチャが視認可能なＳＯＩウエハにおいては、これらが不要な場合がある。絶縁ウィンドウ４７，４９は、ドナーウエハ３０の活性層３４および半導体層３６に形成されてよい。絶縁ウィンドウ４７，４９は、図８，９に関連してさらに説明するように、ビアにおいて形成される導電性充填材料を絶縁するために用いられ得る。絶縁ウィンドウ４７，４９は、酸化物など絶縁材料を含んでよい。図３には、相互接続層３２、活性層３４、および半導体層３６の各々について１つしか示さないが、ドナーウエハ３０は追加のそのような層を含んでもよい。これに加えて、図３にはアクセプターウエハ１０およびドナーウエハ３０の面同士の接合を示すが、それらは他の配置により接合されてもよい。
なおも図３を参照すると、ウエハ間接続トレース３８の少なくとも上面および側面に、バリヤ層５２が形成されている。バリヤ層５２は、タンタル、チタン、タングステン、またはそれらの合金を用いて形成されてよい。図３には他の相互接続トレース（例えば、２０）の上に形成されたバリヤ層５２を示していないが、バリヤ層５２がアクセプターウエハ１０およびドナーウエハ３０において他の相互接続トレースの上にも形成されてよい。
ここで図４を参照すると、ドナーウエハ３０の半導体層３６は、薄化半導体層４４を形成するために、機械化学処理または化学機械処理を用いて薄化される。次に、図５に示すように、パターン形成されたマスク層５４が、薄化半導体層４４の上に形成される。次に、図６に示すように、エッチング停止層５０を用いてエッチングを行うことによって、ドナーウエハ３０において開口部４０（図５に示した）を通じて延びる開口部５８が形成される。図４にはエッチング停止層５０が接合層４２に直接隣接しているように示したが、エッチング停止層５０はドナーウエハ３０において異なる位置に配置されてもよい。例えば、エッチング停止層５０は、相互接続層３２がウエハ間接続トレース３９を有しない場合、あるいはウエハ間接続トレース３９がウエハ間接続トレース３８と同じレベルにある場合、ウエハ間接続トレース３８の直下に配置されてもよい。したがって、例として、相互接続層３２など、ウエハの接合面に最も近い相互接続層のウエハ間接続トレースの直下に、エッチング停止層が常に配置されてもよい。追加の開口部が必要に応じて形成されてもよい。例えば、図６には追加の開口部５６を示す。開口部５６，５８は、ウエハ間接続トレース３８，３９の一部を露出してもよい。詳細には、ウエハ間接続トレース３８，３９の一部を露出するために、エッチング処理によってバリヤ層５２の一部が除去されてもよい。
次に、図７に示すように、バリア（６０，６２）がウエハ間接続トレース３８，３９の露出した部分に選択的に形成される。一実施形態では、バリア（６０，６２）は、ウエハ間接続トレース３８，３９の露出した部分にのみ形成される。一実施形態では、バリア（６０，６２）を形成する前に、ウエハ間接続トレース３８，３９の露出した部分が処理される。そのような処理には、完全にまたは部分的にバリヤ層５２を除去すること、またはパラジウムもしくは白金などの触媒材料を用いて露出した部分を処理することが含まれる。ウエハ間接続トレース３８，３９の露出した部分によって、露出している銅などトレース材料が生じる。例えば、バリア（６０，６２）が、露出した銅上に直接形成されてよい。バリア（６０，６２）は、コバルトタングステンホウ素、コバルトタングステンリン、コバルトモリブデンホウ素、コバルトモリブデンリン、コバルトレニウムホウ素、コバルトレニウムリン、ニッケルタングステンホウ素、ニッケルタングステンリン、ニッケルモリブデンホウ素、ニッケルモリブデンリン、ニッケルレニウムホウ素、ニッケルレニウムリンなどの材料を含むコバルトまたはニッケルであってもよく、あるいは他の適切な耐エッチング材料であってもよい。別の実施形態では、ウエハ間接続トレース３８，３９の露出した部分は、依然としてバリヤ層５２のうち、銅の少なくとも一部が露出した部分を有してもよい。ウエハ間接続トレース３８，３９の露出した部分を用いて、バリヤ層を成長させることができる。ウエハ間接続トレース３８，３９の露出した部分は、バリヤ層を成長させる前に、パラジウム、白金またはその両方を用いて最初に処理されてもよい。
次に、図８に示すように、第２のエッチング処理を用いて、開口部５８が接続パッド（例えば、接続パッド１８と同様の接続パッド）まで延ばされる。同様に、第２のエッチング処理の一部として、開口部５６が別の接続パッドまで延ばされてもよい。図８には接続パッドまで延びる開口部５６，５８を示しているが、適切な相互接続部を形成するために、これらの開口部がアクセプターウエハ１０の任意の金属線まで延びてもよい。
ここで図９を参照すると、導電性充填材料６４，６６は、アクセプターウエハ１０およびドナーウエハ３０を電気的に相互接続するために、それぞれ開口部５８，５６へ充填される。導電性充填材料６４，６６は、電気めっきなどの処理を用いて充填されてもよい。絶縁ウィンドウ４７，４９によって、活性層３４および薄化半導体層４４は導電性充填材料から電気的に絶縁されたままとなる。示していないが、開口部５６，５８へ導電性充填材料６４，６６を充填する前に、それらの開口部にライナー層およびシード層が形成されてもよい。それらの層は、化学蒸着処理または物理蒸着処理を用いて形成されてもよい。物理蒸着処理と共にリスパッタ処理が用いられるとき、選択的なバリヤ６０によって形成されたわずかな棚（ｌｅｄｇｅ）のため、ライナー層およびシード層のより良好な下部サイドウォールカバレッジが生じる。これに加えて、示していないが、例えば、シンギュレーションの行われた集積回路を形成するために、続いて追加の工程が実行されてもよい。
本発明の一実施形態による、１処理工程中の代表的なアクセプターウエハの一実施形態の部分的な側面図。 本発明の一実施形態による、代表的なアクセプターウエハの一実施形態の部分的な側面図。 本発明の一実施形態による、１つの処理工程中の半導体デバイスの一実施形態の部分的な側面図。 本発明の一実施形態による、１つの処理工程中の半導体デバイスの一実施形態の部分的な側面図。 本発明の一実施形態による、１つの処理工程中の半導体デバイスの一実施形態の部分的な側面図。 本発明の一実施形態による、１つの処理工程中の半導体デバイスの一実施形態の部分的な側面図。 本発明の一実施形態による、１つの処理工程中の半導体デバイスの一実施形態の部分的な側面図。 本発明の一実施形態による、１つの処理工程中の半導体デバイスの一実施形態の部分的な側面図。 本発明の一実施形態による、１つの処理工程中の半導体デバイスの一実施形態の部分的な側面図。

Claims (20)

  1. 半導体デバイスを形成する方法であって、
    接続フィーチャを有する第１の集積回路を提供することと、
    第１の集積回路に第２の集積回路を取り付けることと、第２の集積回路は回路間トレースを有することと、回路間トレースは回路間トレース開口部を有することと、
    第２の集積回路を通じた開口部を形成することと、開口部は回路間トレース開口部を通じて接続パッドまで延びていることと、
    開口部において回路間トレースの露出した部分上に選択的なバリヤを形成することと、
    導電性充填材料を用いて開口部を充填することと、導電性充填材料は回路間トレースと接続フィーチャとを電気的に接続することと、
    を含む方法。
  2. 選択的なバリヤはコバルトおよびニッケルから選択される材料を含む請求項１に記載の方法。
  3. 選択的なバリヤはコバルトを含む請求項１に記載の方法。
  4. 選択的なバリヤはタングステンを含む請求項３に記載の方法。
  5. 選択的なバリヤは開口部において回路間トレースの露出した部分上にのみ形成される請求項１に記載の方法。
  6. 接続パッドは、コバルトおよびニッケルから選択される材料を含む導電性バリヤ層を含む請求項１に記載の方法。
  7. 第１の集積回路に第２の集積回路を取り付けることは、第１の集積回路と第２の集積回路との間の１つ以上の接合層を用いて第１の集積回路に第２の集積回路を取り付けることを含む請求項１に記載の方法。
  8. 開口部を形成することは、
    第２の集積回路および回路間トレース開口部を通じて前記１つ以上の接合層まで延びる開口部を形成することと、
    前記１つ以上の接合層を通じて接続フィーチャまで同開口部を延ばすことと、接続フィーチャは接続パッドおよび金属トレースのうちの１つ以上を含むことと、
    を含む請求項７に記載の方法。
  9. 回路間トレースは回路間トレースバリヤ層を含むことと、選択的なバリヤを形成する前に、回路間トレースバリヤ層の露出した部分を処理することと、を含む請求項１に記載の方法。
  10. 導電性充填材料を用いて開口部を充填する前に開口部にライナー層を形成することを含む請求項１に記載の方法。
  11. 回路間トレースは銅を含む請求項１に記載の方法。
  12. 半導体デバイスを形成する方法であって、
    接続フィーチャを有する第１の集積回路を提供することと、
    １つ以上の接合層を用いて第１の集積回路に第２の集積回路を取り付けることと、第２の集積回路は回路間トレースを有することと、回路間トレースは回路間トレース開口部を有することと、
    第２の集積回路を通じた開口部を形成することと、開口部は回路間トレース開口部を通じて延びていることと、
    開口部において回路間トレースの露出した部分上に選択的なバリヤを形成することと、選択的なバリヤはコバルトおよびニッケルから選択される１つ以上の材料を含むことと、
    前記１つ以上の接合層を通じて接続フィーチャまで開口部を延ばすことと、
    開口部を延ばした後、導電性充填材料を用いて開口部を充填することと、導電性充填材料は回路間トレースと接続フィーチャとを電気的に接続することと、
    を含む方法。
  13. １つ以上の接合層を用いて第１の集積回路に第２の集積回路を取り付けることは、
    第１の集積回路上に形成された第１の接合層と第２の集積回路上に形成された第２の接合層とを取り付けることを含む請求項１２に記載の方法。
  14. 回路間トレースは回路間トレースバリヤ層を含むことと、回路間トレースの露出した部分は回路間トレースバリヤ層のうちの少なくとも一部を含むことと、選択的なバリヤを形成する前に、回路間トレースバリヤ層うちの前記少なくとも一部を処理することと、を含む請求項１２に記載の方法。
  15. 前記１つ以上の接合層はエッチング停止層を含むことと、第２の集積回路を通じて開口部を形成することは、同開口部がエッチング停止層まで延びるように実行されることと、を含む請求項１２に記載の方法。
  16. 開口部を延ばした後かつ開口部を充填する前に、開口部にライナー層を形成することを含む、請求項１２に記載の方法。
  17. 接続フィーチャはコバルトおよびニッケルから選択される材料を含む導電性バリヤ層を含むことと、前記１つ以上の接合層を通じて接続フィーチャまで開口部を延ばすことは、開口部が接続フィーチャの導電性バリヤ層を露出するように実行されることと、を含む請求項１２に記載の方法。
  18. 接続フィーチャと、接続フィーチャの上の１つ以上の接合層とを有する第１の集積回路と、
    回路間トレースと、回路間トレースの上の１つ以上の接合層とを有する第２の集積回路と、第２の集積回路の１つ以上の接合層は、第１の集積回路の前記１つ以上の接合層に取り付けられていることと、
    第２の集積回路を通じて、回路間トレースの開口部を通じて、第２の集積回路の前記１つ以上の接合層を通じて、かつ第１の集積回路の前記１つ以上の接合層を通じて接続フィーチャまで延びている導電性相互接続部と、導電性相互接続部は回路間トレースを接続フィーチャに電気的に接続することと、
    コバルトおよびニッケルから選択される１つ以上の材料を含む回路間トレースに隣接し、回路間トレースと導電性相互接続部との間において回路間トレースの開口部に配置されたバリヤ層と、
    を含む半導体デバイス。
  19. 少なくとも部分的に回路間トレースを包囲する誘電体材料と、
    回路間トレースに隣接した第２のバリヤ層と、第２のバリヤ層は導電性であり、第１のバリヤ層と異なることと、第２のバリヤ層は誘電体と回路間トレースとの間に配置されていることと、
    を含む請求項１８に記載の半導体デバイス。
  20. 接続フィーチャに隣接し、接続フィーチャと導電性相互接続部との間で配置された第２のバリヤ層と、接続フィーチャはコバルトおよびニッケルから選択される１つ以上の材料を含むことと、を含む請求項１８に記載の半導体デバイス。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054450A (ja) * 2010-09-02 2012-03-15 Sony Corp 半導体装置、および、その製造方法、電子機器
JP2020053701A (ja) * 2018-08-08 2020-04-02 キヤノン株式会社 半導体デバイスの製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101030299B1 (ko) 2008-08-08 2011-04-20 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
JP5985136B2 (ja) 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
US9406561B2 (en) * 2009-04-20 2016-08-02 International Business Machines Corporation Three dimensional integrated circuit integration using dielectric bonding first and through via formation last
US9293366B2 (en) * 2010-04-28 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate vias with improved connections
US9142581B2 (en) 2012-11-05 2015-09-22 Omnivision Technologies, Inc. Die seal ring for integrated circuit system with stacked device wafers
US10367031B2 (en) * 2016-09-13 2019-07-30 Imec Vzw Sequential integration process

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005043584A2 (en) * 2003-10-21 2005-05-12 Ziptronix, Inc. Single mask via method and device
WO2007021639A2 (en) * 2005-08-11 2007-02-22 Ziptronix, Inc. 3d ic method and device

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE4433845A1 (de) * 1994-09-22 1996-03-28 Fraunhofer Ges Forschung Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung
US5756395A (en) * 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures
US6902987B1 (en) * 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP2001291720A (ja) * 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
KR20020010974A (ko) * 2000-07-31 2002-02-07 박종섭 금속배선 형성 단계를 감소시킬 수 있는 강유전체 메모리소자 제조 방법
US6656748B2 (en) * 2002-01-31 2003-12-02 Texas Instruments Incorporated FeRAM capacitor post stack etch clean/repair
US20030143853A1 (en) * 2002-01-31 2003-07-31 Celii Francis G. FeRAM capacitor stack etch
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
US20040262772A1 (en) * 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
US6924232B2 (en) * 2003-08-27 2005-08-02 Freescale Semiconductor, Inc. Semiconductor process and composition for forming a barrier material overlying copper
US7176128B2 (en) * 2004-01-12 2007-02-13 Infineon Technologies Ag Method for fabrication of a contact structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005043584A2 (en) * 2003-10-21 2005-05-12 Ziptronix, Inc. Single mask via method and device
WO2007021639A2 (en) * 2005-08-11 2007-02-22 Ziptronix, Inc. 3d ic method and device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012054450A (ja) * 2010-09-02 2012-03-15 Sony Corp 半導体装置、および、その製造方法、電子機器
CN102386196A (zh) * 2010-09-02 2012-03-21 索尼公司 半导体器件、其制造方法和电子装置
US8809983B2 (en) 2010-09-02 2014-08-19 Sony Corporation Semiconductor device, manufacturing method therefor, and electronic apparatus
JP2020053701A (ja) * 2018-08-08 2020-04-02 キヤノン株式会社 半導体デバイスの製造方法

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