KR20170118203A - 금속 규화물을 사용하여 형성된 마이크로전자 조립체 및 제조 방법 - Google Patents

금속 규화물을 사용하여 형성된 마이크로전자 조립체 및 제조 방법 Download PDF

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KR20170118203A
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silicon
region
metal
substrate
dielectric
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홍 선
량 왕
아르칼굿 알. 시타람
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인벤사스 코포레이션
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Abstract

2개의 마이크로전자 컴포넌트들(110, 120), 예를 들어 다이 및 인터포저는 서로 접합된다. 컴포넌트들의 접점 패드들(110C) 중 하나의 접점 패드는 금속을 포함하고, 다른 컴포넌트는 금속과 반응하여 금속 규화물(504)을 형성하는 규소(410)를 갖는다. 이어서, 금속 규화물 및 가능하게는 심지어 다른 컴포넌트의 미반응 금속(110C)에 도달하도록 컴포넌트들 중 하나의 컴포넌트를 관통하는 구멍(510)이 형성된다. 구멍은 다른 회로 요소들에 또는 마이크로전자 컴포넌트들에, 예를 들어 인쇄 회로 기판에 부착 가능한 접점 패드들(120C.B)에 전기적으로 결합될 수 있는 전도성 비아를 제공하기 위해 전도체(130), 가능하게는 금속으로 충전된다.

Description

금속 규화물을 사용하여 형성된 마이크로전자 조립체 및 제조 방법
본 발명은 집적 회로(IC), 인쇄 회로 기판 등과 같은 마이크로전자 컴포넌트에 관한 것으로, 보다 상세하게는 마이크로전자 컴포넌트들의 서로 또는 다른 회로부에의 부착 및 전기적 연결에 관한 것이다.
마이크로전자 컴포넌트들의 서로 또는 다른 회로부에의 부착 및 전기적 연결은 높은 기계적 강도, 낮은 접촉 저항, 작은 크기, 및 기타 속성들과 관련하여 특정 요구 사항을 충족해야 한다. 일반적인 기술은 상이한 컴포넌트들의 접점 패드들을 서로 솔더링하는 것이다. 솔더 부착물은 낮은 전기 저항을 가지며, 기계적으로 강할 수 있고, 전형적인 컴포넌트를 손상시키지 않는 저온(예컨대, 450℃ 미만)에서 신속하게 형성될 수 있다. 부정적인 측면에서, 강한 솔더 접합은 녹을 때 옆으로 확산되고 전기 단락을 일으킬 수 있는 많은 솔더를 필요로 한다. 대안적인 부착 기술들은 확산 접합, 즉 상이한 컴포넌트들의 접점 패드들이 상호확산에 의해 함께 접합되는 경우를 포함한다. 그러나, 공정 온도가 낮으면, 확산 접합은 느리다. 또 다른 기술은 전도성 또는 이방성 접착제에 의해 접점 패드를 함께 접착하는 것이지만, 최종 접점 저항이 높을 수 있다.
도 1은 인터포저(ITP)(120)를 개재하여 인쇄 회로 기판(116)에 부착된 반도체 다이(110)를 갖는 종래의 IC 패키지를 도시한다. 다이(110)는 원래 일부 다른 다이와 동일한 반도체 웨이퍼(도시 생략) 내에 제조되고, 이어서 웨이퍼로부터 분리된 반도체 IC이다. 다이(110)는 다양한 이유로 PCB(116)에 직접 부착되지 않는다. 한 가지 이유는 다이 및 PCB에 사용되는 상이한 제조 기술들로 인해 PCB 접점 패드(116C)가 다이의 접점 패드(110C)만큼 서로 밀접하게 위치설정될 수 없다는 것이다. ITP(120)는 "접점 재배선"을 제공한다: ITP의 상부 접점 패드(120C.T)는 다이의 접점 패드(110C)와 정합하고, ITP의 저부 접점 패드(120C.B)는 PCB의 접점 패드(116C)와 정합한다.
또한, 많은 패키지에서, PCB는 반도체 다이와는 상당히 상이한 열팽창 계수(CTE)를 갖는 비-반도체 기판들(예컨대, 세라믹 또는 유기 기판들)을 기초로 한다. CTE 부정합은 부착물에 측방향 응력을 초래하고 부착물이 균열되거나 파손되게 할 수 있다. ITP(120)는 다이와 PCB 사이의 CTE 부정합의 영향을 완화시키는 버퍼를 제공한다. 예를 들어, 다이가 규소 기반 IC인 경우, ITP 기판(120S)은 다이 CTE와 정합하기 위해 규소로 제조될 수 있다. ITP-PCB 열 부정합에 관해서는, ITP 저부 접점 패드(120C.B)와 PCB 접점 패드(116C) 사이의 접합이 더 크므로(더 큰 간격으로 인하여) 더 강할 수 있기 때문에, 이러한 부정합은 덜 해롭다.
도 1의 예에서, ITP(120)는 ITP 기판(120S)을 통과하는 전도성 비아(130)를 갖는 관통-구멍을 포함한다. 기판(120S)의 상부에서, 인터포저의 재배선 층(140)(RDL)은 원하는대로 비아(130)와 인터포저의 접점 패드(120C.T)를 상호연결하는 전도성 라인(140L)을 포함한다. 기판(120S)의 저부에서, 비아(130)는 PCB의 접점 패드(116C)에 부착된 접점 패드(120C.B)에서 종단한다. PCB의 접점 패드(116C)는 다이를 서로 그리고 가능하게는 PCB에 부착된 다른 회로부(도시되지 않음)에 연결하기 위해 필요에 따라 전도성 라인(116L)에 의해 상호연결된다. 따라서, RDL에 의해 제공되는 상부 접점 패드(120C.T)는 다이의 접점 패드(110C)와 정합한다; ITP의 저부 접점 패드(120C.B)는 PCB 접점 패드(116C)와 정합한다; RDL은 접점 재배선 기능을 제공하며, PCB의 라인(116L)을 증강하기 위해 추가 레벨의 상호연결을 또한 제공한다. RDL은 인터포저의 저부에서 또한 제공될 수 있다.
접점 패드 부착물들이 150에 도시되어 있다. 이러한 부착물들은 솔더이지만, 다른 유형의 것일 수 있다.
인터포저의 상부에서 부착물(150)의 신뢰성을 보장하기 위해, 각각의 다이의 접점 패드(110C)는 모두 동일한 높이에 있어야 한다; 그렇지 않으면, 임의의 접점 패드(110C)가 다른 것보다 높으면, 더 높은 접점 패드(110C)는 대응하는 접점 패드(120C.T)에 도달하지 않을 것이다. 마찬가지로, ITP 및 PCB 접점 패드는 ITP의 각 측면에서 동일한 높이에 있어야 한다. 높이 균일성은 제조 변형에 의해, 그리고 다이, 인터포저, 또는 PCB의 휨에 의해 방해받을 수 있다. 연결부(150)가 솔더인 경우, 불균일한 높이는 솔더 볼을 충분히 크게 함으로써 부분적으로 보상될 수 있지만, 더 큰 솔더 볼은 옆으로 멀리 확산되어 가능하게는 전기 단락을 생성한다.
또한, 마이크로전자 컴포넌트들 사이의 부착을 강화하기 위해, 언더필(160)(underfill, "UF")이 인접한 컴포넌트들 사이에 배치되어 이들을 서로 접착시킨다. 전형적인 언더필 재료는 가능하게는 충전재를 갖는, 유기 중합체(예컨대, 에폭시)이다. 일반적으로 사용되는 유기 중합체는 규소에 비해 높은 CTE를 갖는다. CTE 부정합은 컴포넌트 조립체의 다른 회로부에의 부착을 복잡하게 하는 휨을 바람직하지 않게 증가시키고 또한 접점 패드 부착물(150)에 대한 상하(수직) 응력을 증가시켜 신뢰성을 감소시킨다. 언더필의 CTE는 충전재(첨가제)로 낮출 수 있지만, 언더필 재료는 그러한 충전재의 선택 및 사용을 제한하는 엄격한 요구 사항을 충족시켜야 한다. 사실, 언더필은 보이드 없이 컴포넌트들 사이에 확산되어야 한다. 언더필은 컴포넌트들이 서로 부착된 후 컴포넌트들의 에지에 도입될 수 있으며, 언더필은 적절한 시간 내에 간극을 충전하고 보이드 없이 경화(응고)하기 위해 컴포넌트들 사이의 간극 내로 흐르게 해야 한다. 대안적으로, 언더필은 컴포넌트들의 서로 부착 전에 도입될 수 있으며, 이어서 언더필은 컴포넌트들의 접점 패드에 의해 확실히 관통되어 접점 패드들의 서로 저항이 낮은 연결을 확립해야 하고 보이드 없이 경화되어야 한다. 이러한 요구 사항은 언더필 재료에 제한을 가하고 제조 공정의 수율을 감소시킨다.
이 섹션은 본 발명의 일부 특징을 요약한다. 다른 특징이 후속 섹션에서 기술될 수 있다. 본 발명은 이 섹션에 참고로 포함되는 첨부된 청구범위에 의해 한정된다.
본 발명의 일부 실시예들은 마이크로전자 컴포넌트들을 위한 신규 부착 기술을 제공한다. 통상적으로, 마이크로전자 컴포넌트들의 접점 패드들은 금속이 높은 전기 전도성을 갖기 때문에 금속으로 제조된다. 그러나, 본 발명의 일부 실시예들에서, 하나의 컴포넌트의 접점 패드들은 금속으로 제조되는 반면, 다른 컴포넌트는 접점 패드 위치들에 규소를 갖는다. 컴포넌트들이 서로 부착될 때, 금속은 규소와 반응하여 전도성 금속 규화물을 형성한다.
규화물 접합을 형성하기 위해 금속 패드의 규소 패드에의 부착은 미국 특허 공개 제2010/0224994호(2010년 9월 9일, 발명자: 윤(Yun))에 기재되어 있다. 그러나, 금속 규화물은 상대적으로 높은 저항성을 가질 수 있으며, 본 발명의 일부 실시예들은 금속 규화물 형성 후에 금속(또는 전도성을 증가시키기 위한 또는 임의의 다른 이유를 위한 다른 전도성 재료)에 의한 금속 규화물의 적어도 부분적 대체를 허용한다. 금속 규화물은 컴포넌트들 사이의 도달하기 어려운 영역에 어떻게 도달하고 대체될 수 있는가? 외부로부터 컴포넌트들 중 하나 내로 통과하는 구멍에 의해. 이 구멍은 도 1에서의 비아(130)를 포함하는 구멍과 유사할 수 있다. 규화물 제거 후에, 금속은 규화물을 대체하기 위해 구멍 내로 침착될 수 있고, 추가의 컴포넌트들, 예컨대, PCB에 연결될 수 있는 전도성 비아들(도 1의 130과 유사함)을 제공할 수 있다.
일부 실시예들은 2개의 컴포넌트들 사이에 언더필을 사용하지 않는다. 예를 들어, 일부 실시예들에서, 서로 부착 전에, 컴포넌트들 둘다는 서로 부착되어야 하는 면(side)들 상에서 평탄하게 연마된다. 따라서, 하나의 컴포넌트의 금속 접점 패드들은 주변 유전체와 대등하고, 다른 컴포넌트의 규소 영역들은 주변 유전체와 대등하다. 금속 접점 패드들이 규소와 반응하는 경우, 상이한 컴포넌트들의 유전체 영역들은 상호확산을 통해 서로 접합된다. 이는 언더필 공정의 필요성을 제거한다.
본 발명은 첨부된 청구범위에 의해 한정되는 바를 제외하고는 전술된 특징들 및 이점들로 제한되지 않는다.
도 1은 종래 기술에 따른 마이크로전자 컴포넌트들의 조립체의 수직 단면을 도시한다.
도 2, 도 3a, 도 3b, 도 3c, 및 도 4a.1은 본 발명의 일부 실시예들에 따른 상이한 제조 단계들에서 마이크로전자 컴포넌트들의 수직 단면들을 도시한다.
도 4a.2는 본 발명의 일부 실시예들에 따른 제조 동안 마이크로전자 컴포넌트의 평면도이다.
도 4b, 도 5a, 도 5b, 도 5c, 도 5d, 도 5e, 도 5f, 도 5g, 도 6, 도 7a, 도 7b, 도 8a, 도 8b, 도 8c, 도 9a, 및 도 9b는 본 발명의 일부 실시예들에 따른 상이한 제조 단계들에서 마이크로전자 컴포넌트들의 수직 단면들을 도시한다.
이 섹션에 기술되는 실시예는 본 발명을 예시하지만 제한하지 않는다. 본 발명은 첨부된 청구범위에 의해 한정된다.
본 개시내용에서, 용어 "전도성"은 달리 언급되지 않는 한 전기 전도성을 의미한다. 마찬가지로, "절연체"는 달리 언급되지 않는 한 전기 절연을 의미한다. 용어 "유전체"는 임의의 전기 절연체를 의미하지만, 반드시 높은 유전 상수를 의미하는 것은 아니다.
도 2는 하기 논의되는 바와 같이 인터포저에 부착될 수 있는 다이(110)를 도시한다. 다이는 종래의 다이와 유사할 수 있다. 도 2의 다이는 반도체 기판(110S)(예를 들어, 규소), "110+"로 표시된 추가 층들, 및 금속 접점 패드(110C)를 갖는다. 기타 다이 구조체들이 가능하다; 예를 들어, 다이는 기판(110S) 아래에 층들을 가질 수 있다. 또한, 다이는 다수의 다이 및/또는 기타 마이크로전자 컴포넌트들, 예를 들어 인터포저들을 갖는 멀티칩 모듈(multichip module, MCM)로 대체될 수 있다. 다이 또는 모듈은 가능하게는 반도체 디바이스들(예를 들어, 트랜지스터, 다이오드, 및 기타 등등), 커패시터(capacitor), 저항기(resistor), 및/또는 기타 요소들을 갖는 임의의 회로부를 포함할 수 있다. 다이의 회로부는 접점 패드(110C)를 제외하고는 도시되지 않는다. 회로부의 대부분은 다이의 상부 상에서 패시베이션 층(210)(유전체)에 의해 덮이지만, 접점 패드(110C)는 노출되어 있다. 이들 금속 접점 패드는 규소와 나중에 반응하여 금속 규화물 영역을 형성하므로, 접점 패드(110C)의 상부 표면은 규소와 반응하여 원하는 규화물을 제공할 금속을 포함한다. 적합한 금속은 니켈, 코발트, 티타늄, 텅스텐, 백금, 팔라듐, 몰리브덴, 탄탈 및 이들의 조합, 및 가능하게는 기타 등등을 포함한다.
다이 또는 모듈(110)은 종래의 공정을 사용하여 제조될 수 있거나, 종래에 제조된 다이 또는 모듈은 추가로 처리되어 접점 패드(110C)의 상부에서 충분한 두께의 원하는 금속을 제공할 수 있다. 예를 들어, 도 3a는 그렇게 처리될 수 있는 종래의 다이(110')를 도시한다. 다이(110')는 접점 패드(110C')를 갖지만, 규화물을 형성하기 위해서는 보다 두꺼운 접점 패드 및/또는 접점 패드 주위의 보다 두꺼운 유전체 및/또는 접점 패드 내의 상이한 종류의 금속을 갖는 것이 바람직할 수 있다. 이들 또는 다른 목적들을 위해, 가능하게는 다이(110')가 자신의 웨이퍼로부터 분리되기 전에, 패시베이션 층(210)(도 3b), 예를 들어 이산화규소(가능하게는 유리) 또는 질화규소 또는 유기 및/또는 무기 재료로 제조된 일부 다른 유전체는 1 ㎛의 두께 또는 접점 패드에 대해 원하는 두께에 기초한 일부 다른 적합한 두께까지 화학적 기상 증착(CVD) 또는 물리적 기상 증착(PVD) 또는 인쇄 또는 몰딩 또는 일부 다른 공정에 의해 상부 상에 침착된다. 패시베이션(210)은 패터닝되어 접점 패드(110C')를 노출시킨다(도 3c). 이어서(도 2), 적합한 금속(320)이 접점 패드(110C') 상에 침착되어 그것의 높이를 증가시키고, 따라서 이는 접점 패드(110C)를 제공한다. 최종 접점 패드들은 110C로 도시된다. 이들은 패시베이션(210)의 상부 표면과 대등하거나 상부 표면 위로 돌출할 수 있다. 금속(320)은, 예를 들어 CVD 또는 무전해 도금, 또는 일부 다른 공정(예를 들어, 구리의 얇은 층을 스퍼터링한 다음 전기도금에 의해 이 층을 증강하는 것)에 의해 구리 층을 침착시키고, 이어서 니켈 층을 전기도금 또는 무전해 도금 또는 MOCVD(금속유기 화학 기상 증착), 또는 일부 다른 공정에 의해 침착시킴으로써, 침착될 수 있다. 니켈은 니켈 규화물 형성에 적합하고, 니켈은 인터포저 내로의 구리 확산을 방해한다(인터포저는 도시되지 않음). 예시적인 구리/니켈 실시예에서, 접점 패드(110C) 내의 상부 니켈 층은 100 내지 500 nm 두께이다.
주목할 것은, 금속(320)은 초기에는 패시베이션(210)을 덮을 수 있지만, 화학적 기계적 연마(CMP) 또는 적합한 에칭 또는 일부 다른 공정에 의해 패시베이션(210) 위로부터 제거될 수 있다는 것이다. 이들 예는 제한적이지 않다.
도 4a.1(수직 단면) 및 도 4a.2(평면도)는 인터포저 제조의 시작 단계들을 도시한다. 인터포저는 규소 영역들(섬 또는 메사)(410)을 갖는 기판(404)을 포함한다. 도시된 실시예에서, 섬(410)은 지지체(420) 위에 형성된다. 지지체(420)는 임의의 적합한 재료, 예를 들어 규소 또는 일부 다른 반도체일 수 있거나, 또는 세라믹, 유기 또는 무기일 수 있으며, 가능하게는 동일하거나 상이한 재료들의 층들의 라미네이트일 수 있다. 지지체(420) 및/또는 섬(410)에는 전도성 상호연결 라인, 커패시터, 트랜지스터, 및 가능하게는 다른 회로 요소들을 포함하는 회로부(도시되지 않음)가 제공될 수 있다. 옵션의 유전체(430)가 지지체(420)와 규소 영역(410) 사이에 제공되어 상부 기판 표면이 유전체가 아닌 경우 규소 영역(410)을 서로 그리고 기판으로부터 절연하는 것을 도울 수 있다.
예시적인 실시예들에서, 도 4a.1 및 도 4a.2의 구조체는 다음과 같이 제조된다. 유전체(430)는 지지체(420) 상에 형성되고; 이어서, 폴리실리콘 층이 침착되고 유전체(430) 상에 포토리소그래피 방식으로 패터닝되어 규소 영역(410)을 형성한다. 다른 예에서, 층들(410, 420, 430)은 단결정 규소인 층들(410, 420), 및 이산화규소("매립된 산화물")인 층(430)인 시판되는 SOI(Silicon On Insulator) 웨이퍼의 일부이다. 이들 예는 제한적이지 않다.
도 4a.2에 도시된 바와 같이, 규소 영역들(410)은 서로 이격되어 있다. 규소 영역들(410)은 원형으로 도시되어 있지만, 임의의 다른 기하학적 구조체를 가질 수 있으며, 임의의 패턴, 예컨대 어레이 또는 일부 다른 패턴으로 분포될 수 있다. 임의의 수의 영역(410)이 있을 수 있으며, 가능하게는 단지 하나의 그러한 영역이 있을 수 있다. 영역들은 임의의 치수들을 가질 수 있다. 예시를 위해, 각각의 영역(410)은 (도 4a.1의 도면에서) 10 내지 200 nm의 높이 및 0.5 μm 내지 500 μm의 직경을 가질 수 있지만, 이에 한정되는 것은 아니다.
옵션적으로(도 4b), 규소 영역들(410) 사이의 영역들은, CVD 또는 PVD 또는 스핀-온(spin-on) 또는 인쇄 또는 몰딩 또는 일부 다른 공정에 의해 형성된, 유전체(450), 예를 들어 이산화규소 또는 질화규소 또는 일부 다른 종류, 유기 또는 무기 또는 이 둘의 조합에 의해 충전된다. 일부 실시예들에서, 유전체(450)는 초기에 전체 구조체를 덮도록 침착되고, 이어서 규소(410)의 상부 표면과 대등한 평탄한 상부 표면을 제공하기 위해 CMP에 의해 연마된다.
도 5a에 도시된 바와 같이, 다이의 접점 패드(110C)가 규소 영역(410) 위에 위치설정되도록 하나 이상의 다이(110)(또는 MCM)가 인터포저(120) 상에 거꾸로 배치된다. 각각의 다이(110)는 도 2와 관련하여 전술된 바와 같을 수 있다; 기판(110S) 및 층(110+)은 별도로 도시되어 있지 않다. 전술한 바와 같이, 다양한 다이 또는 MCM 아키텍처가 사용될 수 있다.
이어서(도 5b), 규소(410)가 접점 패드(110)(예를 들어, 도 2의 금속(320))와 접촉하는 접합부가 가능하게는 대류 또는 전자기 방사선(예를 들어, 레이저)에 의해 가열되어, 접점 패드 금속(110C)으로 하여금 규소(410)와 반응하여 다이를 인터포저에 접합하는 금속 규화물(504)의 층을 형성하게 한다. 도시된 실시예에서, 규소(410)의 일부만이 규화물에 의해 소비되지만, 일부 실시예들에서는 규소 모두가 소비될 수 있다. 이 실리사이드화(silicidation) 공정에 대한 예시적인 공정 파라미터는 다음과 같다:
[표 1]
Figure pct00001
다른 금속 및 공정 파라미터가 가능하며, 이는 잘 알려진 실리사이드화 공정 내의 그것들을 포함한다. 다수의 다이 또는 MCM은 동시에 또는 상이한 시간에, 예컨대 하나씩 실리사이드화에 의해 인터포저에 부착될 수 있다. 구조체들(110)은 임의의 마이크로전자 컴포넌트들, 가능하게는 전체 웨이퍼, 예컨대 모놀리식(monolithic) 웨이퍼 또는 재구성된 웨이퍼, 즉 유기 봉지재와 같은 접착제에 의해 함께 유지된 개개의 다이로부터 재구성된 웨이퍼일 수 있다; 예컨대 본 명세서에 참고로 포함되는, 하바(Haba) 등에게 2011년 3월 8일자로 허여된 미국 특허 제7,901,989호를 참조한다. (주목할 것은, 도 3a 내지 도 3c와 관련하여 상술한 다이 제조 단계들이 재구성된 웨이퍼 상에서 수행될 수 있다는 것이다.)
도 5a 및 도 5b에 도시된 바와 같이, 일부 실시예들에서, 유전체(450)는 유전체(210)와 물리적으로 접촉한다. 일부 실시예들에서, 실리사이드화 공정 동안, 및/또는 실리사이드화 이전 및/또는 이후에, 유전체(450) 및 유전체(210)는 다이(110)의 인터포저(120)에의 부착을 강화시키기 위해 서로 접합된다. 예를 들어, 일부 실시예들에서, 유전체들(210, 450)은 이산화규소이고, 30분 동안 약 350℃에서 그것들을 유지함으로써 서로 접합될 수 있다. 유전체 접합은 언더필 공정의 필요성을 제거한다.
필요할 경우(도 5c), 몰딩 또는 스핀-온 또는 일부 다른 공정에 의해 다이 사이에 그리고 가능하게는 다이 위에 봉지재(508)(예를 들어, 유기-중합체-기반 몰딩 화합물)가 구조체를 강화하고 주변으로부터 다이를 보호하기 위해 형성될 수 있다. 또한, 일시적인 핸들 웨이퍼(506)는 다이(110) 위에 부착되어 구조체를 강화시키고 후속 공정 동안 열 소산을 개선시킬 수 있다. 봉지재는 핸들 웨이퍼 부착 전에 형성될 수 있다. 봉지재 또는 핸들 웨이퍼 또는 이들 둘다는 생략될 수 있다. 봉지재가 다이의 두께가 다른 경우에도 평탄한 상부 표면을 제공할 수 있다; 평탄한 상부 표면은 핸들 웨이퍼가 사용되는 경우 핸들 웨이퍼 부착을 용이하게 하고, 핸들 웨이퍼가 사용되지 않는 경우 구조체의 후속 핸들링을 용이하게 한다.
단순화를 위해, 핸들 웨이퍼(506) 및 봉지재(508)는 후속 도면들에 도시되지 않는다.
필요할 경우, 지지체(420)는 이 단계에서 박화(thinning)될 수 있다 -- 지지체(420)는 이전의 제조 단계들에서 보다 큰 기계적 강도 및 열 소산을 제공하기 위해 초기에는 두꺼울 수 있다. 일부 실시예들에서, 지지체(420)는 완전히 제거되어 저부 상의 유전체(430)를 노출시킨다. 일부 실시예들에서, 유전체(430)는 또한 박화되거나 완전히 제거된다. 이러한 지지체 또는 유전체의 박화 또는 제거는 도 5c에는 표현되지 않았지만 가능한 변형이 하기에 설명된 도 8a 내지 도 8c에 도시되어 있다.
이어서(도 5d), 구멍(510)이 기판(404)의 저부 면, 즉 다이(110) 반대편의 면에 형성된다. (용어들 "상부" 및 "하부"는 도면에 대한 참조를 용이하게 하기 위한 것이지만, 구조체는 달리 언급하지 않는 한 제조의 임의의 단계 또는 후속 사용에서 거꾸로 또는 임의의 각도 배향으로 될 수 있다). 구멍(510)은 지지체(420), 유전체(430) 및 미반응 규소(410)를 통과하여 규화물(504)에 도달한다. 도시된 실시예에서, 구멍(510)은 규화물(504)을 통과하여 접점 패드(110)의 미반응 금속(도 2의 금속(320)과 같은)에 도달한다. 예를 들어, 금속(320)에 대한 구리/니켈 실시예에서, 구멍(510)은 구리에 도달하여 이를 노출시킬 수 있다.
일부 실시예들에서, 별개의 구멍(510)이 각각의 규소 섬(410)을 통해 형성된다.
도시된 실시예에서, 각각의 접점 패드(110C)에서, 구멍(510)은 삽입체(A)(평면도를 도시함)에 도시된 바와 같이, 대응하는 규화물(504) 및 규소 영역(410)에 의해 측 방향으로 둘러싸여 있다. 그러나, 구멍은 영역들(504, 510)에 대해 측 방향으로 시프트될 수 있으며, 삽입체(B)(평면도)에 도시된 바와 같이 임의의 형상을 가질 수 있다. 또한, 구멍(510)은 대응하는 규화물(504) 및 규소(410) 모두를 소비하기에 충분히 넓을 수 있다. 넓은 구멍에 대해서는 하기에 자세히 논의된다.
유전체(520)(도 5e)는 구멍(510)의 측벽 위에 형성된다. 일부 실시예들에서, 유전체(520)는 초기에 구멍(510)의 모든 표면을 덮지만 이어서 구멍(510)의 단부에서 접점 패드(110)를 노출시키도록 패터닝된다. 이러한 패터닝은 포토리소그래피 또는 일부 다른 방식, 예를 들어, 구멍(510)의 단부에서 유전체(520)를 제거하지만 구멍의 측벽 상에서는 제거하지 않는 수직 이방성 에칭에 의한 것일 수 있다(구멍의 측벽은 수직일 수도 있고 그렇지 않을 수도 있지만, 수직이 아닌 경우에도 유전체(520)의 수직 두께는 접점 패드(110) 상에서보다 측벽 상에서 더 클 수 있다). 예를 들어, 지지체(420)가 유전체인 경우, 유전체(520)는 생략될 수 있다.
전도체(130)(도 5f)가 구멍(510) 내에 침착되어 접점 패드(110)로부터 인터포저(120)의 저부 표면까지 연장되는 전도성 비아를 제공한다. 비아는 구멍을 충전할 수 있거나(도시된 바와 같이), 구멍을 충전하지 않으면서 구멍의 표면을 덮을 수 있다(라이너로); 라이너의 경우, 구조체를 강화하기 위해 구멍을 충전하는 데 다른 재료가 사용될 수 있다.
전도체(130)는 임의의 적합한 재료를 가질 수 있다. 예를 들어, 낮은 저항성을 가지며 접점 패드(110C)의 표면과 낮은 저항성 야금학적 접합부(low resistivity metallurgical junction)를 형성하는 금속이 사용될 수 있다; 접점 패드의 금속이 구리 또는 니켈인 경우, 전도체(130)는 구리일 수 있다. 알려진 침착 기술이 CVD, 무전해 도금, 전기도금, 또는 이들의 조합 및 가능한 다른 기술을 포함하여 전도체(130)에 사용될 수 있다. 과잉 금속(130)이 기판(404)의(즉, 지지체(420)의) 저부 상에 형성되면, 이러한 금속은 CMP, 에칭, 및/또는 기타 기술 또는 기술들의 조합에 의해 제거될 수 있다. 대안적으로, 저부 상의 금속(130)의 일부는 패터닝되어 RDL 라인(140L)의 일부 또는 전부를 제공할 수 있다(도 5g). 이들 라인(140L)이 기판(404)으로부터 절연되어야 한다면, 유전체 층(도 5g의 유전체(140D)의 일부)이 금속(130) 침착 이전에 기판(404)의 저부 상에 형성될 수 있다. 유전체 층은 층(520)과 동시에 형성되거나 형성되지 않을 수 있다.
후속 제조는 통상적일 수 있다. 예를 들어, 일부 실시예들에서, RDL이 저부 상에 형성되지 않지만, 전도성 비아들(130)의 저부 단부들은 솔더, 열 압착, 전도성 또는 이방성 접착제, 본드 와이어, 또는 다른 유형의 연결부에 의해 PCB(예를 들어, 도 1의 PCB(116))에 또는 다른 컴포넌트들에 연결될 수 있는 인터포저의 저부 접점 패드들(도 1의 120C.B와 유사)을 제공한다. 도 5g의 예에서, RDL(140)은 기판(404)의 저부 상에 형성되어 원하는대로 접점 패드를 재배선하고 인터포저의 저부 접점 패드(120C.B)를 제공한다. 특히, RDL의 전도성 라인(140L)은 비아(130)의 저부 단부와 접점 패드(120C.B)를 임의의 원하는 패턴으로 상호연결한다. 비아(130)는 상이한 다이(110) 사이의 상호연결을 제공하기 위해 라인(140L)에 의해 서로 연결될 수 있다. 라인(140L)은 RDL 유전체(140D)에 의해 서로 및 가능하게는 지지체(420)로부터 전기적으로 절연될 수 있다. 종래 기술 또는 기타 기술들을 사용하여, 접점 패드(120C.B)를 다른 컴포넌트들, 예컨대 PCB(116)(도 1)에 전기적으로 연결하는 데 솔더 또는 다른 유형의 연결부(가능하게는 위에서 언급한 것, 도시되지 않음)가 사용될 수 있다.
많은 변형이 가능하다. 예를 들어, 지지체(420) 및/또는 규소 영역(410)은 트랜지스터, 커패시터, 인덕터, 또는 다른 요소들을 갖는 회로부를 포함할 수 있으며, 이 회로부는 다이(110) 또는 인터포저 접점 패드(120C.B)에 연결될 수 있다. 하나의 예가 도 5g와 유사하지만 회로 요소들(610.1, 610.2)을 포함하는 지지체(420)를 갖는 도 6에 도시되어 있다. 저부에서의 회로 요소(610.1)는 RDL 라인(140L)에 의해 접점 패드(120C.B) 및 비아(130)에 연결된다. 지지체(420)의 상부에 있는 회로 요소(610.2)는 유전체(430)를 통과하는 전도성 경로(620)에 의해 규화물 영역(504)에 연결된다(유전체(430) 내의 적합한 개구는 규소(410)의 침착 전에 또는 후에 형성될 수 있다). 전도성 경로(620)는 도 4a.1과 도 4a.2 또는 도 4b의 단계에서 또는 다이(110)의 인터포저에의 부착 전에 임의의 다른 시간에 형성된 하나 이상의 전도성 라인을 포함할 수 있다. 주목할 것은, 규소(410)의 전부 또는 일부는 전도성 경로(620)의 전부 또는 일부를 제공하기 위해 도핑에 의해 전도성으로 만들어 질 수 있다는 것이다.
상기에서 알 수 있는 바와 같이, 도 5g 및 도 6의 실시예들에서, 옵션의 유전체(430)는 규소 영역들(410), 및 그에 따른 접점 패드들(110C)을 서로 절연시킨다. (지지체(420)가 유전체이거나 유전체 상부 표면을 갖는 경우, 유전체(430)는 생략될 수 있다.) 전술한 일부 실시예들에서, 유전체(430)는 규소(410) 전에 지지체(420) 상에 침착된다. 대안적인 실시예가 도 7a 및 도 7b에 도시되어 있다. 지지체(420)는 생략된다. 전체 기판(404)은 규소이다. 기판(404)은 적합한 종에 의해 적합한 깊이로 주입되어 저항성(유전체) 층(430)을 형성한다. 예시적인 주입 종은 헬륨 및 산소이다. 예를 들어, 이중-충전된 헬륨 이온들, He++는 약 500 KeV의 예시적인 에너지로 주입될 수 있다; 도즈는 약 1014 내지 1016 이온/㎠일 수 있다. 주입 깊이는 아직 형성되지 않은 규소 섬(410)의 원하는 높이에 의존하며; 예시적인 깊이는 2 ㎛이다. 다른 에너지, 도즈, 및 깊이 값들이 또한 가능하다. 더 깊은 주입의 경우, 더 무거운 주입 종이 사용될 수 있는데, 예를 들어, 보다 높은 에너지, 예컨대 1 내지 5 MeV, 및 가능하게는 더 높은 도즈에서, 단일-충전된 산소 이온, O+이다.
이어서(도 7b), 기판(404)은 층(430) 위에 규소 섬(메사)(410)을 형성하도록 패터닝된다. 패터닝은, 포토리소그래피, 예를 들어 섬들(410) 사이에서 기판(404)을 에칭에 의한 것일 수 있다. 에칭은 층(430)에서 정지될 수 있거나, 각 섬(410)이 층(430)의 상부 부분을 포함하도록 층(430)을 부분적으로 또는 완전히 관통할 수 있다. 섬(410)은 도 4a.1 및 도 4a.2와 관련하여 상술한 것과 동일한 기하학적 구조체를 가질 수 있다. 후속 제조 단계들은 전술한 바와 같을 수 있다.
다른 가능한 절연 기술은 PN 접합 절연이다. 보다 상세하게는, 도 7a에서, 주입은 주입된 층(430)이 전도성이지만 기판(404)의 나머지와 또는 적어도 기판(404)의 하부 부분과 반대인 전도성 유형을 갖도록 P 또는 N 종일 수 있다. 층(430)과 기판(404)의 하부 부분 사이의 접합부는 동작 동안 역 바이어스되어 접점 패드들 사이의 누설을 차단할 수 있다.
층(430)에 의존하지 않는 또 다른 가능성은 영역들(410) 아래의 기판(404)의 부분을 제거하는 것이다. 이는 도 5c와 관련하여 전술한 공정과 유사한 기판 박화, 즉 도 5c의 지지체(420)의 박화 또는 제거, 또는 지지체(420) 및 유전체(430)가 존재할 수 있거나 존재하지 않을 수도 있는 실시예들에서 기판(404)의 유사한 박화에 의해 행해질 수 있다. 하나의 실시예가 도 8a 내지 도 8c에 도시된다. 규소 기판(404)(도 8a)은 패터닝되어 기판의 상부 상에 돌출부로서 영역(410)을 형성한다. 이 실시예에서는 층(430)이 없다. 패터닝은 포토리소그래피 마스크(도시되지 않음)의 개구부를 통한 시간설정된 에칭(timed etch)에 의해 또는 기타 기술들에 의해 행해질 수 있다.
이어서, 도 5c의 단계(실리사이드화)까지 전술한 바와 같이 제조가 진행된다. 최종 구조체는 도 8b에 도시된다.
이어서(도 8c), 섬(410) 및 유전체(450) 아래의 기판(404)의 일부분이, 예를 들어, 기계적 및/또는 화학적 기계적 연마, 및/또는 화학적 에칭, 및/또는 일부 다른 기술에 의해 제거된다. 섬(410)은 유전체(450)에 의해 서로 절연되게 된다.
후속 제조는 상술한 바와 같을 수 있다(섬(410)을 통한 구멍(510) 및 비아(130)의 형성 등).
층(430)의 형성을 피하는 또 다른 가능성은 미반응 규소(410)를 제거하는 것이다. 예를 들어, 일부 실시예들에서, 제조는 전술한 바와 같이 도 5c 또는 도 8b의 구조체를 획득하기 위해 진행된다. 이어서(도 8b의 실시예에 대한 도 9a를 참조), 구멍(510)은 도 5d와 관련하여 전술한 바와 같이 형성되지만, 구멍은 대응하는 섬(410)만큼 넓거나 그보다 넓다; 미반응 규소(410)는 이 공정에서 제거된다. 규화물(504)은 완전히 제거될 수도 있고 그렇지 않을 수도 있다(주목할 점은, 일부 실시예들에서, 구멍은 상술한 바와 같이 규화물에 도달하지만 관통하지 않는다는 것이다). 구멍들은 서로 이격되고, 각각의 구멍은 대응하는 접점 패드(110C)와 정렬된다. 이어서, 도 5e 및 도 5f와 같이 제조가 진행되어 유전체(520) 및 비아(130)를 형성한다. (유전체(520)는 기판(404)이 유전체인 경우 또는 기판(404)이 구멍 형성 전에 또는 후에 섬들(410) 사이에서 제거되는 경우(도 8c에서와 같이) 필요하지 않다. 최종 구조체는 도 9b에 도시된다.
본 발명은 전술한 실시예들에 한정되지 않으며, 특히 청구범위에 의해 한정되는 것을 제외하고는 임의의 치수 또는 공정에 제한되지 않는다. 예를 들어, 도 4b 또는 도 8b의 기판(404)에서, 유전체(430)는 LOCOS(local oxidation of silicon)에 의해 형성될 수 있다. 이러한 공정에서, 규소 층(410)은 침착되지만 에칭되지는 않는다; 오히려, 규소 영역(410)은 규소 질화물에 의해 마스킹되고 구조체는 가열되어 노출된 규소를 산화시켜 유전체(450)를 형성한다. 필요할 경우 기판은 나중에 평탄한 상부 표면을 제공하도록 연마될 수 있다. 일부 실시예들에서, 전체 인터포저(120)는 인쇄에 의해 제조된다. 다른 실시예들이 가능하다.
규소 영역(410)은 순수한 규소일 수 있거나 불순물을 함유할 수 있다. 이들은 금속과 반응하여 금속 규화물을 형성하여 적합한 접합을 제공할 수 있다는 의미에서 이들은 본질적으로 규소로 구성된다. 금속 규화물 영역(504)은 또한 순수한 금속 규화물일 필요는 없지만 필요에 따라 적합한 접합을 제공한다. 예를 들어, 일부 실시예들에서, 규소 영역(410)은 실리사이드화 전에 적어도 90 원자 중량%의 규소이고, 금속 규화물 영역(504)은 적어도 90 원자 중량%의 금속 규화물이다.
마찬가지로, 접점 패드(110C) 또는 전도성 비아(130)와 같은 금속 영역은 비금속 불순물을 함유할 수 있지만, 이들은 본질적으로 금속으로 구성되어 대응하는 전기 전도성을 제공한다. 예를 들어, 일부 실시예들에서, 불순물은 전기 전도성을 10% 이하로 변화시키고/시키거나 불순물은 10 중량% 이하이다.
따라서, 용어 "규소 영역들", "금속 규화물 영역들", 및 "금속 영역들"은 본질적으로 위에서 정의된 바와 같은 규소, 금속 규화물, 또는 금속으로 각각 구성되는 것을 의미한다.
비아(130)는 수직, 즉 수직 측벽을 갖는 것으로 도시되어 있지만, 경사진 측벽들 또는 임의의 형상을 갖는 측벽들을 가질 수 있다. 일부 실시예들에서, 각각의 비아(130)는 전체 비아를 따라 연장되는 수직 부분(예를 들어, 중앙 부분)을 갖는다.
일부 실시예들이 하기의 항목(clause)에 의해 한정된다:
항목 1은
금속을 각각 포함하는 하나 이상의 접점 패드(예컨대, 110C)를 포함하는 회로부를 포함하는 제1 구조체(예컨대, 다이 또는 웨이퍼(110))를 제공하는 단계;
하나 이상의 규소 영역(예컨대, 410)을 포함하는 제1 면을 포함하는 기판(예컨대, 404)을 제공하는 단계로서, 기판은 또한 제1 면 반대편의 제2 면을 포함하는, 기판을 제공하는 단계;
각각의 접점 패드의 금속의 적어도 일부분이 대응하는 규소 영역의 규소의 적어도 일부분과 반응하여 금속 규화물을 형성하도록 제1 구조체를 기판에 부착하는 단계;
기판의 제2 면 내에 하나 이상의 구멍(예컨대, 510)을 형성하는 단계로서, 각각의 구멍은 대응하는 접점 패드의 금속의 적어도 일부분과 반응함으로써 형성된 금속 규화물에 도달하는, 하나 이상의 구멍을 형성하는 단계; 및
각각의 구멍 내에 전도성 비아(예컨대, 130)를 형성하는 단계로서, 전도성 비아는 대응하는 접점 패드의 금속에 도달하고/하거나 대응하는 금속 규화물에 도달하며, 전도성 비아는 기판의 제2 면에서 기판의 표면까지 연장되는, 전도성 비아를 형성하는 단계를 포함하는 제조 방법을 한정한다.
항목 2는 항목 1의 제조 방법으로서, 각각의 구멍, 및 대응하는 전도성 비아는 금속 규화물을 적어도 도중까지 통과하는, 제조 방법을 한정한다.
항목 3은 항목 1의 제조 방법으로서, 각각의 구멍은 금속 규화물을 통과하고, 대응하는 전도성 비아는 대응하는 접점 패드의 미반응 금속에 도달하는, 제조 방법을 한정한다.
항목 4는 항목 1의 제조 방법으로서,
제1 구조체를 제공하는 단계는 각각의 접점 패드를 둘러싸는 유전체(예컨대, 450)를 제공하는 단계를 포함하고;
기판을 제공하는 단계는 각각의 규소 영역을 둘러싸는 유전체(예컨대, 210)를 제공하는 단계를 포함하며;
상기 방법은 각각의 규소 영역을 둘러싸는 유전체와 각각의 접점 패드를 둘러싸는 유전체를 접합하는 단계를 추가로 포함하는, 제조 방법을 한정한다.
항목 5는 항목 4의 제조 방법으로서, 접합은 각각의 접점 패드의 금속의 적어도 일부분이 대응하는 규소 영역의 규소의 적어도 일부분과 반응하여 금속 규화물을 형성하는 실리사이드화 동작과 시간적으로 중첩되는, 제조 방법을 한정한다.
항목 6은 항목 1의 제조 방법으로서, 기판은 비-유전체 영역(예컨대, 430 아래) 및 비-유전체 영역으로부터 하나 이상의 규소 영역을 분리하는 유전체 영역(예컨대, 430)을 포함하는, 제조 방법을 한정한다.
항목 7은 항목 1의 제조 방법으로서, 기판을 제공하는 단계는,
유전체 표면(예컨대, 430의 상부 표면)을 포함하는 제2 구조체(예컨대, 지지체(420) 및 유전체(430))를 제공하는 단계; 및
유전체 표면 상에 하나 이상의 규소 영역을 형성하는 단계를 포함하는, 제조 방법을 한정한다.
항목 8은 항목 1의 제조 방법으로서, 기판을 제공하는 단계는,
규소 기판(예컨대, 도 8a의 404)을 제공하는 단계; 및
규소 기판의 일부를 제거하여 규소 기판의 제1 면에 하나 이상의 돌출부를 형성하는 단계로서, 각각의 돌출부는 하나 이상의 규소 영역 중 하나의 규소 영역을 포함하는, 하나 이상의 돌출부를 형성하는 단계를 포함하는, 제조 방법을 한정한다.
항목 9는 항목 8의 제조 방법으로서, 하나 이상의 규소 영역은 복수의 규소 영역이며, 상기 방법은 규소 영역들을 서로 전기적으로 절연시키기 위해 규소 기판 내에 종을 주입하는 단계를 추가로 포함하는, 제조 방법을 한정한다.
항목 10은 항목 1의 제조 방법으로서, 기판을 제공하는 단계는,
규소 기판을 제공하는 단계; 및
규소 기판의 상부에 유전체(예컨대, 450)를 형성하는 단계로서, 기판은 각각이 유전체 상에 접하는 상부 표면을 갖는 하나 이상의 규소 영역을 포함하는, 유전체를 형성하는 단계를 포함하는, 제조 방법을 한정한다.
항목 11은 항목 10의 제조 방법으로서, 하나 이상의 규소 영역은, 자신의 상부 표면들이 유전체에 의해 서로 분리되는 복수의 규소 영역인, 제조 방법을 한정한다.
항목 12는 항목 1의 제조 방법으로서, 제1 구조체를 기판에 부착한 후에, 기판을 제2 면으로부터 박화하여 제2 면에서 각각의 규소 영역을 노출시키는 단계를 추가로 포함하는, 제조 방법을 한정한다(예를 들어, 도 8c를 참조).
항목 13은 항목 1의 제조 방법으로서, 하나 이상의 규소 영역은 서로 전기적으로 절연된 복수의 규소 영역인, 제조 방법을 한정한다.
항목 14는 마이크로전자 컴포넌트로서,
제1 구조체(예컨대, 110)로서, 제1 구조체의 저부에서 하나 이상의 금속 영역(예컨대, 110C)을 포함하는 회로부를 포함하는, 제1 구조체; 및
각각의 금속 영역에 대해,
- 적어도 하나의 대응하는 규소 영역(예컨대, 410);
- 금속 영역 및 대응하는 규소 영역을 물리적으로 접촉하는 적어도 하나의 금속 규화물 영역;
- 규소 영역 아래로부터 대응하는 금속 영역 및/또는 대응하는 금속 규화물 영역에 도달하는 적어도 하나의 전도성 비아를 포함하며,
마이크로전자 컴포넌트는, 자신의 저부 면에서, 회로부에 부착하기 위한 하나 이상의 접점 패드를 추가로 포함하며, 하나 이상의 접점 패드 각각은 하나 이상의 전도성 비아 중 적어도 하나에 전기적으로 결합되는, 마이크로전자 컴포넌트를 한정한다.
항목 15는 항목 14의 조립체로서, 각각의 전도성 비아는 대응하는 금속 규화물 영역을 통과하고 대응하는 금속 영역에 도달하는, 조립체를 한정한다.
항목 16은 항목 14 또는 항목 15의 조립체로서, 각각의 전도성 비아는 대응하는 규소 영역을 통과하는, 조립체를 한정한다.
항목 17은 항목 14, 항목 15, 또는 항목 16의 조립체로서, 각각의 전도성 비아는 본질적으로 금속으로 제조되는, 조립체를 한정한다.
항목 18은 항목 14, 항목 15, 항목 16, 또는 항목 17의 조립체로서, 하나 이상의 규소 영역은 유전체 층 상에 형성되고, 각각의 전도성 비아는 유전체 층을 통과하는, 조립체를 한정한다.
항목 19는 항목 14, 항목 15, 항목 16, 항목 17, 항목 18, 또는 항목 19의 조립체로서, 하나 이상의 규소 영역은 서로 전기적으로 절연된 복수의 규소 영역인, 조립체를 한정한다.
항목 20은 항목 14, 항목 15, 항목 16, 항목 17, 항목 18, 또는 항목 19의 조립체로서, 하나 이상의 규소 영역은 각각의 전도성 비아로부터 전기적으로 절연되는, 조립체를 한정한다.
항목 21은 항목 14, 항목 15, 항목 16, 항목 17, 항목 18, 항목 19, 또는 항목 20의 조립체로서, 각각의 전도성 비아는 전체 전도성 비아를 따라 연장되는 수직 부분을 포함하는, 조립체를 한정한다.
다른 실시예 및 변형이 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 범주 내에 있다.

Claims (21)

  1. 제조 방법으로서,
    금속을 각각 포함하는 하나 이상의 접점 패드를 포함하는 회로부를 포함하는 제1 구조체를 제공하는 단계;
    하나 이상의 규소 영역을 포함하는 제1 면(side)을 포함하는 기판을 제공하는 단계로서, 상기 기판은 또한 상기 제1 면 반대편의 제2 면을 포함하는, 상기 기판을 제공하는 단계;
    각각의 접점 패드의 상기 금속의 적어도 일부분이 대응하는 규소 영역의 상기 규소의 적어도 일부분과 반응하여 금속 규화물을 형성하도록 상기 제1 구조체를 상기 기판에 부착하는 단계;
    상기 기판의 상기 제2 면 내에 하나 이상의 구멍을 형성하는 단계로서, 각각의 구멍은 상기 대응하는 접점 패드의 상기 금속의 적어도 일부분과 반응함으로써 형성된 상기 금속 규화물에 도달하는, 상기 하나 이상의 구멍을 형성하는 단계; 및
    각각의 구멍 내에 전도성 비아를 형성하는 단계로서, 상기 전도성 비아는 상기 대응하는 접점 패드의 상기 금속 및 상기 대응하는 금속 규화물 중 적어도 하나에 도달하며, 상기 전도성 비아는 상기 기판의 상기 제2 면에서 상기 기판의 표면까지 연장되는, 상기 전도성 비아를 형성하는 단계를 포함하는, 제조 방법.
  2. 제1항에 있어서, 각각의 구멍, 및 상기 대응하는 전도성 비아는 상기 금속 규화물을 적어도 도중까지 통과하는, 제조 방법.
  3. 제1항에 있어서, 각각의 구멍은 상기 금속 규화물을 통과하고, 상기 대응하는 전도성 비아는 상기 대응하는 접점 패드의 미반응 금속에 도달하는, 제조 방법.
  4. 제1항에 있어서,
    상기 제1 구조체를 제공하는 단계는 각각의 접점 패드를 둘러싸는 유전체를 제공하는 단계를 포함하고;
    상기 기판을 제공하는 단계는 각각의 규소 영역을 둘러싸는 유전체를 제공하는 단계를 포함하며;
    상기 방법은 각각의 규소 영역을 둘러싸는 상기 유전체와 각각의 접점 패드를 둘러싸는 상기 유전체를 접합하는 단계를 추가로 포함하는, 제조 방법.
  5. 제4항에 있어서, 상기 접합은 각각의 접점 패드의 상기 금속의 적어도 상기 일부분이 상기 대응하는 규소 영역의 상기 규소의 적어도 상기 일부분과 반응하여 상기 금속 규화물을 형성하는 실리사이드화 동작(silicidation operation)과 시간적으로 중첩되는, 제조 방법.
  6. 제1항에 있어서, 상기 기판은 비-유전체 영역 및 상기 비-유전체 영역으로부터 상기 하나 이상의 규소 영역을 분리하는 유전체 영역을 포함하는, 제조 방법.
  7. 제1항에 있어서, 상기 기판을 제공하는 단계는,
    유전체 표면을 포함하는 제2 구조체를 제공하는 단계; 및
    상기 유전체 표면 상에 상기 하나 이상의 규소 영역을 형성하는 단계를 포함하는, 제조 방법.
  8. 제1항에 있어서, 상기 기판을 제공하는 단계는,
    규소 기판을 제공하는 단계; 및
    상기 규소 기판의 일부를 제거하여 상기 규소 기판의 상기 제1 면에 하나 이상의 돌출부를 형성하는 단계로서, 각각의 돌출부는 상기 하나 이상의 규소 영역 중 하나의 규소 영역을 포함하는, 상기 하나 이상의 돌출부를 형성하는 단계를 포함하는, 제조 방법.
  9. 제8항에 있어서, 상기 하나 이상의 규소 영역은 복수의 규소 영역이며, 상기 방법은 상기 규소 영역들을 서로 전기적으로 절연시키기 위해 상기 규소 기판 내에 종을 주입하는 단계를 추가로 포함하는, 제조 방법.
  10. 제1항에 있어서, 상기 기판을 제공하는 단계는,
    규소 기판을 제공하는 단계; 및
    상기 규소 기판의 상부에 유전체를 형성하는 단계로서, 상기 기판은 각각이 상기 유전체 상에 접하는 상부 표면을 갖는 하나 이상의 규소 영역을 포함하는, 상기 유전체를 형성하는 단계를 포함하는, 제조 방법.
  11. 제10항에 있어서, 상기 하나 이상의 규소 영역은, 자신의 상부 표면들이 상기 유전체에 의해 서로 분리되는 복수의 규소 영역인, 제조 방법.
  12. 제1항에 있어서, 상기 제1 구조체를 상기 기판에 부착한 후에, 상기 기판을 상기 제2 면으로부터 박화(thinning)하여 상기 제2 면에서 각각의 규소 영역을 노출시키는 단계를 추가로 포함하는, 제조 방법.
  13. 제1항에 있어서, 상기 하나 이상의 규소 영역은 서로 전기적으로 절연된 복수의 규소 영역인, 제조 방법.
  14. 마이크로전자 컴포넌트로서,
    제1 구조체로서, 상기 제1 구조체의 저부에서 하나 이상의 금속 영역을 포함하는 회로부를 포함하는, 상기 제1 구조체; 및
    각각의 금속 영역에 대해,
    - 적어도 하나의 대응하는 규소 영역;
    - 상기 금속 영역 및 상기 대응하는 규소 영역을 물리적으로 접촉하는 적어도 하나의 금속 규화물 영역;
    - 상기 규소 영역 아래로부터 상기 대응하는 금속 영역 및 상기 대응하는 금속 규화물 영역 중 적어도 하나에 도달하는 적어도 하나의 전도성 비아를 포함하며,
    상기 마이크로전자 컴포넌트는, 자신의 저부 면에서, 회로부에 부착하기 위한 하나 이상의 접점 패드를 추가로 포함하며, 상기 하나 이상의 접점 패드 각각은 상기 하나 이상의 전도성 비아 중 적어도 하나에 전기적으로 결합되는, 마이크로전자 컴포넌트.
  15. 제14항에 있어서, 각각의 전도성 비아는 상기 대응하는 금속 규화물 영역을 통과하고 상기 대응하는 금속 영역에 도달하는, 마이크로전자 컴포넌트.
  16. 제14항에 있어서, 각각의 전도성 비아는 상기 대응하는 규소 영역을 통과하는, 마이크로전자 컴포넌트.
  17. 제14항에 있어서, 각각의 전도성 비아는 본질적으로 금속으로 제조되는, 마이크로전자 컴포넌트.
  18. 제14항에 있어서, 상기 하나 이상의 규소 영역은 유전체 층 상에 형성되고, 각각의 전도성 비아는 상기 유전체 층을 통과하는, 마이크로전자 컴포넌트.
  19. 제14항에 있어서, 상기 하나 이상의 규소 영역은 서로 전기적으로 절연된 복수의 규소 영역인, 마이크로전자 컴포넌트.
  20. 제14항에 있어서, 상기 하나 이상의 규소 영역은 각각의 전도성 비아로부터 전기적으로 절연되는, 마이크로전자 컴포넌트.
  21. 제14항에 있어서, 각각의 전도성 비아는 상기 전체 전도성 비아를 따라 연장되는 수직 부분을 포함하는, 마이크로전자 컴포넌트.
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