KR20110078135A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 플라즈마 유도 손상을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명의 반도체 장치는 다이영역과 스크라이브 레인 영역을 갖는 기판; 상기 다이영역의 기판 상에 형성된 도전패턴; 상기 스크라이브 레인 영역의 기판에 형성된 제1불순물영역과 상기 제1불순물영역 내 형성된 제2불순물영역; 및 상기 도전패턴과 상기 제2불순물영역을 전기적으로 연결하는 도전라인을 포함하고 있으며, 상술한 본 발명에 따르면, 플라즈마 유도 손상을 방지하는 수단으로 작용하는 제1 및 제2불순물영역이 소잉공정시 제거되는 스크라이브 레인 영역에 형성됨에 따라 반도체 장치 동작간 제1 및 제2불순물영역에 의하여 반도체 장치의 동작특성이 열화되는 것을 원천적으로 방지할 수 있는 효과가 있다.
다이영역, 스크라이브 레인 영역, 플라즈마, 플라즈마 유도 손상, PID

Description

반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치의 제조 기술에 관한 것으로, 특히, 플라즈마 유도 손상(Plasma Induced Damage, PID)을 방지할 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치를 제조함에 있어서, 플라즈마를 이용한 공정은 다양한 물질막을 증착 및 식각하는데 많이 사용되고 있다. 하지만, 플라즈마를 이용한 공정은 공정간 기형성된 구조물이 플라즈마 또는 플라즈마에 의해 유도된 전하들에 의하여 손상되는 이른바, 플라즈마 유도 손상(Plasma Induced Damage, PID)이 발생하여 반도체 장치의 동작특성 및 신뢰성을 저하시키는 문제점을 유발한다. 특히, 반도체 장치의 집적화로 인해 게이트절연막의 두께가 얇아짐에 따라 플라즈마를 이용한 공정간 발생하는 게이트절연막의 손상이 심각한 수준이다.
이러한 플라즈마 유도 손상을 방지하기 위해 지금까지는 PN접합다이오드(PN junction diode)를 이용하여 플라즈마 또는 플라즈마에 의해 유도된 전하를 접지부(VSS)로 빼주는 방법을 사용하고 있다.
도 1a 및 도 1b는 종래기술에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치를 도시한 도면으로, 도 1a는 등가회로도이고, 도 1b는 단면도이다. 여기서는, NMOS 트랜지스터를 예시하여 도시하였다.
도 1a 및 도 1b에 도시된 바와 같이, 종래기술에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치는 기판(11)에 형성된 P웰(12), P웰(12)에 형성된 N형 불순물영역(13), P웰(12) 상에 형성된 게이트(18) 및 게이트(18)와 N형 불순물영역(13) 사이를 전기적으로 연결하는 도전라인(17)으로 이루어져 있다. 여기서, 게이트(18)는 게이트절연막(15)과 게이트전극(16)이 적층된 구조이며, P웰(12)과 N형 불순물영역(13)의 접합(junction)으로 PN접합다이오드(14)가 형성된다.
상술한 구조를 갖는 반도체 장치는 플라즈마를 이용한 공정간 플라즈마 또는 플라즈마에 의해 유도된 전하들이 도전라인(17)을 따라 PN접합다이오드(14)를 통해 P웰(12)로 빠지도록하여 플라즈마에 의해 게이트절연막(15)이 손상받는 것을 방지한다.
하지만, 반도체 장치의 집적도가 증가함에 따라 더 이상 PN접합다이오드(14)로는 플라즈마 유도 손상을 방지하는데 한계가 있다. 구체적으로, PN접합다이오드(14)는 반도체 장치가 동작하는 P웰(12)에 형성되고, 반도체 제조 공정이 완료된 이후에도 게이트(18)와 PN접합다이오드(14)가 서로 연결된 상태이기 때문에 동작간 PN접합다이오드(14)를 통해 누설전류(leakage current)가 발생하는 문제점이 있다.
이러한 PN접합다이오드(14)에 기인한 누설전류 증가를 방지하기 위해서는 N형 불순물영역(13)의 불순물 도핑농도, 면적 및 P웰(12)의 불순물 도핑농도등을 조절해야 한다. 하지만, 플라즈마 유도 손상을 방지하기위한 PN접합다이오드는 반도체 장치가 동작하는 P웰(12)에 배치되기 때문에 N형 불순물영역(13)의 불순물 도핑농도, 면적 및 P웰(12)의 불순물 도핑농도등과 같은 공정요소를 조절하는 것이 사실상 불가능하다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 플라즈마 유도 손상을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 일 측면에 따른 본 발명의 플라즈마 유도 손상을 방지하기 위한 반도체 장치는 다이영역과 스크라이브 레인 영역을 갖는 기판; 상기 다이영역의 기판 상에 형성된 도전패턴; 상기 스크라이브 레인 영역의 기판에 형성된 제1불순물영역과 상기 제1불순물영역 내 형성된 제2불순물영역; 및 상기 도전패턴과 상기 제2불순물영역을 전기적으로 연결하는 도전라인을 포함한다.
상기 제1불순물영역과 상기 제2불순물영역은 서로 동일한 도전형을 가질 수 있으며, 이 경우에 상기 제2불순물영역의 불순물 도핑농도가 상기 제1불순물영역의 불순물 도핑농도보다 높을 수 있다.
상기 제1불순물영역과 상기 제2불순물영역은 서로 상보적인 도전형을 가질 수 있으며, 이 경우에 상기 제1불순물영역과 상기 제2불순물영역은 PN접합다이오드를 형성할 수 있다.
또한, 본 발명의 반도체 장치는 상기 제1불순물영역 내 형성되고, 상기 도전라인과 연결된 제3불순물영역을 더 포함할 수 있다. 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나는 상기 제1불순물영역과 동일한 도전형을 갖고, 나머지 어느 하나는 상기 제1불순물영역과 서로 상보적인 도전형을 가질 수 있다. 이때, 상기 제1불순물영역과 서로 동일한 도전형을 갖는 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나의 불순물 도핑농도는 상기 제1불순물영역의 불순물 도핑농도보다 높을 수 있고, 상기 제1불순물영역과 서로 상보적인 도전형을 갖는 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나는 상기 제1불순물영역과 PN접합다이오드를 형성할 수 있다.
상기 도전패턴은 게이트절연막과 게이트전극이 순차적으로 적층된 적층패턴을 포함할 수 있다.
상기 목적을 달성하기 위한 다른 일 측면에 따른 본 발명의 반도체 장치 제조방법은 다이영역과 스크라이브 레인 영역을 갖는 기판의 상기 다이영역에 도전패턴을 형성하는 단계; 상기 스크라인브 레인 영역의 상기 기판에 제1불순물영역을 형성하는 단계; 상기 제1불순물영역 내에 제2불순물영역을 형성하는 단계; 상기 도전패턴과 상기 제2불순물영역을 연결하는 도전라인을 형성하는 단계; 플라즈마를 이용한 공정을 실시하는 단계; 및 상기 도전라인을 컷팅하는 단계를 포함한다.
상기 도전라인을 컷팅하는 단계는, 상기 도전라인을 일부 식각하여 컷팅하거나, 또는 소잉공정으로 컷팅할 수 있다.
상기 제1불순물영역과 상기 제2불순물영역은 서로 동일한 도전형을 가질 수 있으며, 이 경우에 상기 제2불순물영역의 불순물 도핑농도가 상기 제1불순물영역의 불순물 도핑농도보다 높을 수 있다.
상기 제1불순물영역과 상기 제2불순물영역은 서로 상보적인 도전형을 가질 수 있으며, 이 경우에 상기 제1불순물영역과 상기 제2불순물영역은 PN접합다이오드를 형성할 수 있다.
또한, 본 발명의 반도체 장치 제조방법은 상기 도전라인을 형성하기 이전에 상기 제1불순물영역 내 형성되고, 상기 도전라인과 연결된 제3불순물영역을 형성하는 단계를 더 포함할 수 있다. 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나는 상기 제1불순물영역과 동일한 도전형을 갖고, 나머지 어느 하나는 상기 제1불순물영역과 서로 상보적인 도전형을 가질 수 있다. 이때, 상기 제1불순물영역과 서로 동일한 도전형을 갖는 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나의 불순물 도핑농도는 상기 제1불순물영역의 불순물 도핑농도보다 높을 수 있고, 상기 제1불순물영역과 서로 상보적인 도전형을 갖는 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나는 상기 제1불순물영역과 PN접합다이오드를 형성할 수 있다.
상기 도전패턴은 게이트절연막과 게이트전극이 순차적으로 적층된 적층패턴을 포함할 수 있다.
상술한 과제 해결 수단을 바탕으로 하는 본 발명은 플라즈마 유도 손상을 방지하는 수단으로 작용하는 제1, 제2 및 제3불순물영역이 소잉공정시 제거되는 스크 라이브 레인 영역에 형성됨에 따라 반도체 장치 동작간 제1, 제2 및 제3불순물영역에 의하여 반도체 장치의 동작특성이 열화되는 것을 원천적으로 방지할 수 있는 효과가 있다.
또한, 본 발명은 제1, 제2 및 제3불순물영역이 스크라이브 레인 영역에 형성됨에 따라 제1, 제2 및 제3불순물영역의 면적, 불순물 도핑농도등의 공정요소를 다이영역에 형성되는 반도체 장치에 제약없이 조절할 수 있기 때문에 보다 효과적으로 플라즈마 유도 손상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 제1, 제2 및 제3불순물영역이 스크라이브 레인 영역에 형성됨에 따라 다이영역의 크기 즉, 칩 사이즈를 감소시킬 수 있는 효과가 있다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
후술할 본 발명의 실시예들에서는 플라즈마를 이용한 공정간 플라즈마 또는 플라즈마에 의해 유도된 전하들에 의하여 기형성된 구조물이 손상되는 이른바, 플라즈마 유도 손상(Plasma Induced Damage, PID)을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공한다. 이를 위해, 본 발명의 실시예들에서는 반도체 장치가 형성되는 다이영역에 배치되던 플라즈마 유도 손상 방지 수단을 스크라이브 레인(Scribe lane) 영역에 배치하는 것을 특징으로 한다.
이하, 본 발명의 실시예들에서는 플라즈마 유도 손상에 의하여 치명적인 결함이 발생하는 게이트절연막의 손상을 방지할 수 있는 반도체 장치 및 그 제조방법을 예시하여 설명한다. 물론, 본 발명의 기술요지는 플라즈마를 이용한 공정 전반에 걸쳐 적용이 가능하다.
도 2는 본 발명의 제1실시예에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치를 도시한 단면도이다.
도 2에 도시된 바와 같이, 본 발명의 제1실시예에 따른 반도체 장치는 반도체 장치가 형성되는 다이영역과 후속 다이영역 사이를 분리시키는 소잉(Sawing) 공정을 위한 스크라이브 레인 영역을 갖는 기판(21), 다이영역의 기판(21)에 형성된 웰(22), 웰(22) 상에 형성되어 게이트절연막(23)과 게이트전극(24)이 적층된 구조의 게이트(25), 스크라이브 레인 영역의 기판(21)에 형성된 제1불순물영역(27)과 제1불순물영역(27) 내 형성된 제2불순물영역(28) 및 다이영역과 스크라이브 레인 영역을 동시에 가로질러 게이트(25)와 제2불순물영역(28)을 전기적으로 연결하는 도전라인(26)을 포함한다. 이때, 스크라이브레인 영역에 형성된 제1 및 제2불순물영역(27, 28)은 플라즈마를 이용한 공정간 다이영역에 형성된 도전패턴 예컨대, 게이트(25)가 플라즈마 또는 플라즈마에 의해 유도된 전하들에 의해 손상되는 것을 방지하는 역할을 수행한다.
제1불순물영역(27)과 제2불순물영역(28)은 서로 동일한 도전형을 갖거나, 또는 서로 상보적인 도전형을 가질 수 있다. 즉, 제1불순물영역(27)과 제2불순물영 역(28)의 도전형이 서로 동일할 경우에는 N/N 또는 P/P 일 수 있으며, 이들이 도전형이 서로 상보적인 경우에는 N/P 또는 P/N 일 수 있다(제1불순물영역/제2불순물영역). 이때, 제1불순물영역(27)과 제2불순물영역(28)이 서로 동일한 도전형을 갖는 경우에는 제2불순물영역(28)의 불순물 도핑농도가 제1불순물영역(27)의 불순물 도핑농도보다 높은 것이 바람직하다. 그리고, 제1불순물영역(27)과 제2불순물영역(28)은 서로 상보적인 도전형을 가질 경우에는 제1불순물영역(27)과 제2불순물영역(28)은 PN접합다이오드를 형성할 수 있다.
여기서, 제1 및 제2불순물영역(27, 28)의 도전형은 플라즈마 유도 손상을 발생시키는 전하(즉, 플라즈마에 의해 유도된 전하)의 극성에 따라 조절하는 것이 바람직하다.
상술한 구조를 갖는 본 발명의 제1실시예에 따른 반도체 장치는 플라즈마 유도 손상을 방지하는 수단으로 작용하는 제1 및 제2불순물영역(27, 28)이 소잉공정시 제거되는 스크라이브 레인 영역에 형성됨에 따라 반도체 장치 동작간 제1 및 제2불순물영역(27, 28)에 의하여 반도체 장치의 동작특성이 열화되는 것을 원천적으로 방지할 수 있다.
또한, 제1 및 제2불순물영역(27, 28)이 스크라이브 레인 영역에 형성됨에 따라 제1 및 제2불순물영역(27, 28)의 면적, 불순물 도핑농도등의 공정요소를 다이영역에 형성되는 반도체 장치에 제약없이 조절할 수 있기 때문에 보다 효과적으로 플라즈마 유도 손상을 방지할 수 있다.
또한, 플라즈마 유도 손상을 방지하기 위한 수단을 스크라이브 레인 영역에 형성함에 따라 다이영역의 크기 즉, 칩 사이즈를 감소시킬 수 있다.
이하, 본 발명의 제2실시예에서는 플라즈마에 의해 유도된 전하의 극성(즉, 양전하 또는 음전하)에 상관없이 플라즈마 유도 손상을 방지할 수 있는 반도체 장치에 대하여 설명한다. 그리고, 설명의 편의를 위해 상술한 본 발명의 제1실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 사용하며, 자세한 설명은 생략한다.
도 3은 본 발명의 제2실시예에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치를 도시한 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 제2실시예에 따른 반도체 장치는 반도체 장치가 형성되는 다이영역과 후속 다이영역 사이를 분리시키는 소잉공정을 위한 스크라이브 레인 영역을 갖는 기판(21), 다이영역의 기판(21)에 형성된 웰(22), 웰(22) 상에 형성되어 게이트절연막(23)과 게이트전극(24)이 적층된 구조의 게이트(25), 스크라이브 레인 영역의 기판(21)에 형성된 제1불순물영역(27)과 제1불순물영역(27) 내 형성된 제2불순물영역(28), 제1불순물영역(27) 내 형성된 제3불순물영역(29) 및 다이영역과 스크라이브 레인 영역을 동시에 가로질러 게이트(25)와 제2 및 제3불순물영역(28, 29)을 전기적으로 연결하는 도전라인(26)을 포함한다. 이때, 스크라이브레인 영역에 형성된 제1, 제2 및 제3불순물영역(27, 28, 29)은 플라즈마를 이용한 공정간 다이영역에 형성된 도전패턴 예컨대, 게이트(25)가 플라즈마 또는 플라즈마에 의해 유도된 전하들에 의해 손상되는 것을 방지하는 역할을 수행 한다.
제2불순물영역(28) 또는 제3불순물영역(29) 중 어느 하나는 제1불순물영역(27)과 동일한 도전형을 갖고, 나머지 어느 하나는 제1불순물영역(27)과 서로 상보적인 도전형을 가질 수 있다. 이때, 제1불순물영역(27)과 서로 동일한 도전형을 갖는 제2불순물영역(28) 또는 제3불순물영역(29) 중 어느 하나의 불순물 도핑농도는 제1불순물영역(27)의 불순물 도핑농도보다 높을 수 있고, 제1불순물영역(27)과 서로 상보적인 도전형을 갖는 제2불순물영역(28) 또는 제3불순물영역(29) 중 어느 하나는 제1불순물영역(27)과 PN접합다이오드를 형성할 수 있다.
상술한 구조를 갖는 본 발명의 제2실시예에 따른 반도체 장치는 플라즈마 유도 손상을 방지하는 수단으로 작용하는 제1, 제2 및 제3불순물영역(27, 28, 29)의 도전형을 플라즈마 유도 손상을 발생시키는 전하(즉, 플라즈마에 의해 유도된 전하)의 극성에 따라 조절할 수 있으며, 제1불순물영역(27)을 기준으로 제2불순물영역(28) 또는 제3불순물영역(29) 중 어느 하나는 동일한 도전형을 갖고, 나머지 어느 하나는 서로 상보적인 도전형을 갖기 때문에 플라즈마 유도 손상을 발생시키는 전하의 극성에 상관없이 효과적으로 플라즈마 유도 손상을 방지할 수 있다.
또한, 제1, 제2 및 제3불순물영역(27, 28, 29)이 소잉공정시 제거되는 스크라이브 레인 영역에 형성됨에 따라 반도체 장치 동작간 제1, 제2 및 제3불순물영역(27, 28, 29)에 의하여 반도체 장치의 동작특성이 열화되는 것을 원천적으로 방지할 수 있다.
또한, 제1, 제2 및 제3불순물영역(27, 28, 29)이 스크라이브 레인 영역에 형 성됨에 따라 제1, 제2 및 제3불순물영역(27, 28, 29)의 면적, 불순물 도핑농도등의 공정요소를 다이영역에 형성되는 반도체 장치에 제약없이 조절할 수 있기 때문에 보다 효과적으로 플라즈마 유도 손상을 방지할 수 있다.
또한, 플라즈마 유도 손상을 방지하기 위한 수단을 스크라이브 레인 영역에 형성함에 따라 다이영역의 크기 즉, 칩 사이즈를 감소시킬 수 있다.
도 4a 및 도 4b는 본 발명의 제3실시예에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치 제조방법을 도시한 공정단면도이다. 여기서는, 도 2에 도시된 구조를 갖는 반도체 장치를 예시하여 설명한다.
도 4a에 도시된 바와 같이, 다이영역과 스크라이브 레인 영역을 갖는 기판(21)을 준비한 후, 다이영역의 기판(21)에 웰(22)을 형성하고, 웰(22) 상에 게이트절연막(23)과 게이트전극(24)이 적층된 게이트(25)를 형성한다.
다음으로, 스크라이브 레인 영역의 기판(21)에 제1불순물영역(27)을 형성하고, 제1불순물영역(27) 내에 제2불순물영역(28)을 형성한다. 이때, 제1 및 제2불순물영역(27, 28)은 이온주입공정을 통해 형성할 수 있으며, 다이영역(21)의 기판(21)에 웰(22)을 형성하는 과정에서 웰(22)과 동시에 형성할 수도 있다.
제1불순물영역(27)과 제2불순물영역(28)은 서로 동일한 도전형을 갖거나, 또는 서로 상보적인 도전형을 가질 수 있다. 이때, 제1불순물영역(27)과 제2불순물영역(28)이 서로 동일한 도전형을 갖는 경우에는 제2불순물영역(28)의 불순물 도핑농도가 제1불순물영역(27)의 불순물 도핑농도보다 높은 것이 바람직하다. 그리고, 제 1불순물영역(27)과 제2불순물영역(28)은 서로 상보적인 도전형을 가질 경우에는 제1불순물영역(27)과 제2불순물영역(28)은 PN접합다이오드를 형성할 수 있다.
여기서, 제1 및 제2불순물영역(27, 28)의 도전형은 플라즈마 유도 손상을 발생시키는 전하(즉, 플라즈마에 의해 유도된 전하)의 극성에 따라 조절하는 것이 바람직하다.
다음으로, 다이영역과 스크라이브 레인 영역을 가로질러 게이트(25)와 제2불순물영역(28)을 전기적으로 연결하는 도전라인(26)을 형성한다.
다음으로, 플라즈마를 이용한 공정을 실시한다. 이때, 플라즈마를 이용한 공정시 플라즈마 또는 플라즈마에 의해 유도된 전하들은 도전라인(26)을 통해 스크라이브 레인 영역에 형성된 제1 및 제2불순물영역(27, 28)으로 빠져나간다. 이를 통해, 다이영역에 형성된 게이트절연막(23)이 플라즈마에 의해 손상되는 것을 방지할 수 있다.
도 4b에 도시된 바와 같이, 도전라인(26)을 컷팅한다. 이때, 도전라인(26)을 컷팅하는 이유는 다이영역에 형성된 반도체 장치가 동작간 스크라이브 레인 영역에 형성된 제1 및 제2불순물영역(27, 28)에 의해 동작특성이 열화되는 것을 방지하기 위함이다. 참고로, 플라즈마 유도 손상을 방지하기 위한 수단인 제1 및 제2불순물영역(27, 28)은 반도체 장치 제조공정이 완료된 이후에는 필요가 없는 구성요소이기 때문에 제거하여도 무방하며, 기존의 다이영역에 내 형성되었던 플라즈마 유도 손상 방지 수단을 스크라이브 레인 영역에 형성함에 따라 다이영역의 크기 즉, 칩 사이즈를 감소시킬 수도 있다.
도전라인(26)의 컷팅은 다이영역과 스크라이브 레인 영역이 접하는 경계지역의 도전라인(26)을 일부 식각하여 컷팅하거나, 다이영역과 스크라이브 레인 영역을 분리시키는 소잉공정을 통해 컷팅할 수 있다. 이때, 반도체 제조 공정간에는 플라즈마를 이용한 공정이 복수회 진행되기 때문에 도전라인(26)을 일부 식각하는 방법으로 컷팅하는 것이 바람직하며, 반도체 장치 제조공정이 완료된 이후에 다이영역과 스크라이브 레인 영역 사이를 연결하는 도전라인(26)은 소잉공정을 통해 컷팅하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 및 도 1b는 종래기술에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치를 도시한 도면.
도 2는 본 발명의 제1실시예에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치를 도시한 단면도.
도 3은 본 발명의 제2실시예에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치를 도시한 단면도.
도 4a 및 도 4b는 본 발명의 제3실시예에 따른 플라즈마 유도 손상을 방지하기 위한 반도체 장치의 제조방법을 도시한 공정단면도.
*도면 주요 부분에 대한 부호 설명*
21, 41 : 기판 22, 42 : 웰
23, 43 : 게이트절연막 24, 44 : 게이트전극
25, 45 : 게이트 26, 46 : 도전라인
27, 47 : 제1불순물영역 28, 48 : 제2불순물영역
29, 49 : 제3불순물영역

Claims (21)

  1. 다이영역과 스크라이브 레인 영역을 갖는 기판;
    상기 다이영역의 기판 상에 형성된 도전패턴;
    상기 스크라이브 레인 영역의 기판에 형성된 제1불순물영역과 상기 제1불순물영역 내 형성된 제2불순물영역; 및
    상기 도전패턴과 상기 제2불순물영역을 전기적으로 연결하는 도전라인
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1불순물영역과 상기 제2불순물영역은 서로 동일한 도전형을 갖는 반도체 장치.
  3. 제2항에 있어서,
    상기 제2불순물영역의 불순물 도핑농도가 상기 제1불순물영역의 불순물 도핑농도보다 높은 반도체 장치.
  4. 제1항에 있어서,
    상기 제1불순물영역과 상기 제2불순물영역은 서로 상보적인 도전형을 갖는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1불순물영역과 상기 제2불순물영역은 PN접합다이오드를 형성하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제1불순물영역 내 형성되고, 상기 도전라인과 연결된 제3불순물영역을 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나는 상기 제1불순물영역과 동일한 도전형을 갖고, 나머지 어느 하나는 상기 제1불순물영역과 서로 상보적인 도전형을 갖는 반도체 장치.
  8. 제7항에 있어서,
    상기 제1불순물영역과 서로 동일한 도전형을 갖는 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나의 불순물 도핑농도는 상기 제1불순물영역의 불순물 도핑농도보다 높은 반도체 장치.
  9. 제7항에 있어서,
    상기 제1불순물영역과 서로 상보적인 도전형을 갖는 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나는 상기 제1불순물영역과 PN접합다이오드를 형성하는 반도체 장치.
  10. 제1항에 있어서,
    상기 도전패턴은 게이트절연막과 게이트전극이 순차적으로 적층된 적층패턴을 포함하는 반도체 장치.
  11. 다이영역과 스크라이브 레인 영역을 갖는 기판의 상기 다이영역에 도전패턴을 형성하는 단계;
    상기 스크라인브 레인 영역의 상기 기판에 제1불순물영역을 형성하는 단계;
    상기 제1불순물영역 내에 제2불순물영역을 형성하는 단계;
    상기 도전패턴과 상기 제2불순물영역을 연결하는 도전라인을 형성하는 단계;
    플라즈마를 이용한 공정을 실시하는 단계; 및
    상기 도전라인을 컷팅하는 단계
    를 포함하는 반도체 장치 제조방법.
  12. 제11항에 있어서,
    상기 도전라인을 컷팅하는 단계는
    상기 도전라인을 일부 식각하여 컷팅하거나, 또는 소잉공정으로 컷팅하는 반도체 장치 제조방법.
  13. 제11항에 있어서,
    상기 제1불순물영역과 상기 제2불순물영역은 서로 동일한 도전형을 갖는 반도체 장치 제조방법.
  14. 제13항에 있어서,
    상기 제2불순물영역의 불순물 도핑농도가 상기 제1불순물영역의 불순물 도핑농도보다 높은 반도체 장치 제조방법.
  15. 제11항에 있어서,
    상기 제1불순물영역과 상기 제2불순물영역은 서로 상보적인 도전형을 갖는 반도체 장치 제조방법.
  16. 제15항에 있어서,
    상기 제1불순물영역과 상기 제2불순물영역은 PN접합다이오드를 형성하는 반도체 장치 제조방법.
  17. 제11항에 있어서,
    상기 도전라인을 형성하기 이전에,
    상기 제1불순물영역 내 형성되고, 상기 도전라인과 연결되는 제3불순물영역을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  18. 제17항에 있어서,
    상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나는 상기 제1불순물영역과 동일한 도전형을 갖고, 나머지 어느 하나는 상기 제1불순물영역과 서로 상보적인 도전형을 갖는 반도체 장치 제조방법.
  19. 제18항에 있어서,
    상기 제1불순물영역과 서로 동일한 도전형을 갖는 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나의 불순물 도핑농도는 상기 제1불순물영역의 불순물 도핑농도보다 높은 반도체 장치 제조방법.
  20. 제18항에 있어서,
    상기 제1불순물영역과 서로 상보적인 도전형을 갖는 상기 제2불순물영역 또는 상기 제3불순물영역 중 어느 하나는 상기 제1불순물영역과 PN접합다이오드를 형성하는 반도체 장치 제조방법.
  21. 제11항에 있어서,
    상기 도전패턴은 게이트절연막과 게이트전극이 순차적으로 적층된 적층패턴 을 포함하는 반도체 장치 제조방법.
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