KR20110078063A

KR20110078063A - 매립비트라인을 구비한 반도체장치 및 그 제조 방법

Info

Publication number: KR20110078063A
Application number: KR1020090134782A
Authority: KR
Inventors: 임창문; 구선영
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-12-30
Filing date: 2009-12-30
Publication date: 2011-07-07

Abstract

본 발명은 웨이퍼 본딩(Wafer bonding)을 이용하여 매립비트라인을 형성할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 제1기판 상에 도전막을 형성하는 단계; 상기 도전막과 제1기판을 식각하여 비트라인과 트렌치를 형성하는 단계; 상기 트렌치를 갭필하는 절연막을 형성하는 단계; 상기 제1기판의 후면을 얇게 하는 단계; 및 상기 후면이 얇아진 제1기판을 뒤집어 상기 제1기판의 전면에 제2기판을 접착시키는 단계를 포함하고, 상술한 본 발명은 제1기판에 매립비트라인을 형성한 후 제1기판의 후면에 제2기판을 본딩하므로써, 매립비트라인을 안정적으로 형성할 수 있는 효과가 있다.

매립비트라인, 그라인딩, 트렌치, SOI, 본딩

Description

매립비트라인을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH BURIED BITLINE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 반도체장치 제조 방법에 관한 것으로, 특히 매립비트라인을 구비한 반도체장치 제조 방법에 관한 것이다.

최근에 4F²(F : Minimum feature size)에 대응하는 디자인룰을 갖는 반도체장치는 매립비트라인(Buried Bitline; BBL)을 형성하고 있다.

도 1은 종래기술에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면이다.

도 1을 참조하면, 기판(11) 상에 복수의 활성영역(13)이 형성된다. 각각의 활성영역(13)은 트렌치(Trench, 12)에 의해 서로 분리된다. 트렌치(12) 내부에 매립비트라인(Buried bitline, 14)이 형성된다.

그러나, 도 1의 반도체장치는 매립비트라인(14)이 활성영역(13)과 접촉하기 위해 측벽콘택(Side contact, 15)을 필요로 한다. 측벽콘택(15)은 활성영역(13)의 어느 하나의 측벽에 연결된다. 또한, 매립비트라인(14)은 기판(11) 및 이웃하는 활성영역(13)과 절연을 위해 라이너막(16)이 필요하다.

전술한 바와 같이, 종래기술은 측벽콘택(15)을 형성하는 공정이 매우 복잡하다. 아울러, 매립비트라인(14)을 형성하는 과정은 수십회의 공정이 필요하며, 제어하기 어려운 공정이 반복된다.

본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 웨이퍼 본딩(Wafer bonding)을 이용하여 매립비트라인을 형성할 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 제1기판 상에 도전막을 형성하는 단계; 상기 도전막과 제1기판을 식각하여 비트라인과 트렌치를 형성하는 단계; 상기 트렌치를 갭필하는 절연막을 형성하는 단계; 상기 제1기판의 후면을 얇게 하는 단계; 및 상기 후면이 얇아진 제1기판을 뒤집어 상기 제1기판의 전면에 제2기판을 접착시키는 단계를 포함하는 것을 특징으로 한다. 상기 제1기판의 후면을 얇게 하는 단계는 슬라이싱 또는 그라인딩을 포함하는 것을 특징으로 한다.

그리고, 본 발명의 반도체장치는 절연막; 상기 절연막 내에 매립된 매립비트라인; 상기 매립비트라인 상의 활성영역; 및 상기 절연막 후면에 본딩된 기판을 포함하는 것을 특징으로 하고, 상기 기판은 본딩을 통해 상기 절연막과 접착된 것을 특징으로 한다.

상술한 본 발명은 제1기판에 매립비트라인을 형성한 후 제1기판의 후면에 제2기판을 본딩하므로써, 매립비트라인을 안정적으로 형성할 수 있는 효과가 있다.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.

본발명에서는 SOI(Silicon on insulator) 웨이퍼와 유사한 구조가 되도록 웨이퍼본딩(wafer bonding)을 이용하여 쉽고 간단하게 매립비트라인을 형성한다.

도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 도면이다.

도 2를 참조하면, 절연막(27)이 형성된 제1기판(21B), 절연막(27) 내에 매립된 매립비트라인(BL), 및 절연막(27)의 후면에 본딩된 제2기판(28)을 포함한다. 제2기판(28)은 본딩(29)을 통해 절연막(27)과 접착된다. 절연막(27)은 산화막 또는 질화막을 포함한다. 매립비트라인(BL)은 배리어메탈패턴(22A)과 도전막패턴(23A)을 포함한다. 매립비트라인(BL)은 절연막(27)에 형성된 트렌치(25) 내부를 일부 매립하는 형태이다. 매립비트라인(BL) 상에 활성영역(21C)이 형성된다. 제1기판(21B)은 주변회로영역(202)에 형성된다. 매립비트라인(BL) 및 활성영역(21C)은 셀영역(201)에 형성된다.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.

도 3a에 도시된 바와 같이, 제1기판(21) 상에 배리어메탈(22)과 도전막(23)을 형성한다. 제1기판(21)은 실리콘기판 또는 실리콘웨이퍼를 포함한다. 배리어메탈(22)은 제1기판(21)과 도전막(23)간의 확산을 방지하는 역할을 한다. 배리어메탈(22)은 티타늄질화막(TiN)을 포함한다. 도전막(23)은 비트라인의 역할을 한다. 도전막(23)은 텅스텐막을 포함한다. 제1기판(21)은 셀영역(201)과 주변회로영역(202)이 정의되어 있다.

도 3b에 도시된 바와 같이, 비트라인마스크 공정을 진행한다. 이에 따라, 비트라인마스크(24)가 형성된다.

비트라인마스크(24)를 식각장벽으로 하여 도전막(23)과 배리어메탈(22)을 식각한다. 따라서, 복수의 비트라인(BL)이 형성된다. 도전막(23)과 배리어메탈(22)을 식각할 때, 제1기판(21)에 트렌치(25)가 형성되도록 한다. 아울러 후속 공정을 위해서는 노광장비에서 정렬이 가능하도록 정렬마크(alignment mark) 등이 포함될 수 있다. 트렌치(25)가 형성된 제1기판은 도면부호 '21A'가 된다.

상술한 바와 같이, 비트라인(BL)은 배리어메탈패턴(22A)과 도전막패턴(23A)을 포함한다. 그리고, 복수의 비트라인(BL)은 트렌치(25)에 의해 서로 분리된다.

비트라인(BL) 및 트렌치(25)는 설계된 실제 패턴의 거울 이미지로 제작하여 나중에 뒤집어 붙인 후 정렬이 가능하도록 한다.

트렌치(25)의 깊이는 적어도 500Å 이상의 깊이를 갖는다.

도 3c에 도시된 바와 같이, 비트라인마스크(24)를 스트립한다.

이어서, 주변회로영역(202)을 오픈하는 마스크 공정을 진행한다. 이에 따라, 주변회로영역오픈마스크(26)가 형성된다.

이어서, 주변회로영역오픈마스크(26)를 식각장벽으로 하여 주변회로영역(202)에 잔류하고 있는 도전막패턴(23A)과 배리어메탈패턴(22A)을 제거한다.

도 3d에 도시된 바와 같이, 트렌치(25)를 갭필하는 절연막(27)을 형성한다. 절연막(27)은 산화막 또는 질화막을 포함한다.

이어서, CMP(Chemical Mechanical Polishing) 등의 방법으로 평탄화를 실시한다. 이때, 절연막(27)은 도전막 패턴(23A) 위에 남도록 제어한다. 이와 같이, 도전막패턴(23A) 위에 남도록 제어하는 이유는 도전막패턴(23A)의 손상을 방지하기 위함이다. 아울러, 절연막(27)의 잔류 두께를 제어하므로써 후속 제2기판과의 본딩을 용이하게 한다. 평탄화를 실시하는 이유도 제2기판과의 본딩을 용이하게 하기 위함이다.

도 3e에 도시된 바와 같이, 제1기판(21A)을 뒤집어 제1기판(21A)의 후면(backside) 두께를 얇게 한다. 후면 두께를 얇게 하는 방법은 슬라이싱(slicing) 또는 그라인딩(grinding)을 포함한다. 이하, 후면 두께를 얇게 하는 방법은 그라인딩(203)을 적용한 경우라 가정한다.

도 3f는 그라인딩(203)이 완료되어 후면 두께가 얇아진 제1기판(21B)을 뒤집어 도시하고 있다. 그라인딩(203)은 트렌치(25)의 바닥면이 노출될때까지 진행한다. 이에 따라, 후면 두께가 얇아진 제1기판(21B)은 절연막(27)에 의해 분리되는 구조가 된다.

이와 같이, 그라인딩(203)을 완료하여 제1기판(21B)을 뒤집으면, 절연막(27) 에 트렌치(25)가 형성된 구조가 된다. 이에 따라, 비트라인(BL)은 트렌치(25) 내부를 매립하는 형태가 된다. 비트라인 상부의 제1기판(21C)은 활성영역이 된다.

도 3g에 도시된 바와 같이, 제1기판(21B)의 전면의 절연막(27)에 제2기판(28)을 접착시킨다. 제2기판(28)은 실리콘기판 또는 실리콘웨이퍼를 포함한다. 다른 실시예에서는, 제2기판(28)을 접착시킨 후에 그라인딩을 진행할 수도 있다. 제1기판(21B)과 제2기판(28)을 접착시키기 위해 본딩(bonding, 29)을 실시한다. 본딩(29)은 제1기판(21B)과 제2기판(28)이 실리콘웨이퍼를 포함하므로, 웨이퍼 본딩이라고도 한다.

상술한 바와 같이, 제1기판(21B)을 뒤집은 후에 제1기판(21B)의 전면에 제2기판(28)을 접착시키면 SOI(Silicon On Insulator) 기판이 형성된다. 즉, 제2기판(28)이 실리콘기판이므로, 제2기판(28) 위에 절연막(27)이 형성되는 SOI 기판과 유사한 구조가 된다.

아울러, 비트라인(BL)은 절연막(27) 내에 매립되는 매립비트라인이 된다.

다른 실시예에서, 제1기판은 SOI 기판을 포함할 수 있다. 이처럼, SOI 기판을 이용하면, 후속 그라인딩 단계를 생략하거나 용이하게 실시할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1은 종래기술에 따른 매립비트라인을 구비한 반도체장치를 도시한 도면.

도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 도면.

도 3a 내지 도 3g는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.

* 도면의 주요 부분에 대한 부호의 설명

21B : 제1기판 21C : 활성영역

22A : 배리어메탈패턴 23A : 도전막패턴

25 : 트렌치 27 : 절연막

28 : 제2기판 29 : 본딩

Claims

제1기판 상에 도전막을 형성하는 단계;

상기 도전막과 제1기판을 식각하여 비트라인과 트렌치를 형성하는 단계;

상기 트렌치를 갭필하는 절연막을 형성하는 단계;

상기 제1기판의 후면을 얇게 하는 단계; 및

상기 후면이 얇아진 제1기판을 뒤집어 상기 제1기판의 전면에 제2기판을 접착시키는 단계

를 포함하는 반도체장치 제조 방법.
제1항에 있어서,

상기 제1기판의 후면을 얇게 하는 단계는,

슬라이싱 또는 그라인딩을 포함하는 반도체장치 제조 방법.
제1항에 있어서,

상기 제1기판의 후면을 얇게 하는 단계는,

상기 트렌치 저면의 절연막이 노출될때까지 진행하는 반도체장치 제조 방법.
제1항에 있어서,

상기 도전막을 형성하는 단계는,

상기 제1기판과 상기 도전막간의 확산을 방지하는 배리어메탈을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
제1항에 있어서,

상기 제1기판은 실리콘기판 또는 SOI 기판을 포함하는 반도체장치 제조 방법.
제1항에 있어서,

상기 제1기판은 셀영역과 주변회로영역이 정의되고, 상기 절연막을 형성하기 전에 상기 주변회로영역의 도전막을 제거하는 단계를 더 포함하는 반도체장치 제조 방법.
절연막;

상기 절연막 내에 매립된 매립비트라인;

상기 매립비트라인 상의 활성영역; 및

상기 절연막 후면에 본딩된 기판

을 포함하는 반도체장치.
제7항에 있어서,

상기 기판은 본딩을 통해 상기 절연막과 접착된 반도체장치.
제7항에 있어서,

상기 절연막은 산화막 또는 질화막을 포함하는 반도체장치.