KR20110077978A - 리세스게이트 구조를 갖는 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명의 리세스게이트 구조를 갖는 반도체소자의 제조방법은, 기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 표면에 실리콘-불순물 결합을 유도하는 불순물 도핑을 수행하는 단계와, 활성영역과 불순물 도핑이 이루어진 소자분리막 내에 트랜치를 형성하는 단계와, 트랜치가 형성된 기판에 대해 클리닝을 수행하는 단계와, 그리고 트랜치가 채워지도록 게이트절연막 및 게이트도전막을 형성하는 단계를 포함한다.
리세스게이트 구조, 소자분리막, 보잉(bowing) 현상, 브리지(bridge)
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 리세스게이트 구조를 갖는 반도체소자의 제조방법에 관한 것이다.
현재 집적회로 반도체소자의 디자인 룰(design rule)이 급격히 감소함에 따라 셀 트랜지스터의 게이트 저항이 매우 증가하고, 또한 채널길이도 급격하게 감소하고 있다. 그 결과 게이트 저항 및 문턱전압을 구현함에 있어서 플래너(planar) 트랜지스터 구조로는 한계를 나타내고 있으며, 따라서 최근에는 디자인 룰의 증가 없이 채널길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히 제한된 게이트 선폭을 유지하면서 채널의 길이를 보다 확장시켜 주는 구조로서, 반도체기판을 리세스하고 이러한 리세스 영역을 게이트 구조로 채택하여 유효채널길이(effective channel length)를 보다 연장시키는 리세스게이트 구조를 갖는 반도체소자에 대한 적용범위가 점점 확대되고 있다.
도 1 내지 도 3은 일반적인 리세스게이트 구조를 갖는 반도체소자 제조방법을 설명하기 위해 나타내 보인 단면도들이다. 먼저 도 1에 나타낸 바와 같이, 기 판(102)에 트랜치 소자분리막(104)을 형성하여 활성영역(106)을 한정한다. 이온주입 스크린을 위한 버퍼막(108)을 형성한 후, 셀 이온주입 및 활성화를 수행하여 활성영역(106) 내에 불순물영역(110)을 형성한다. 다음에 리세스 형성을 위한 마스크막패턴(111)을 형성한다.
이어서 도 2에 나타낸 바와 같이, 마스크막패턴(도 1의 111)을 식각마스크로 한 식각으로 기판(102)의 노출부분을 식각하여 리세스게이트 형성을 위한 트랜치(112)를 형성한다. 이때 소자분리막(104)의 노출부분에 대해서도 식각이 이루어져 소자분리막(104) 내에도 트랜치(114)가 형성된다. 트랜치 형성을 위한 식각조건은 기판(102)을 대상으로 설정되므로, 기판(102)과 다른 재질의 소자분리막(104) 내에 형성되는 트랜치(114)는 그 깊이가 더 깊고, 또한 도면에서 "A"로 나타낸 바와 같이, 표면 부분이 확장되는 보잉(bowing) 현상이 발생하게 된다. 트랜치(112)를 형성한 후에는 마스크막패턴(도 1의 111)을 제거한다.
다음에 도 3에 나타낸 바와 같이, 기판(102) 표면의 자연산화막 제거와 파티클 제거를 위한 클리닝(cleaning) 공정을 수행하는데, 이때 도면에서 "B"로 나타낸 바와 같이, 세정액에 의해 소자분리막(104)이 영향을 받아 보잉이 발생한 부분이 더 넓어지게 된다. 이와 같이 보잉이 발생한 부분이 넓어지게 되면, 인접한 트랜치와의 간격(d1)이 좁아지게 되고, 심한 경우 후속 공정에서 트랜치(112, 114)를 채우는 리세스게이트 도전막이 인접한 리세스게이트 도전막 또는 랜딩플러그컨택과 접촉되는 브리지(bridge) 현상이 발생되어 소자의 오동작을 유발하는 원인으로 작용할 수 있다.
본 발명이 해결하고자 하는 과제는, 소자분리막에 형성된 트랜치에서 보잉 현상이 발생한 상부가 후속의 클리닝 공정에 의해 확장되는 것을 억제함으로써 브리지 현상의 발생을 방지할 수 있도록 하는 리세스게이트 구조를 갖는 반도체소자의 제조방법을 제공하는 것이다.
본 발명의 일 예에 따른 리세스게이트 구조를 갖는 반도체소자의 제조방법은, 기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 트랜치 소자분리막 표면에 실리콘-불순물 결합을 유도하는 불순물 도핑을 수행하는 단계와, 활성영역과 불순물 도핑이 이루어진 소자분리막 내에 트랜치를 형성하는 단계와, 트랜치가 형성된 기판에 대해 클리닝을 수행하는 단계와, 그리고 트랜치가 채워지도록 게이트절연막 및 게이트도전막을 형성하는 단계를 포함한다.
상기 트랜치 소자분리막은 실리콘산화막으로 형성할 수 있다. 이 경우 상기 트랜치 소자분리막에 도핑되는 불순물로 나이트로전(N) 또는 아스나이드(As)를 사용할 수 있다.
상기 클리닝은 상기 기판 위의 자연산화막 및 파티클 제거를 위해 수행할 수 있다.
상기 트랜치 소자분리막을 형성하는 단계는, 기판 위에 소자분리영역을 노출시키는 하드마스크막패턴을 형성하는 단계와, 하드마스크막패턴을 식각마스크로 소 자분리영역을 식각하여 트랜치를 형성하는 단계와, 트랜치가 채워지도록 절연막을 형성하는 단계와, 그리고 하드마스크막패턴이 노출되도록 절연막을 평탄화하는 단계를 포함할 수 있다. 이 경우 상기 불순물 도핑은, 하드마스크막패턴을 불순물도핑 버퍼막으로 사용하여 수행할 수 있다.
본 발명에 따르면, 리세스게이트 형성을 위한 트랜치 식각 전에 소자분리막 표면에 대해 실리콘-불순물 결합이 유도되도록 불순물을 도핑시킴으로써, 보잉이 발생된 트랜치의 상부가 후속의 클리닝 공정에 의해 확장되는 것이 억제되도록 할 수 있으며, 이에 따라 브리지 현상의 발생을 억제하여 소자의 안정성을 증대시킬 수 있다는 이점이 제공된다.
도 4 내지 도 11은 본 발명에 따른 리세스게이트 구조를 갖는 반도체소자 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 4를 참조하면, 실리콘기판과 같은 기판(202) 위에 하드마스크막패턴(310)을 형성한다. 하드마스크막패턴(310)은 산화막패턴(311)과 질화막패턴(312)이 순차적으로 적층된 구조로 형성할 수 있다. 하드마스크막패턴(310)은 기판(202)의 활성영역(206)은 덮는 반면 소자분리막이 형성될 기판(202)의 소자분리영역은 노출시킨다. 하드마스크막패턴(310)을 식각마스크로 기판(202)의 노출부분, 즉 소자분리영역을 일정 깊이로 식각하여 소자분리막을 위한 트랜치(203)를 형성한다. 이 트랜치(203)가 채워지도록 전면에 소자분리용 절연막을 형성한다. 소자분리용 절연막은 실리콘산화막으로 형성할 수 있지만, 이에 한정되는 것은 아니다. 하드마스크막패턴(310) 표면이 노출될 때까지 소자분리용 절연막에 대한 평탄화를 수행하여 트랜치 소자분리막(204)을 형성한다. 이 트랜치 소자분리막(204)에 의해 기판(202)의 활성영역(206)은 한정된다.
도 5를 참조하면, 도면에서 화살표(500)로 나타낸 바와 같이, 하드마스크막패턴(310)을 불순물도핑 버퍼막으로 하여 불순물을 트랜치 소자분리막(204)에 도핑시킨다. 하드마스크막패턴(310)은 트랜치 소자분리막(204) 형성시 마스크막으로 사용된 막이므로, 불순물 도핑은 활성영역(206)에 영향을 주지 않는다. 이와 같은 불순물 도핑에 의해 트랜치 소자분리막(204) 상부에는 실리콘-불순물 결합영역(510)이 형성된다. 불순물로는 나이트로전(N) 또는 아스나이드(As)를 사용할 수 있다. 트랜치 소자분리막(204)을 실리콘산화막으로 형성하고, 불순물로 나이트로전(N)을 사용하는 경우, 실리콘-불순물 결합영역(510) 내에는 실리콘-나이트로전 결합(SixNy)이 존재하게 된다.
도 6을 참조하면, 하드마스크막패턴(310)을 제거한다. 비록 도면에 산화막(311)이 남아 있는 것으로 도시되어 있지만, 이는 하드마스크막패턴(310)을 구성하는 산화막(311)일 수도 있지만, 경우에 따라서는 자연산화막일 수도 있다. 하드마스크막패턴(310) 제거는 통상의 습식식각방법을 사용하여 수행할 수 있다. 하드마스크막패턴(310)을 제거하는 과정에서 트랜치 소자분리막(204)의 상부도 일정 두께 제거될 수 있으며, 이 경우 트랜치 소자분리막(204) 상부에 형성되었던 실리콘-불순물 결합영역(510)은 트랜치 소자분리막(204) 표면 가까이에 위치하게 된다.
도 7을 참조하면, 도면에서 화살표로 나타낸 바와 같이, 셀 이온주입 및 활성화를 수행하여 활성영역(206) 내에 불순물영역(210)을 형성한다. 셀 이온주입은 웰영역 형성을 위한 이온주입일 수 있으며, 또한 활성영역(206)에서의 문턱전압 조절을 위한 이온주입일 수도 있다.
도 8을 참조하면, 기판(202) 및 트랜치 소자분리막(204) 위에 리세스 형성을 위한 마스크막패턴(211)을 형성한다. 마스크막패턴(211)은 포토레지스트막패턴으로 형성할 수 있지만, 이에 한정되는 것은 아니다. 마스크막패턴(211)은, 기판(202) 및 트랜치 소자분리막(204)의 표면 중 리세스게이트가 배치될 영역을 노출시키는 개구부(opening)들을 갖는다.
도 9를 참조하면, 마스크막패턴(도 8의 211)을 식각마스크로 한 식각으로 기판(202)의 노출부분을 식각하여 리세스게이트 형성을 위한 트랜치(212)를 형성한다. 이때 소자분리막(204)의 노출부분에 대해서도 식각이 이루어져 소자분리막(204) 내에도 트랜치(214)가 형성된다. 트랜치 형성을 위한 식각조건은 기판(202)을 대상으로 설정되므로, 기판(202)과 다른 재질의 소자분리막(204) 내에 형성되는 트랜치(214)는 그 깊이가 더 깊고, 또한 도면에서 "C"로 나타낸 바와 같이, 표면 부분이 확장되는 보잉(bowing) 현상이 발생할 수 있다. 트랜치(212)를 형성한 후에는 마스크막패턴(도 8의 211)을 제거한다.
도 10을 참조하면, 도면에서 화살표(530)로 나타낸 바와 같이, 기판(202) 표면의 자연산화막 제거와 파티클 제거를 위한 클리닝(cleaning) 공정을 수행한다. 이때 트랜치 소자분리막(204) 표면 부분에는 실리콘-불순물 결합영역이 존재하게 되므로, 클리닝 공정에서 사용하는 세정액에 의한 영향을 적게 받으며, 이에 따라 도면에서 "D"로 나타낸 바와 같이, 보잉이 발생한 부분이 더 넓어지는 현상이 발생되지 않는다. 따라서 인접한 트랜치와의 간격(d2)을 유지할 수 있으며, 그 결과 후속 공정에서 트랜치(212, 214)를 채우는 리세스게이트 도전막이 인접한 리세스게이트 도전막, 또는 랜딩플러그컨택과 접촉되는 브리지(bridge) 현상의 발생이 억제된다.
도 11을 참조하면, 활성영역(206) 내의 트랜치(212)에 게이트절연막(216)을, 예컨대 산화막으로 형성한다. 그리고 트랜치(212) 내부가 채워지도록 전면에 리세스게이트 도전막을 형성한다. 리세스게이트 도전막은 활성영역(206) 내의 트랜치(212) 외에도 트랜치 소자분리막(204) 내의 트랜치(214) 내부도 채운다. 다음에 통상의 패터닝을 수행하여 패터닝이 이루어진 리세스게이트(218)를 형성한다. 비록 도면상에는 리세스게이트(218)가 리세스게이트 도전막 패턴으로 이루어진 것으로 도시되어 있지만, 실질적으로 리세스게이트 도전막 패턴 위에 게이트 하드마스크막패턴이 더 형성될 수도 있다는 것은 당연하다. 또한 리세스게이트(218)는 트랜치(212) 내부에 매몰되어 있는 구조로도 형성될 수도 있다.
도 1 내지 도 3은 일반적인 리세스게이트 구조를 갖는 반도체소자 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
도 4 내지 도 11은 본 발명에 따른 리세스게이트 구조를 갖는 반도체소자 제조방법을 설명하기 위해 나타내 보인 단면도들이다.
Claims (6)
- 기판에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계;상기 트랜치 소자분리막 표면에 실리콘-불순물 결합을 유도하는 불순물 도핑을 수행하는 단계;상기 활성영역과 불순물 도핑이 이루어진 소자분리막 내에 트랜치를 형성하는 단계;상기 트랜치가 형성된 기판에 대해 클리닝을 수행하는 단계; 및상기 트랜치가 채워지도록 게이트절연막 및 게이트도전막을 형성하는 단계를 포함하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.
- 제1항에 있어서,상기 트랜치 소자분리막은 실리콘산화막으로 형성하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.
- 제2항에 있어서,상기 트랜치 소자분리막에 도핑되는 불순물로 나이트로전(N) 또는 아스나이드(As)를 사용하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.
- 제1항에 있어서,상기 클리닝은 상기 기판 위의 자연산화막 및 파티클 제거를 위해 수행하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 트랜치 소자분리막을 형성하는 단계는,상기 기판 위에 소자분리영역을 노출시키는 하드마스크막패턴을 형성하는 단계;상기 하드마스크막패턴을 식각마스크로 상기 소자분리영역을 식각하여 트랜치를 형성하는 단계;상기 트랜치가 채워지도록 절연막을 형성하는 단계; 및상기 하드마스크막패턴이 노출되도록 상기 절연막을 평탄화하는 단계를 포함하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.
- 제5항에 있어서,상기 불순물 도핑은, 상기 하드마스크막패턴을 불순물도핑 버퍼막으로 사용하여 수행하는 리세스게이트 구조를 갖는 반도체소자의 제조방법.
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| KR1020090134681A KR101116728B1 (ko) | 2009-12-30 | 2009-12-30 | 리세스게이트 구조를 갖는 반도체소자의 제조방법 |
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