KR20110063782A - 심리스 영역 스위칭을 이용한 수정 전류원(ｍｃｓ) - Google Patents

심리스 영역 스위칭을 이용한 수정 전류원(ｍｃｓ) Download PDF

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제임스 보스위크
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퀘리타우, 인크.
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Abstract

전류원이 두 개의 저항기 뱅크 사이에 제공되며, 디지털 전위차계가 제공되어 각각의 저항기 뱅크가 최종 출력 전류에 비치는 영향을 미치는 정도를 제어하는 데 사용된다. 나아가, 특정한 저항기 뱅크가 최종 출력 전류에 영향을 미치지 않도록 디지털 전위차계가 특정한 설정((즉, 저항기 뱅크가 "비활성인")에 있을 때, 그 저항기 뱅크의 저항이 출력 전류에 영향을 미치지 않고 스위칭 될 수 있으며, 따라서 전류 스윕 동작 중에 출력 전류의 불연속성을 최소화 또는 소거한다. 따라서, 예를 들면, 저항기 뱅크가 이의 임계값을 만족하고 비활성 상태가 되면, 비활성 저항기 뱅크의 저항이 스위칭 될 수 있고, 이어서 디지털 전위차계 설정이 변경되어, 새로운 저항을 가지는 저항기 뱅크를 부드럽게 비활성화하는 것을 용이하게 한다.

Description

심리스 영역 스위칭을 이용한 수정 전류원(ＭＣＳ) {MODIFIED CURRENT SOURCE (MCS) WITH SEAMLESS RANGE SWITCHING}
고정밀도 전류원이 반도체 장치를 테스트 및 특성화하는 프로세스에 폭넓게 사용된다. 이러한 전류원은 공급된 전류가 십의 수 제곱의 범위(예, 수 피코-암페어에서 수백 밀리-암페어까지)에서 변화(스윕)하는 테스트에서 종종 사용된다.
예로서, 대수적 전류가 최소 전류(Imin)에서 최대 전류(Imax)로 스윕하는 경우를 가정한다. 여기서, Imin = 100pA 이고, Imax는 10mA(즉, 십의 8 제곱)이고, 6단계의 전류 디케이드(decade, 10의 단위) 당 6 단계(예, 10 nA 내지 100 nA, 각 단계에서의 전류는 10 nA, 15.8 nA, 25.1 nA, 39.8 nA, 63.1 nA, 및 100 nA이고, In/In-1 = 100. 2 의 관계를 따름). 일반적으로 이러한 애플리케이션에 대해, 전류는 단계들 사이에서 제로(zero)로 복귀하지 않아야 하며, 내부 조정은 DUT를 따르는 실제 전류에 대한 최소 글리치(glitch, 순간적 이상) 또는 추가 노이즈로, "온-더-플라이(on-the-fly)"를 발생하여야 하는 것으로 가정한다. 이제 논의할 것과 같이, 고-정밀 전류원은 전류 감지 및 피드백에 대한 정밀 저항기(Rnet)에 의존하는 것이 보통이기 때문에, 안정화하기게 매우 어려울 수 있다.
이제 도 1을 참조하여 이러한 쟁점을 논의한다. N-비트 DAC(102)의 출력은 전류원에 대한 입력 전압(Vin)이다. 피드백 전압은 Rnet 양단에서의 저압 강하, 즉 Idut * Rnet (오프셋 전압 및 입력 전류 무시)이며, 다음의 관계를 나타낸다:
(1) IdutRnet = Vin
또는
(2)
Figure pct00001
오피앰프(OpAmp, 104) 및 차동앰프(DiffAmp, 106)를 고 이득, 저-누설 및 저 오프셋(기계적-등급) 컴포넌트가 되게 선택하면, Voff(오프셋 전압) 및 Iin(입력 누설 전류)의 효과가 기본적으로 무시되나, 매우 작은 전류 및 Vin의 매우 작은 레벨의 경우는 제외하다. 나아가, Voff 및 Iin 양자는 각각의 테스트의 시작 시점에서 별개로 이들을 측정함으로써 고려될 수 있다. 왜냐하면, 이들은 온도가 현저히 변경되지 않는 한 매우 안정적이고, 이러한 측정 결과에 근거하여 보상되기 때문이다.
정밀 DAC는 보통 상대적인 저전압 범위(0 내지 ±2 볼트가 일반적임)로 한정된다. 20-비트 DAC(이것도 이러한 애플리케이션에 대해 일반적임)는 약 4/(220) Volt ~ 4 mV의 분해능(resolution)을 가진다. 최대 전류가 200 mA로 한정되는 경우에, 예를 들면, Vin = Vin (max) = 2.0 V 및 Rnet = 10W 의 조합이 적합하다. 다른 한계값에서, 100pA의 전류가 Vin= 100 mV 및 Rnet = 1 MW에서 또는 선택적으로 Vin = 10 mV 및 Rnet = 100 MW (가능한 한, Vin >> Voff의 조건을 가질 것을 추천함)에서 얻어질 수 있다.
Vin에 다한 구체적인 선택에도, 넓은 범위의 Rnet 값이 필요한 것이 일반적이다. 이는 동일한 Rnet이 전체 실험에서 사용되는 한, 그 자체로는 문제가 되지 않는다. 불행히도, |Imax / Imin| > 100 (10의 2 제곱)의 비율의 전류 스윕과 관련된 테스트에서, 넓은 범위의 값에 적응하는 것이 비현실적이다. 전압원(VS)이 사용되는 경우에, 스위칭 과도전류(transient)가 적절히 억제되는 한, 서로 다른 Rnet 저항기들의 인/아웃 스위칭이 가능하다. 전류원(CS)은, 다른 한편으로, 피드백 루프를 완료하기 위해 Rnet 양단에서의 전압 강하에 의존하며, 이는 인-라인 스위칭이 기본적으로 문제가 된다는 것을 의미한다.
일 태양에 따르면, 전류원에는 두 개의 저항기 뱅크(bank)가 제공되고, 디지털 전위차계(potentiometers)는 최종 출력 전류에 각각의 저항기 뱅크가 끼치는 영향을 제어하는 데 사용된다. 나아가, 특정한 저항기 뱅크가 최종 출력 전류에 영향을 미치지 않도록 디지털 전위차계가 특정한 설정에 있을 때(즉, 저항기 뱅크가 "비활성"일 때), 그 저항기의 뱅크의 저항은 출력 전류에 영향을 미치지 않고 스위칭 될 수 있으며, 따라서 전류 스윕 동작(current sweep operation) 중에 출력 전류 면에서 불연속을 최소화 또는 제거할 수 있다. 따라서, 예를 들어, 저항기 뱅크가 자신의 임계치를 만족하고 비활성 상태가 되는 경우에, 비활성 저항기 뱅크의 저항이 스위칭 되고, 이어서 디지털 전위차계 설정은 새로운 저항으로, 그 저항기 뱅크를 자연스럽게 재활성화하는 것을 용이하게 하기 위해 변경될 수 있다.
도 1은 통상적인 전류원을 나타낸다.
도 2는 예시적인 실시예에 따른 전류원을 도시한다.
본 발명의 발명자는 이하에 설명된 것과 같은 방법 및/또는 전류를 사용하여, 서로 다른 Rnet 저항기의 인-라인 스위칭이 필요에 따라, 측정 정확성에 대해 실재적인 타협 없이 또는 최소한의 타협만으로, 그리고 명백한 글리치 또는 노이즈 과도전류 없이 또는 최소한으로, 이루어질 수 있다는 것을 깨달았다.
도 2는 "MCS(Modified Current Source: 수정 전류원)"이라 불리는, 예시적인 실시예를 개략적으로 도시한다. 도 2의 전류원은 도 1의 전류원과 유사하나, 몇몇 현저한 차이점이 있다. 예를 들어, 두 개의 Rnet 저항기(도 2에서 Ra 및 Tb로 표시됨)가 단일한 Rnet 저항기를 대신하여 제공되며, 여기서 도 2 예의 각각의 Rnet 저항기는 관련된 차동 증폭기(각각은 차동 앰프 A 및 차동 앰프 B)를 가진다. 디지털 전위차계(DPa)라 불리는, 컴포넌트가 차동 앰프 A 및 차동 앰프 B의 출력 사이에 연결되며, 이의 "이동형" 단자는 오피앰프(204)의 반전 입력에 연결된다. 한 쌍의 DAC(DACa 및 DACb)는 도 1의 단일 DAC(102) 대신에 제공된다. 제 2 디지털 전위차계(DPb)가 두 개의 DAC(DACa 및 DACb)의 출력 사이에 연결되며, 이의 이동형 단자는 오피앰프(204)의 비-반전 입력에 연결된다.
디지털 전위차계(DPa 및 DPb)는 예를 들면, 이들의 두 개의 "정적 단자"들 사이에 고정형 정밀 저항((10 kW 또는 100 kW 이 일반적인 값임)을 가지는 전자 칩을 포함한다. "이동형" 단자의 위치는 전자적으로(디지털) 적합한 위치로 단계화될 수 있어(100 단계의 범위가 일반적임), 제로 및 1 사이에서 "X" 가 변한다(즉, 0.00, 0.01, 0.02,...,0.99, 1.00).
이제, 도 2의 회로의 예시적인 동작 시나리오에 대해 논의한다. 구체적으로, 오피앰프(204, Vf)의 반전 입력에서의 전압과 입력 전압(Vin)이 다음과 같이 특성화될 수 있다:
(3) Vf = IdutRa (1-X)+ IdutRbX
(4) Vin = Va (1-X) + VbX
(3) 및 (4)를 이용하여 Vf 및 Vin(Voff 는 무시됨) 사이에 등가식을 적용하면, Idut에 대한 표현이 쉽게 얻어진다:
(5)
Figure pct00002
Ra 및 Rb가 스위칭 될 때(즉, 서로 다른 값으로 변경됨)에도, Idut가 어떻게 동일하게 유지될 수 있는지를 보여주기 위해, 다음의 정보가 제공된다:
(i) Ra 및 Rb 사이의 비율은 C 또는 이의 상호의존 값인 I/C 이며, 여기서, C는 임의의 상수이다(즉, Ra = CRb or Ra = (1/C)Rb).
(ii) 유사하게, Va=CVb 또는 Va = (1/C)Vb.
(i) 및 (ii)를 조합하면, 다음의 표현이 얻어진다:
Figure pct00003
또는 1/C
Ra = CRb에 대하여 (6)을 (5)에 대입하면, 다음과 같다.
Figure pct00004
따라서, 0.00 및 1.00 사이의 X에 대한 임의의 값에 대하여, Idut는 X가 아니라 Va/Ra에만 의존한다. 이러한 결과는 Ra = (1/C)Rb일 때에 유사하다. 왜냐하면, (7)의 분자 및 분모 모두에서 1/C의 항은 C가 되고, Va 및 Ra의 프리-팩터가 소거되기 때문이다. C의 값은 예를 들면, 10으로 설정되어 복잡한 수의 전류 디케이드(실제로 1 또는 2 정도임)에 대해 동일한 값의 Ra(Rb)를 사용할 수 있다.
이제, 도 2의 회로가 동작할 수 있는 방식의 예에 대해서 논의한다. (7)의 이점을 이용하여, 다음의 조건을 만족할 때, X의 값은 0으로 설정될 수 있다:(i) Ra = 10Rb; (ii) Ra 양단에서의 전압 강하(IdutRa)가 Vmax보다 작음(Vmax는 1.0 내지 2.0 볼트 범위의 파라미터임). 유사하게, X는:(i) Rb = 10Ra; (ii) Rb (IdutRb) 양단의 전압 강하가 Vmax 이하일 때, 1로 설정될 수 있다. 이러한 상황에서, 전체 Rnet(즉, IdutRa + IdutRb) 양단의 최종 전압 강하는 1.1 Vmax를 초과하지 않을 것이다. 실제로, 저항기인 Ra 및 Rb 중 하나가 스위칭 되도록 하는 실시간 코드가 예상되는 전류의 다음 레벨을 고려하도록 구성될 수 있으며, 동시에 관련 전압 강하가 Vmax 보다 다소 작을 때, Ra 또는 Rb를 변화시켜, Ra 또는 Rb가 변하기 전에 최종 저압 강하가 매우 커지는 것을 방지한다. 전류 및 Rnet 양단의 최종 전압 강하가 단일 단계에서 드라마틱하게 "점프"할 수 있기 때문에, 이러한 상황은 대수적 전류 스윕에 대해 공통적이다. 일 예에서, Ra 및 Rb의 "스위칭 아웃"은 Ra 및 Rb 내의 서로 다른 값 저항기(value resistor)들의 뱅크를 사용하여 얻어질 수 있다. 이러한 저항기들은 각각, 작은 값으로 큰 값이 스위칭되거나 그 역이 되도록, 릴레이(스위치)를 통해 선택될 수 있다.
주요한 전압 강하(즉, IdutRa 또는 IdutRb)가 Vmax를 초과하면(또는 다음 전류 레벨에서 Vmax를 초과할 것으로 예상되면), X의 값이 0에서 1로 (Ra=10Rb인 경우에) 또는 1.0에서 0으로( Rb = 10Ra인 경우에) 점진적으로 변경된다. 점진적인 변화는 갑작스러운 중단을 방지하는 것을 도우며, 이는 피드백 루프가 전압의 변화를 보상하지는 않는다. 예를 들어, Ra = 10Rb이고, IdutRa가 Vmax에 도달하면, X는 0에서 1로 변경되어야 한다. X는 DPa 및 DPb 에서, 이들이 모두 동일한 신호로 클록을 공급받기 때문에, 실질적으로 동시에 0으로부터 0.01로 점진적으로 변경된다. 다음으로, X = 0.01 에서 X = 0.02 로 유사한 단계가 이어지고, X가 DPa 및 DPb 둘 중 하나에 도달할 때까지 계속된다. 이론적으로, 이러한 증가 단계는 작은 전류 글리치(예, Idut의 1% 미만)를 삽입할 수 있다. 그러나 이러한 작은 변화조차 피드백 루프의 내부 시간 지연에 기인하여 억제되기 쉽다.
X의 새로운 값이 설정되면, 더 큰 Rnet(범위에 따라, Ra 또는 Rb)가 스위칭 아웃되고, 새로운 저항기(그 저항의 1/100)가 대신 스위칭된다. 예를 들어, Ra 이 1.0 MW 이고 Rb이 100 kW 이면, Idut * Rnet가 Vmax 미만인 한, X는 0이다. Rnet이 변하도록, Idut * Ra 가 Vmax보다 크거나 Vmax에 충분히 근접한 값에 도달하면, 전술한 것과 같이 X는 0에서 1로 변경된다. 다음으로, Ra는 1.0 MW 에서 10 kW으로 변하고, 따라서 새로운 Rnet이 Rb = 100 kW 및 Ra = 10 kW으로 만들어진다. 마지막으로, Va는 0.01 * Vmax 로 변경되고(예, Vmax 는 2.0 V이 되고, 이어서 Va 는 20 mV로 변경됨), 따라서 Vb 및 Va 사이의 적절한 비가 설정된다. Ra 양단의 "새로운" 전압 강하는 이의 "이전" 값의 0.01임에 주의한다. 또한, 현재, Tb는 보다 큰 Rnet이고, 따라서 Idut * Rnet 는 그 값의 0.1이며, 이는 Ra = 1.0 MW 에서 Ra = 10 kW으로의 변화가 시작되게 하며, 전류 스윕이 계속된다. 전류가 Rb가 변경될 레벨에 도달하면, 유사한 일련의 동작이 뒤따르고, 전류 스윕(sweep)이 완료될 때까지 또는 스윕 방향이 반대가 될 때까지(즉 Idut 증가에서 Idut 감소로) 계속된다.
스윕이 "네거티브"(즉, Idut 감소)이면, 보다 큰 Rnet 양단의 전압 강하가 단지 0.1V max 미만일 때, 스위칭 포인트가 발생한다. 이러한 포인트에서, 보다 작은 Rnet(즉, X=0에 대한 Rb 또는 X=1에 대한 Ra)이 새로운 저항기(그 값의 100배임)에 의해 "대체"될 것이다. 예를 들어, Ra = 1.0 MΩ 및 Rb = 100 kΩ인 예를 고려하나, 이번에는 네거티브 전류 스윕(In < In-1)에 대한 것이다. Ra = 10Rb이기 때문에, Idut * Ra > 0.1Vmax인 한 X = 0 이다. Idut * Ra 이 더 강하되면, X는 0으로 유지되나, Rbsms 100 kΩ에서 10MΩ으로 변경된다(100의 인수). 이후에만, X가 0에서 1로 점진적으로 변하고, 전류 스윕을 증가시키는 경우에 대해 전술한 것과 동일한 절차가 뒤따른다. 이 지점에서, Rb 양단의 전압 강하는 Vmax보다 작고, 전류는 감소하는 스윕 등을 지속한다.
Ra 또는 Rb가 변하지 않는 한, X의 값은 고정된 채로 유지된다. 따라서, 이제 설명될 것과 같이, MCS의 감도(sensitivity)는 (6)의 변형식으로 강화될 수 있다. 예를 들어, X=0.00 대신에 작은 값(X = δ<<1)으로 X를 설정함으로써, 그리고 X=1 대신에 (1-δ)로 설정함으로써, 두 개의 DAC가 상당히 전류 분해능(resolution)을 증가시킨다. 이러한 경우에, 하나의 저항기 네트워크는 전류원의 출력에 실질적으로 기여하나, 다른 저항기 네트워크는 전류원의 출력에 실질적으로 훨씬 적게 기여한다. 따라서, 예를 들어, "실질적으로(substantially)"의 제한은 X가 .10이고, 1-X가 0.90(또는 반대)인 경우이며, "실질적으로 훨씬 적게(much less than substantially)"란 제한은 X가 0.01이고, 1-X 가 0.99 (또는 반대)인 경우를 의미한다. 이제 100 단계를 가진 전형적인 디지털 전위차계의 예를 설명하며, 여기서, X의 값은 0.01로 설정된다. 이 경우에, 위에 정한 제한을 이용하면, Va는 실질적으로 기여하고 Vb는 실질적으로 훨씬 적게 기여한다.이 예에서, Vin의 최종 입력 전압은 X = 0.01에 대하여 0.99Va + 0.01Vb (X= 0.00인 때 Va를 대신하여) 이고, X = 0.99에 대해 0.01Va + 0.99Vb (X = 1.00에 관해 Vb를 대신하여)이다. 100LSB(Least Significant Bit) 까지 LSB의 증가시, Vb를 Va/10 정도로 조절함으로써, Vin의 분해능이 100의 인수만큼 증가한다.하나의 LSB 만큼 Vb를 변경하면 0.01 LSB만큼 Vin이 변한다. 100LSB 만큼 Vb가 변경되면, 1 LSB 만큼 Vin가 변한다. X=0.99일 때, Va는 마찬가지로 Vb/10 정도로 변한다.
전술한 기술은 DAC가 안정적인 경우에 적용가능하다. 다른 한편, DAC 출력이
±LSB(정확히 스펙 내임) 내에서 "흔들리면(wiggles)", 이 기술은 전혀 분해능을 향상시킬 수 없다. 그러나, DAC 기술의 상태가 안정적인 DAC를 포함하기 때문에, 제안된 기술은 실제로 효과적이다
일반적으로, Idut의 작은 변화가 총 미분에 의해 근사된 것과 같이 표현될 수 있다.
Figure pct00005
더 흥미로운 것은, Idut에 대한 상대적인 변경이 다음과 같다는 것이다.
Figure pct00006
Idut(식 (5))를 Va, Vb 및 X에 대해 비분하고, X는 다음과 같이 주어진다.
Figure pct00007
(10a), (10b), (10c), 및 (6) 을 (9)로 치환하고, 필요에 따라 재 배열하면, Idut에서의 상대적인 변경에 대한 최종 식이 다음과 같이 얻어진다.
Figure pct00008
VaRb = VbRa인 한, X의 증가분은 Idut에 어떠한 영향도 미치지 않는다는 것을 알 수 있다. 이는 (6)에 표현된 경로이며, 더 간단하고 덜 형식적인 접근법을 이용하여 획득되었다. 이에 근거하여, "이상적인" 경우(즉, 정상 상태 중에, VaRb = VbRa, 이고 X = 0 또는 1.00)에 대해 전술한, Rnet를 변경하기 위한 절차가, 처음 단계에 의해 변경될 수 있다.(여기서, "저전압"( X = 0.01일때 Vb ; X = 0.99일 때 Va )은 "이상적"인 레벨(즉, "고전압"의 1/C)로 조정된다.
Idut에 대한 이러한 단계의 충격을 계량하기 위해, Ra=1Rb인 경우를 고려할 수 있다. 이러한 새로운 단계에 취해지는 동안 X 또는 Va가 변경되지 않기 때문에, Idut에서의 유일한 변화는 Vb를 이의 이상적인 값으로 복귀시키는 것(즉, 100LSB만큼 줄임(또는 감소시킴))에 의해 일어난다. DAC의 범위는 0 내지 ±Vmax이면(Vmax는 최대 출력 전압), 1 LSB는 2Vmax/2n-Vmax/2n-1에 대응하고, n은 비트의 수이다(예, 12-bit DAC에 대해 12이고, 16-bit DAC에 대해 16 등). Vb (100 LSB)의 최대 변경값은 따라서, 100Vmax/2n-1이다. 이제, Vmin이 실제로 Vmax/20인 것으로 가정하면(Va(max)가 전체 DAC 범위의 효과적인 사용을 위해 Vmax에 상대적으로 근접하여야 함), 식(11)이 다음의 형식을 취한다.
Figure pct00009
12-bit DAC에 관하여, 비(ratio)가 약 1%이나, 16-bit DAC에 관하여, 이는 0.1% 미만이다. 분명히, "이상적인" 케이스에 대해 전술한 것과 같이, 이는 완만한 전환이 이어지는, 무시할 수 있는 미조정 값(tweak)이다.
일반적으로, 각각의 저항기 뱅크가 최종 출력 전류에 끼치는 영향력을 제어하는 데 디지털 전위차계가 사용된다는 것을 알 수 있다. 나아가, 디지털 전위차계는 특정한 저항기 뱅크가 최종 출력 전류(즉, 저항기 뱅크가 "비활성")에 영향을 미치지 않을 때, 저항기 뱅크의 저항값이 출력 전류에 영향을 주지 않고 스위칭될 수 있으며, 따라서 전류 스윕 동작 중에 출력 전류의 불연속성을 최소화 또는 소거할 수 있다. 따라서 예를 들면, 저항기 뱅크가 자신의 임계값을 만족하고 비활성 상태가 되면, 비활성 저항기 뱅크의 저항값이 스위칭될 수 있고, 이어서 디지털 전위차계 설정이 변경되어 새로운 저항값을 가지는, 그 저항기 뱅크를, 부드럽게 재활성화하는 것을 용이하게 한다(그러나, 저항기 뱅크가 자신의 임계값에 도달하고 그 저항기 뱅크에 대한 새로운 저항값이 스위칭 됨에 따라 전류 스윕에 작은 휴지(pause)가 존재할 수 있다). 이러한 스위칭의 예가 아래의 표에 설명되며, 이는 스위칭이 이루어짐에 따른 회로 파라미터의 예를 나타낸다.
Figure pct00010
따라서, 일 실시예에서, 통상적인 전류원(CS)의 고유의 제한사항을 해결하는 방법 및 회로를 설명하며, 변경된 전류원(MCS)의 일부 특성이 포함될 수 있다.
(i) 두 개의 직렬 연결된 Rnet 저항기(Ra 및 Rb, 저항기 뱅크의 선택된 저항기임, 각각의 뱅크는 전류원에 대한 바람직한 전류에 대해 적합한 수 개의 저항기를 포함), 이들의 개별적인 저항기의 비율은 0.1 또는 10이다)
(ii) 두 개의 이상적인 DAC(이들의 출력 전압의 비율은, 위의 (i)에 설정된 저항 비에 따라, 0.1 또는 10로 설정됨)
(iii) 두 개의 전위차계(DPa 및 DPb). DPa의 고정 단자가 Ra 및 Rb의 차동 증폭기의 출력에 연결되나, DPb의 고정 단자는 DAC의 출력(Va 및 Vb)에 연결된다. DPa 및 DPb의 "이동형" 단자는 동작 증폭기의 반전 및 비반전 입력에 각각 연결된다.
(iv) 전술한 (i)-(iii)에 설명된 구성은 Vf의 피드백 전압이, 적절히, Idut * Ra 또는 Idut * Rb를 따르도록 한다. 또한, Rnet(즉, Ra 또는 Rb )는 다른 저항기로 대체될 수 있다(모두가 분병한 전류 글리치나 노이즈을 가지지 않음). 일반적으로, 회로는 저항기 및 저항기의 저항값에 의한 상대적인 기여분에 대해 출력 전압이 비례하도록 한다.
(v) 마지막으로, 보다 큰 Rnet 양단에서의 전압 강하의 최적 범위에서의 동작이 정확도 및 감도에 대한 타협점을 보증하지 않는다.
(vi) "이상적인" 0.00 및 1.00 값에서 X를 0.01 (Ra > Rb) 및 0.99 (Rb > Ra) 로 변경하는 것은, 100의 인수(> 6 디지트)로 전체 소스 분해능을 증가시킨다.

Claims (9)

  1. 심리스 영역 스위칭을 위해 구성된 전류원에 있어서, 상기 전류원은:
    입력 및 출력을 가지며, 저항이 동적으로 구성되는 제 1 저항기 네트워크;
    입력 및 출력을 가지며, 저항이 동적으로 구성되는 제 2 저항기 네트워크로서, 제 1 저항기 네트워크가 제 2 저항기 네트워크의 입력에 연결되고, 제 2 저항기 네트워크의 출력이 테스트 중인 디바이스로 전류를 제공하도록 연결되게 구성되는, 제 2 저항기 네트워크;
    출력, 비-반전 입력, 및 반전 입력을 가지는 제 1 차동 증폭기로서, 비반전 입력은 제 1 저항기 네트워크의 입력에 연결되고, 반전 입력은 제 1 저항기 네트워크의 출력에 연결되는, 제 1 차동 증폭기;
    출력, 비-반전 입력, 및 반전 입력을 가지는 제 2 차동 증폭기로서, 비반전 입력은 제 2 저항기 네트워크의 입력에 연결되고, 반전 입력은 제 2 저항기 네트워크의 출력에 연결되는, 제 2 차동 증폭기;
    제 1 입력, 제 2 입력 및 출력을 가지는 제 1 디지털 전위차계로서, 제 1 입력은 제 1 차동 증폭기의 출력에 연결되고, 제 2 입력은 제 2 차동 증폭기의 출력에 연결되며, 제 1 디지털 전위차계는, 제 1 선택비로, 제 1 디지털 전위차계의 제 1 입력에서의 신호 및 제 1 디지털 전위차계의 제 2 입력에서의 신호의 조합을 포함하는 출력에서의 신호를 제공하도록 구성되는, 제 1 디지털 전위차계;
    비반전 입력, 반전 입력 및 출력을 가지는 동작 증폭기로서, 출력은 제 1 저항기 네트워크의 입력으로 연결되고, 반전 입력은 제 1 디지털 전위차계의 출력에 연결되는, 동작 증폭기; 그리고
    제 1 입력, 제 2 입력 및 출력을 가지는 제 2 디지털 전위차계로서, 제 2 디지털 전위차계는, 제 2 선택비로, 제 2 디지털 전위차계의 제 1 입력에서의 신호 및 제 2 디지털 전위차계의 제 2 입력에서의 신호의 조합을 포함하는 출력에서의 신호를 제공하도록 구성되며, 제 2 디지털 전위차계의 출력은 동작 증폭기의 비반전 입력에 연결되는, 제 2 디지털 전위차계
    를 포함하는 것을 특징으로 하는 전류원.
  2. 제 1 항에 있어서,
    전류원은 제 2 디지털 전위차계의 제 1 입력에 연결된 출력을 가지는, 제 1 디지털-아날로그 변환기; 및
    제 2 디지털 전위차계의 제 2 입력에 연결된 출력을 가지는, 제 2 디지털-아날로그 변환기
    를 더 포함하는 전류원.
  3. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    전류원은 제 1 선택비 및 제 2 선택비가 실질적으로 동일하게 제한되도록 구성되는 것을 특징으로 하는 전류원.
  4. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    전류원은 제 1 선택비가 X 내지 1-X로 선택되도록 구성되고, X는 1.0과 같거나 작은 음이 아닌 실수인 것을 특징으로 하는 전류원.
  5. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    제 2 선택비는 X 내지 1-X로 선택되도록 구성되고, X는 1.0과 같거나 작은 음이 아닌 실수인 것을 특징으로 하는 전류원.
  6. 제 1 항 또는 제 2 항 중 어느 한 항에 있어서,
    제 1 선택비 및 제 2 선택비가 실질적으로 동일하게 제한되도록 전류원이 구성되고,
    제 1 및 제 2 선택비는 X 내지 1-X로 되도록 전류원이 구성되며, 여기서 X는 1.0과 같거나 작은 음이 아닌 실수인 것을 특징으로 하는 전류원.
  7. 제 6 항에 있어서,
    전류원은 X에 대한 두 개의 특정한 값(즉, X=0 및 X=1)에 대하여, 제 1 및 제 2 저항기 뱅크 중 하나만이 테스트 중인 디바이스로 제공될 전류에 기여하도록 구성되는 것을 특징으로 하는 전류원.
  8. 전류원을 동작시키는 방법에 있어서, 상기 방법은:
    a) 전류원의 제 1 저항기 네트워크 및 제 2 저항기 네트워크 양자가 전류원의 출력으로 전류를 제공하는 데 기여하도록 전류원을 구성하는 단계;
    b) 전류원의 출력에서 제공된 전류가 변경되도록 전류원으로의 전류 제어 입력을 조절하는 단계;
    c) 제 1 저항기 네트워크가 전류원의 출력으로 전류를 제공하는 것에 기여하지 않도록 , 전류원으로의 저항기 네트워크 제어 입력을 조절하고, 제 2 저항기 네트워크는 전류원으로 전류를 제공하는 것에 기여하지 않으면서, 제 1 저항기 네트워크의 저항을 변경하는 단계;
    d) 제1 저항기 네트워크가 다시 전류원의 출력으로 전류를 제공하는데 기여하지 않도록 전류원으로의 저항기 네트워크 제어 입력을 조절하는 단계;
    e) 단계 b)를 반복하는 단계;
    f) 제 2 저항기 네트워크가 전류원의 출력으로 전류를 제공하는 데 기여하지 않을 때까지 저항기 네트워크 제어 입력을 조절하고, 제 2 저항기 네트워크는 전류원의 출력으로 전류는 제공하는데 기여하지 않으면서, 제 2 저항기 네트워크의 저항을 변경하는 단계;
    g) 전류원의 출력으로 제공되는 전류 값의 범위를 획득하기 위해, 단계 b) 내지 f)를 반복하는 단계
    를 포함하는 것을 특징으로 하는 전류원 동작 방법.
  9. 전류원을 동작시키는 방법에 있어서, 상기 방법은:
    a) 전류원의 제 1 저항기 네트워크 및 제 2 저항기 네트워크 양자가 전류원의 출력으로 전류를 제공하는 데 기여하도록 전류원을 구성하는 단계로서, 제 1 저항기 네트워크는 전류원의 출력으로 전류를 제공하는데 기여하고, 제 2 저항기 네트워크는 전류원의 출력으로 전류를 제공하는 데 제 1 저항기 네트워크보다 적게 기여하는, 전류원 구성 단계;
    b) 전류원의 출력에서 제공된 전류가 변경되도록 전류원으로의 전류 제어 입력을 조절하는 단계;
    c) 제 2 저항기 네트워크가 전류원의 출력으로 전류를 제공하는 것에 기여하도록, 그리고 제 1 저항기 네트워크가 전류원의 출력으로 전류를 제공하는 것에 제 2 제항기 네트워크보다 적게 기여하도록, 그리고 전류원으로의 저항기 네트워크 제어 입력을 조절하고, 그리고 제 1 저항기 네트워크의 저항을 변경하는 단계;
    d) 단계 b)를 반복하는 단계;
    e) 제 1 저항기 네트워크가 전류원의 출력으로 전류를 제공하는 데 기여할 때까지 저항기 네트워크 제어 입력을 조절하는 단계로서, 제 2 저항기 네트워크는 전류원의 출력으로 전류를 제공하는데, 제 1 저항기 네트워크보다 적게 기여하는, 조절하는 조절 단계 및 제 2 저항기 네트워크의 저항을 변경하는 단계;
    f) 전류원의 출력으로 제공되는 전류 값의 범위를 획득하기 위해, 단계 b) 내지 e)를 반복하는 단계
    를 포함하는 것을 특징으로 하는 전류원 동작 방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0907889B1 (en) 1996-04-25 2007-07-04 BioArray Solutions Ltd. Light-controlled electrokinetic assembly of particles near surfaces
US9709559B2 (en) 2000-06-21 2017-07-18 Bioarray Solutions, Ltd. Multianalyte molecular analysis using application-specific random particle arrays
US7262063B2 (en) 2001-06-21 2007-08-28 Bio Array Solutions, Ltd. Directed assembly of functional heterostructures
WO2003034029A2 (en) 2001-10-15 2003-04-24 Bioarray Solutions, Ltd. Multiplexed analysis of polymorphic loci by concurrent interrogation and enzyme-mediated detection
WO2004047007A1 (en) 2002-11-15 2004-06-03 Bioarray Solutions, Ltd. Analysis, secure access to, and transmission of array images
NZ546072A (en) 2003-09-22 2009-08-28 Bioarray Solutions Ltd Surface immobilized polyelectrolyte with multiple functional groups capable of covalently bonding to biomolecules
AU2004286252A1 (en) 2003-10-28 2005-05-12 Bioarray Solutions Ltd. Optimization of gene expression analysis using immobilized capture probes
US7848889B2 (en) 2004-08-02 2010-12-07 Bioarray Solutions, Ltd. Automated analysis of multiplexed probe-target interaction patterns: pattern matching and allele identification
JP5438803B2 (ja) * 2012-06-28 2014-03-12 株式会社アドバンテスト 電源装置およびそれを用いた試験装置
US8760180B1 (en) * 2013-07-29 2014-06-24 Analog Test Engines Systems and methods mitigating temperature dependence of circuitry in electronic devices
JP6053997B1 (ja) * 2015-11-25 2016-12-27 三菱電機株式会社 フィルタ装置
CN113238602B (zh) * 2021-05-11 2022-04-12 西南科技大学 一种不平衡惠斯通电桥装置及其测定方法
CN115480610B (zh) * 2022-11-04 2023-03-21 国仪量子(合肥)技术有限公司 脉冲信号调理电路及电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8604125D0 (en) * 1986-02-19 1986-03-26 Rowlands S L Resistance element simulator
GB2213353A (en) * 1987-12-04 1989-08-09 Philips Electronic Associated Stigmator lens current control circuit
US5153449A (en) * 1990-08-28 1992-10-06 Milwaukee Electric Tool Corporation Heatsink bus for electronic switch
JPH06249889A (ja) * 1993-02-27 1994-09-09 Yokogawa Hewlett Packard Ltd 電圧電流測定ユニットおよび電圧電流測定方法
FR2728689A1 (fr) * 1994-12-23 1996-06-28 Sgs Thomson Microelectronics Circuit d'etalonnage de resistances
US6292690B1 (en) 2000-01-12 2001-09-18 Measurement Specialities Inc. Apparatus and method for measuring bioelectric impedance
US6738401B2 (en) 2001-10-11 2004-05-18 Quantum Bridge Communications, Inc. High speed switching driver
JP2004219126A (ja) 2003-01-10 2004-08-05 Agilent Technologies Japan Ltd 電流レンジを自動的に変更する方法
US7098648B2 (en) 2004-03-16 2006-08-29 Qualitau, Inc. Automatic range finder for electric current testing
US7508228B2 (en) * 2004-12-21 2009-03-24 Teradyne, Inc. Method and system for monitoring test signals for semiconductor devices
US7411375B2 (en) * 2005-04-20 2008-08-12 Endress + Hauser Wetzer Gmbh + Co. Kg Apparatus for issuing an electrical output signal
WO2007019509A2 (en) * 2005-08-05 2007-02-15 Thunder Creative Technologies, Inc. Feedback network for high gain amplification with enhanced bandwidth and gain control

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