CN113179088A - 具有改善的线性度和开关电阻不敏感性的pwm dac - Google Patents

具有改善的线性度和开关电阻不敏感性的pwm dac Download PDF

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Abstract

本发明题为“具有改善的线性度和开关电阻不敏感性的PWM DAC”。本发明公开了一种脉宽调制（PWM）数模转换电路，其包括由第一PWM信号控制的开关102、104、114、116以及由第二PWM信号控制的开关106、108、110、112。第一运算放大器（op‑amp）包括耦接到滤波器的输出的第一输入以及耦接到该第一运算放大器的输出的第二输入。在第一时间段期间，第二运算放大器的输出经由开关102和104耦接到该滤波器的输入，并且第三运算放大器的输出经由开关114和116耦接到该第一运算放大器的输出。在第二时间段期间，第二运算放大器的输出经由开关106和108耦接到第一运算放大器的输出，并且第三运算放大器的输出经由开关110和112耦接到滤波器的输入。

Description

具有改善的线性度和开关电阻不敏感性的PWM DAC
背景技术
技术领域。本申请涉及数模转换器电路，并且更具体地涉及基于输入到数模转换器电路的脉宽调制信号而输出模拟值的数模转换器电路。
相关领域描述
校准装置可生成用于校准其他装置的极其精确的电压电平。例如，校准装置可用于校准测量输入电压电平的电压表，该电压表测量输入电压电平并输出与输入电压电平相对应的测量电压值。更具体地，校准装置生成并输出具有预定电压电平的信号，该信号被输入到电压表。如果电压表输出不同于预定电压电平的测量电压值，则可调节电压表，使得测量电压值等于预定电压电平。
为了生成从校准装置输出的精确电压电平，校准装置可包括基于脉宽调制（PWM）生成信号的电路，该信号被输入到PWM数模转换器（DAC）。PWM DAC的输出可例如在从校准装置输出之前被输入到放大器。因此，期望PWM DAC能够输出相对较大范围的电压电平。另外，期望PWM DAC能够输出与输入到PWM DAC的PWM输入信号的占空比线性相关的电压电平。
发明内容
本申请公开了一种PWM DAC电路，该电路能够输出比从常规PWM DAC电路输出的电压电平范围更大的电压电平范围。另外，与常规PWM DAC电路相比，根据本公开的PWM DAC电路具有改善的线性度。
脉宽调制（PWM）数模转换（DAC）电路可概括为包括：第一运算放大器，该第一运算放大器包括第一输入端子、第二输入端子和输出端子，其中该输出端子处的电压电平基于该第二输入端子处的电压电平，并且其中该第一输入端子电耦接到第一参考电压；第二运算放大器，该第二运算放大器包括第一输入端子、第二输入端子和输出端子，其中该输出端子处的电压电平基于该第二输入端子处的电压电平，并且其中该第一输入端子电耦接到第二参考电压；第三运算放大器，该第三运算放大器包括第一输入端子、第二输入端子和输出端子，其中该输出端子处的电压电平基于该第一输入端子处的电压电平和该第二输入端子处的电压电平，其中该输出端子电耦接到该第二输入端子；第一开关网络，在操作中，当该第一开关网络处于导通状态时，该第一开关网络将该第一运算放大器的该输出端子电耦接到该第三运算放大器的该第一输入端子，并且当该第一开关网络处于非导通状态时，该第一开关网络使该第一运算放大器的该输出端子与该第三运算放大器的该第一输入端子解耦，其中第一输入信号被提供给该第一开关网络，并且该第一开关网络基于该第一输入信号在该导通状态和该非导通状态之间切换；第二开关网络，在操作中，当该第二开关网络处于导通状态时，该第二开关网络将该第一运算放大器的该输出端子电耦接到该第三运算放大器的该输出端子，并且当该第二开关网络处于非导通状态时，该第二开关网络使该第一运算放大器的该输出端子与该第三运算放大器的该输出端子解耦，其中第二输入信号被提供给该第二开关网络，并且该第二开关网络基于该第二输入信号在该导通状态和该非导通状态之间切换；第三开关网络，在操作中，当该第三开关网络处于导通状态时，该第三开关网络将该第二运算放大器的该输出端子电耦接到该第三运算放大器的该第一输入端子，并且当该第三开关网络处于非导通状态时，该第三开关网络使该第二运算放大器的该输出端子与该第三运算放大器的该第一输入端子解耦，其中该第二输入信号被提供给该第三开关网络，并且该第三开关网络基于该第二输入信号在该导通状态和该非导通状态之间切换；和第四开关网络，在操作中，当该第四开关网络处于导通状态时，该第四开关网络将该第二运算放大器的该输出端子电耦接到该第三运算放大器的该输出端子，并且当该第四开关网络处于非导通状态时，该第四开关网络使该第二运算放大器的该输出端子与该第三运算放大器的该输出端子解耦，其中该第一输入信号被提供给该第四开关网络，并且该第四开关网络基于该第一输入信号在该导通状态和该非导通状态之间切换。
PWM DAC电路还可包括电耦接到该第三运算放大器的该第一输入端子的滤波器电路，在操作中，当该第一开关网络处于该导通状态时，该第一开关网络可以将该第一运算放大器的该输出端子电耦接到该滤波器电路的输入，并且当该第一开关网络处于该非导通状态时，该第一开关网络使该第一运算放大器的该输出端子与该滤波器电路的该输入解耦，并且在操作中，当该第三开关网络处于该导通状态时，该第三开关网络可以将该第二运算放大器的该输出端子电耦接到该滤波器电路的该输入，并且当该第三开关网络处于该非导通状态时，该第三开关网络使该第二运算放大器的该输出端子与该滤波器电路的该输入解耦。该滤波器电路可以包括：第一电阻器，该第一电阻器包括电耦接到该滤波器电路的该输入的第一端子以及电耦接到该第三运算放大器的该第一输入端子的第二端子；和电容器，该电容器包括电耦接到该电阻器的该第二端子并且电耦接到该第三运算放大器的该第一输入端子的第一端子以及电耦接到接地端子的第二端子。
当该第二开关网络和该第三开关网络处于该非导通状态时，该第一开关网络和该第四开关网络可以处于该导通状态，并且当该第二开关网络和该第三开关网络处于该导通状态时，该第一开关网络和该第四开关网络可以处于该非导通状态。
该第一输入信号和该第二输入信号可以是脉冲波调制信号，该第一输入信号可以在第一时间段期间具有第一电压电平，并且在第二时间段期间具有第二电压电平，该第一电压电平可大于该第二电压电平，该第一时间段可不同于该第二时间段，并且该第二输入信号可在该第二时间段期间具有该第一电压电平，并且在该第一时间段期间具有该第二电压电平。
一种脉宽调制（PWM）数模转换（DAC）电路可概括为包括：滤波器电路；第一运算放大器，该第一运算放大器包括第一输入端子、第二输入端子和输出端子，其中该输出端子处的电压电平基于该第一输入端子处的电压电平和该第二输入端子处的电压电平，并且其中该第一输入端子电耦接到该滤波器电路的输出，并且该输出端子电耦接到该第二输入端子；第一开关，该第一开关包括控制端子、第一端子和第二端子，其中该第一开关基于该控制端子处的电压电平来电控制该第一端子是否电耦接到该第二端子，并且其中该控制端子电耦接到第一输入信号，并且该第二端子电耦接到该滤波器电路的输入；第二开关，该第二开关包括控制端子、第一端子和第二端子，其中该第二开关基于该控制端子处的电压电平来电控制该第一端子是否电耦接到该第二端子，并且其中该控制端子电耦接到该第一输入信号，并且该第二端子电耦接到该滤波器电路的该输入；第二运算放大器，该第二运算放大器包括第一输入端子、第二输入端子和输出端子，其中该输出端子处的电压电平基于该第二输入端子处的电压电平，并且其中该输出端子电耦接到该第一开关的该第一端子，并且该第一输入端子电耦接到第一参考电压；第三开关，该第三开关包括控制端子、第一端子和第二端子，其中该第三开关基于该控制端子处的电压电平来电控制该第一端子是否电耦接到该第二端子，并且其中该控制端子电耦接到第二输入信号，该第一端子电耦接到该第二运算放大器的该输出端子，并且该第二端子电耦接到该第二开关的该第一端子并且电耦接到该第二运算放大器的该第二输入端子；第四开关，该第四开关包括控制端子、第一端子和第二端子，其中该第四开关基于该控制端子处的电压电平来电控制该第一端子是否电耦接到该第二端子，并且其中该控制端子电耦接到该第二输入信号，该第一端子电耦接到该第三开关的该第二端子，并且该第二端子电耦接到该第一运算放大器的该输出端子；第五开关，该第五开关包括控制端子、第一端子和第二端子，其中该第五开关基于该控制端子处的电压电平来电控制该第一端子是否电耦接到该第二端子，并且其中该控制端子电耦接到该第二输入信号，并且该第二端子电耦接到该滤波器电路的该输入；第六开关，该第六开关包括控制端子、第一端子和第二端子，其中该第六开关基于该控制端子处的电压电平来电控制该第一端子是否电耦接到该第二端子，并且其中该控制端子电耦接到该第二输入信号，并且该第二端子电耦接到该滤波器电路的该输入；第三运算放大器，该第三运算放大器包括第一输入端子、第二输入端子和输出端子，其中该输出端子处的电压电平基于该第二输入端子处的电压电平，并且其中该输出端子电耦接到该第五开关的该第一端子，并且该第一输入端子电耦接到第二参考电压；第七开关，该第七开关包括控制端子、第一端子和第二端子，其中该第七开关基于该控制端子处的电压电平来电控制该第一端子是否电耦接到该第二端子，并且其中该控制端子电耦接到该第一输入信号，该第一端子电耦接到该第三运算放大器的该输出端子，并且该第二端子电耦接到该第六开关的该第一端子并且电耦接到该第三运算放大器的该第二输入端子；和第八开关，该第八开关包括控制端子、第一端子和第二端子，其中该第八开关基于该控制端子处的电压电平来电控制该第一端子是否电耦接到该第二端子，并且其中该控制端子电耦接到该第一输入信号，该第一端子电耦接到该第七开关的该第二端子，并且该第二端子电耦接到该第一运算放大器的该输出端子。
该第一运算放大器的该第一输入端子可以是非反相输入端子，该第一运算放大器的该第二输入端子可以是反相输入端子，该第二运算放大器的该第一输入端子可以是非反相输入端子，该第二运算放大器的该第二输入端子可以是反相输入端子，该第三运算放大器的该第一输入端子可以是非反相输入端子，并且该第三运算放大器的该第二输入端子是反相输入端子。
该滤波器电路可包括：第一电阻器，该第一电阻器包括电耦接到该滤波器电路的该输入的第一端子以及电耦接到该滤波器电路的该输出的第二端子；和电容器，该电容器包括电耦接到该电阻器的该第二端子并且电耦接到该滤波器电路的该输出的第一端子以及电耦接到接地端子的第二端子。
PWM DAC电路可以进一步包括：第二电阻器，该第二电阻器包括电耦接到该第四开关的该第二端子的第一端子以及电耦接到该第一运算放大器的该输出端子的第二端子；和第三电阻器，该第三电阻器包括电耦接到该第八开关的该第二端子的第一端子以及电耦接到该第一运算放大器的该输出端子的第二端子，其中该第一电阻器的电阻等于该第二电阻器的电阻并且等于该第三电阻器的电阻。
该DAC电路还可包括：第一电阻器，该第一电阻器包括电耦接到该第二运算放大器的该输出端子的第一端子以及电耦接到该第一开关的该第一端子并且电耦接到该第三开关的该第一端子的第二端子；第一电容器，该第一电容器包括电耦接到该第二运算放大器的该输出端子的第一端子以及电耦接到该第一开关的该第一端子并且电耦接到该第三开关的该第一端子的第二端子；第二电阻器，该第二电阻器包括电耦接到该第三运算放大器的该输出端子的第一端子以及电耦接到该第五开关的该第一端子并且电耦接到该第七开关的该第一端子的第二端子；第二电容器，该第二电容器包括电耦接到该第三运算放大器的该输出端子的第一端子以及电耦接到该第五开关的该第一端子并且电耦接到该第七开关的该第一端子的第二端子。
该第一输入信号和该第二输入信号可以是脉冲波调制信号。
该第一输入信号可在第一时间段期间具有第一电压电平，并且在第二时间段期间具有第二电压电平，该第一电压电平可大于该第二电压电平，该第一时间段可不同于该第二时间段，并且该第二输入信号可在该第二时间段期间具有该第一电压电平，并且在该第一时间段期间具有该第二电压电平。
该第一参考电压和该第二参考电压可具有相同的幅值和相反的极性。
一种方法可概括为包括：基于第一输入信号控制第一开关；基于该第一输入信号控制第二开关；基于第二输入信号控制第三开关；基于该第二输入信号控制第四开关；基于该第二输入信号控制第五开关；基于该第二输入信号控制第六开关；基于该第一输入信号控制第七开关；基于该第一输入信号控制第八开关；将第一参考电压电耦接到第一运算放大器的第一输入；将第二参考电压电耦接到第二运算放大器的第一输入；将滤波器电路的输出电耦接到第三运算放大器的第一输入；将该第三运算放大器的输出电耦接到该第三放大器的第二输入；当该第一开关处于导通状态时，经由该第一开关将该第一运算放大器的输出电耦接到该滤波器电路的输入；当该第一开关和该第二开关处于导通状态时，经由该第一开关和该第二开关将该第一运算放大器的该输出电耦接到该第一运算放大器的第二输入；当该第七开关处于导通状态时，经由该第七开关将该第二运算放大器的输出电耦接到该第二运算放大器的第二输入；当该第七开关和该第八开关处于导通状态时，经由该第七开关和该第八开关将该第二运算放大器的该输出电耦接到该第三运算放大器的该输出；当该第三开关处于导通状态时，经由该第三开关将该第一运算放大器的该输出电耦接到该第一运算放大器的该第二输入；当该第三开关和该第四开关处于导通状态时，经由该第三开关和该第四开关将该第一运算放大器的该输出电耦接到该第三运算放大器的该输出；当该第五开关处于导通状态时，经由该第五开关将该第二运算放大器的该输出电耦接到该滤波器电路的该输入；以及当该第五开关和该第六开关处于导通状态时，经由该第五开关和该第六开关将该第二运算放大器的该输出电耦接到该第二运算放大器的该第二输入。
可在第一时间段期间执行经由该第一开关将该第一运算放大器的该输出电耦接到该滤波器电路的该输入，可在该第一时间段期间执行经由该第一开关和该第二开关将该第一运算放大器的该输出电耦接到该第一运算放大器的该第二输入，可在该第一时间段期间执行经由该第七开关将该第二运算放大器的该输出电耦接到该第二运算放大器的该第二输入，可在该第一时间段期间执行经由该第七开关和该第八开关将该第二运算放大器的该输出电耦接到该第三运算放大器的该输出，可在第二时间段期间执行经由该第三开关将该第一运算放大器的该输出电耦接到该第一运算放大器的该第二输入，该第二时间段不同于该第一时间段；可在该第二时间段期间执行经由该第三开关和该第四开关将该第一运算放大器的该输出电耦接到该第三运算放大器的该输出；可在该第二时间段期间执行经由该第五开关和该第六开关将该第二运算放大器的该输出电耦接到该第二运算放大器的该第二输入，并且可在该第二时间段期间执行经由该第七开关将该第二运算放大器的该输出电耦接到该滤波器电路的该输入。
该第一输入信号和该第二输入信号可以是脉宽调制信号。
该第一输入信号可在该第一时间段期间具有第一电压电平，并且在该第二时间段期间具有第二电压电平，该第一电压电平可大于该第二电压电平，并且该第二输入信号可在该第二时间段期间具有该第一电压电平，并且在该第一时间段期间具有该第二电压电平。
该滤波器电路可包括第一电阻器和电容器，经由该第三开关和该第四开关将该第一运算放大器的该输出电耦接到该第三运算放大器的该输出可包括经由该第三开关、该第四开关和第二电阻器将该第一运算放大器的该输出电耦接到该第三运算放大器的该输出，经由该第七开关和该第八开关将该第二运算放大器的该输出电耦接到该第三运算放大器的该输出可包括经由该第七开关、该第八开关和第三电阻器将该第二运算放大器的该输出电耦接到该第三运算放大器的该输出，并且该第一电阻器的电阻可以等于该第二电阻器的电阻并且可以等于该第三电阻器的电阻。
经由该第一开关将该第一运算放大器的该输出电耦接到该滤波器电路的该输入可包括：将该第一运算放大器的该输出电耦接到第一电阻器的第一端子；将该第一运算放大器的该输出电耦接到第一电容器的第一端子；将该第一电阻器的第二端子电耦接到该第一开关；将该第一电容器的第二端子电耦接到该第一开关，并且经由该第五开关将该第二运算放大器的该输出电耦接到该滤波器电路的该输入可包括：将该第二运算放大器的该输出电耦接到第二电阻器的第一端子；将该第二运算放大器的该输出电耦接到第二电容器的第一端子；将该第二电阻器的第二端子电耦接到该第五开关；以及将该第二电容器的第二端子电耦接到该第五开关。
该正参考电压和该负参考电压可具有相同的幅值和相反的极性。
附图说明
图1是根据本公开的一个或多个实施方案的PWM DAC电路的图；
图2A和图2B是根据本公开的一个或多个实施方案的可输入到图1所示的PWM DAC电路的PWM输入信号的时序图的示例；
图3A和图3B示出了根据本公开的一个或多个实施方案的方法的流程图；
图4示出了根据本公开的一个或多个实施方案的方法的流程图；并且
图5示出了根据本公开的一个或多个实施方案的方法的流程图。
具体实施方式
图1是根据本公开的一个或多个实施方案的脉宽调制（PWM）数模转换器（DAC）电路100的图。PWM DAC电路100包括八个模拟开关102、104、106、108、110、112、114和116。模拟开关102至116中的每个模拟开关包括第一端子、第二端子和控制端子。模拟开关102至116中的每个模拟开关基于控制端子处的电压电平来电控制第一端子是否电耦接到第二端子。
在一个或多个实施方案中，模拟开关102至116中的每个模拟开关通常是“断开”的。当供应给开关的控制端子的信号的电压电平小于或等于预定值（例如，零伏）时，开关闭合或接“通”（即，导通状态），并且开关的第一端子电耦接到开关的第二端子。当供应给开关的控制端子的信号的电压电平高于预定值时，开关断开或关“断”（即，非导通状态），并且开关的第一端子与开关的第二端子电解耦。在一个或多个实施方案中，模拟开关102至116中的每个模拟开关包括提供开关功能的两个场效应晶体管（FET）。
除了包括输出端子126之外，PWM DAC电路100还包括四个输入端子118、120、122和124。第一PWM输入信号PWM+经由输入端子118和124输入到PWM DAC电路100。例如，生成第一PWM输入信号PWM+（未示出）的电路的输出端子电耦接到导线，该导线分别电耦接到PWM DAC电路100的输入端子118和124。第二PWM输入信号PWM–经由输入端子120和122输入到PWMDAC电路100。例如，生成第二PWM输入信号PWM–的电路的输出端子（未示出）电耦接到导线，该导线分别电耦接到PWM DAC电路100的输入端子120和122。
第一PWM输入信号PWM+和第二PWM输入信号PWM–具有相同的峰间电压电平。在一个或多个实施方案中，第二PWM输入信号PWM–与第一PWM输入信号PWM+异相180度。下面参考图2A和图2B更详细地描述第一PWM输入信号PWM+和第二PWM输入信号PWM–。
PWM DAC电路100还包括运算放大器128、运算放大器130和运算放大器132。运算放大器128和运算放大器130被配置为在开关104或开关108和开关116的输出处递送精确的电压。因此，反相端子和非反相端子不应不同，并且输出端子不接近+V。运算放大器128和运算放大器130中的每个运算放大器包括电耦接到参考电势的非反相输入端子、反相输入端子和输出端子，其中输出端子处的电压电平基于非反相输入端子处的电压电平。
运算放大器132包括非反相输入端子、反相输入端子和输出端子，其中输出端子处的电压电平基于非反相输入端子处的电压电平和反相输入端子处的电压电平。运算放大器132被配置为在其线性区域中作为单位增益缓冲器操作。
在一个或多个实施方案中，运算放大器128、运算放大器130和运算放大器132中的每个运算放大器是具有非常低偏移的斩波稳定运算放大器。
运算放大器128和运算放大器130经由开关102至116电耦接到滤波器电路134。在所描绘的实施方案中，滤波器电路134包括电阻器136和电容器138。电阻器136的第一端子电耦接到滤波器电路134的输入。电阻器136的第二端子电耦接到电容器138的第一端子。电容器138的第二端子电耦接到接地端子。电阻器136的第二端子和电容器138的第一端子电耦接到滤波器电路134的输出，该滤波器电路的输出电耦接到运算放大器132的非反相输入端子。运算放大器132的输出端子电耦接到运算放大器132的反相输入端子并且电耦接到PWM DAC电路100的输出端子126。
在一个或多个实施方案中，运算放大器128的输出端子电耦接到电阻器140的第一端子并且电耦接到电容器142的第一端子。电阻器140和电容器142并联电耦接。更具体地，电阻器140的第二端子电耦接到电容器142的第二端子并且电耦接到节点144，该节点电耦接到开关102的第一端子并且电耦接到开关106的第一端子。运算放大器128的反相输入端子电耦接到开关104的第一端子、开关106的第二端子和开关108的第一端子。运算放大器128的非反相输入端子电耦接到正参考电压+VREF。为了稳定性，可添加电阻器140和电容器142，其中基于运算放大器128的特性来选择电阻器140的电阻和电容器142的电容。
开关102的控制端子和开关104的控制端子电耦接到输入端子118，第一PWM输入信号PWM+被提供给该输入端子。当第一PWM输入信号PWM+具有小于或等于预定值（例如，零伏）的电压电平时，开关102和开关104闭合或接“通”，因此使开关102的第一端子电耦接到开关102的第二端子，并且使开关104的第一端子电耦接到开关104的第二端子。当第一PWM输入信号PWM+具有高于预定值的电压电平时，开关102和开关104断开或关“断”，因此使开关102的第一端子与开关102的第二端子电解耦，并且使开关104的第一端子与开关104的第二端子电解耦。
开关102的第二端子和开关104的第二端子电耦接到滤波器电路134的电阻器136的第一端子。如上所述，节点144电耦接到开关102的第一端子并且电耦接到开关106的第一端子。更具体地，开关106的第二端子电耦接到开关104的第一端子、电耦接到开关108的第一端子并且电耦接到运算放大器128的反相输入端子。开关108的第二端子电耦接到电阻器146的第一端子。电阻器146的第二端子电耦接到运算放大器132的输出端子、电耦接到运算放大器132的反相输入端子并且电耦接到PWM DAC电路100的输出端子126。
开关106的控制端子和开关108的控制端子电耦接到输入节点120，第二PWM输入信号PWM–被提供给该输入节点。当第二PWM输入信号PWM–具有小于或等于预定值（例如，零伏）的电压电平时，开关106和开关108闭合或接“通”，因此使开关106的第一端子电耦接到开关106的第二端子，并且使开关108的第一端子电耦接到开关108的第二端子。当第二PWM输入信号PWM–具有高于预定值的电压电平时，开关106和开关108断开或关“断”，因此使开关106的第一端子与开关106的第二端子电解耦，并且使开关108的第一端子与开关108的第二端子电解耦。
在一个或多个实施方案中，运算放大器130的输出端子电耦接到电阻器148的第一端子和电容器150的第一端子。电阻器148和电容器150并联电耦接。更具体地，电阻器148的第二端子电耦接到电容器150的第二端子并且电耦接到节点152，该节点电耦接到开关110的第一端子并且电耦接到开关114的第一端子。运算放大器130的反相输入端子电耦接到开关112的第一端子、电耦接到开关114的第二端子并且电耦接到开关116的第一端子。运算放大器130的非反相输入端子电耦接到负参考电压-VREF。在一个或多个实施方案中，正参考电压+VREF和负参考电压-VREF的幅值具有相同的幅值但相反的极性。为了稳定性，可添加电阻器148和电容器150，其中基于运算放大器130的特性来选择电阻器148的电阻和电容器150的电容。
开关110的控制端子和开关112的控制端子电耦接到输入节点122，第二PWM输入信号PWM–被提供给该输入节点。当第二PWM输入信号PWM–具有小于或等于预定值（例如，零伏）的电压电平时，开关110和开关112闭合或接“通”，因此使开关110的第一端子电耦接到开关110的第二端子，并且使开关112的第一端子电耦接到开关112的第二端子。当第二PWM输入信号PWM–具有高于预定值的电压电平时，开关110和开关112断开或关“断”，因此使开关110的第一端子与开关110的第二端子电解耦，并且使开关112的第一端子与开关112的第二端子电解耦。开关110的第二端子和开关112的第二端子电耦接到电阻器136的第一端子，该电阻器的第一端子电耦接到滤波器电路134的输入。
如上所述，节点152电耦接到开关110的第一端子并且电耦接到开关114的第一端子。开关114的第二端子电耦接到开关112的第一端子、电耦接到开关116的第一端子并且电耦接到运算放大器130的反相输入端子。开关116的第二端子电耦接到电阻器154的第一端子。电阻器154的第二端子电耦接到运算放大器132的输出端子并且电耦接到PWM DAC电路100的输出端子。
开关114的控制端子和开关116的控制端子电耦接到输入节点124，第一PWM输入信号PWM+被提供给该输入节点。当第一PWM输入信号PWM+具有小于或等于预定值（例如，零伏）的电压电平时，开关114和开关116闭合或接“通”，因此使开关114的第一端子电耦接到开关114的第二端子，并且使开关116的第一端子电耦接到开关116的第二端子。开关114的第二端子电耦接到开关112的第一端子并且电耦接到开关116的第一端子。当第一PWM输入信号PWM+具有高于预定值的电压电平时，开关114和开关116断开或关“断”，因此使开关114的第一端子与开关114的第二端子电解耦，并且使开关116的第一端子与开关116的第二端子电解耦。
在一个或多个实施方案中，开关102和开关104形成第一开关网络，在操作中，当第一开关网络处于导通状态时，该第一开关网络将运算放大器128的输出端子电耦接到滤波器电路134的输入，该滤波器电路的输入电耦接到第三运算放大器的非反相输入端子，并且当第一开关网络处于非导通状态时，该第一开关网络使运算放大器128的输出端子与滤波器电路134的输入解耦，该滤波器电路的输入电耦接到第三运算放大器的非反相输入端子，其中第一PWM输入信号PWM+被提供给第一开关网络，并且第一开关网络基于第一PWM输入信号PWM+在导通状态和非导通状态之间切换。
在一个或多个实施方案中，开关106和开关108形成第二开关网络，在操作中，当第二开关网络处于导通状态时，该第二开关网络将运算放大器128的输出端子电耦接到第三运算放大器的输出端子，并且当第二开关网络处于非导通状态时，该第二开关网络使运算放大器128的输出端子与第三运算放大器的输出端子解耦，其中第二PWM输入信号PWM–被提供给第二开关网络，并且第二开关网络基于第二PWM输入信号PWM–在导通状态和非导通状态之间切换。
在一个或多个实施方案中，开关110和开关112形成第三开关网络，在操作中，当第三开关网络处于导通状态时，该第三开关网络将运算放大器130的输出端子电耦接到滤波器电路134的输入，该滤波器电路的输入电耦接到第三运算放大器的非反相输入端子，并且当第三开关网络处于非导通状态时，该第三开关网络使运算放大器130的输出端子与滤波器电路134的输入解耦，该滤波器电路的输入电耦接到第三运算放大器的非反相输入端子，其中第二PWM输入信号PWM–被提供给第三开关网络，并且第三开关网络基于第二PWM输入信号PWM–在导通状态和非导通状态之间切换。
在一个或多个实施方案中，开关114和开关116形成第四开关网络，在操作中，当第四开关网络处于导通状态时，该第四开关网络将运算放大器130的输出端子电耦接到第三运算放大器的输出端子，并且当第四开关网络处于非导通状态时，该第四开关网络使运算放大器130的输出端子与第三运算放大器的输出端子解耦，其中第一PWM输入信号PWM+被提供给第四开关网络，并且第四开关网络基于第一PWM输入信号PWM+在导通状态和非导通状态之间切换。
已经描述了PWM DAC电路100的结构，现在将参照图1、图2A和图2B描述PWM DAC电路100的操作。图2A和图2B是根据本公开的一个或多个实施方案的可输入到图1所示的PWMDAC电路100的第一PWM输入信号PWM+和第二PWM输入信号PWM–的时序图的示例。更具体地，图2A是第一PWM输入信号PWM+的时序图的示例，并且图2B是第二PWM输入信号PWM–的时序图的示例。
第一PWM输入信号PWM+在时间段t1期间具有高电压电平，并且在时间段t2期间具有低电压电平，如图2A所示。第一PWM输入信号PWM+的占空比等于t1/（t1+t2）。第二PWM输入信号PWM–在时间段t1期间具有低电压电平，并且在时间段t2期间具有高电压电平，如图2B所示。因此，第二PWM输入信号PWM+的占空比等于t2/（t1+t2）。第一PWM输入信号PWM+和第二PWM输入信号PWM–中的每者具有恒定的频率。换句话讲，时间段t1和时间段t2的总和为恒定值。图2A和图2B中所示的第一PWM输入信号PWM+和第二PWM输入信号PWM-各自具有50%的占空比。然而，在PWM DAC电路100的操作期间，具有其他占空比的PWM输入信号可根据PWM DAC电路100的输出端子126处的期望电压电平而被输入到PWM DAC电路100。
在一个或多个实施方案中，PWM DAC电路100被配置为从外部电路接收第一PWM输入信号PWM+和第二PWM输入信号PWM–。在一个或多个实施方案中，PWM DAC电路100被配置为生成第一PWM输入信号PWM+和第二PWM输入信号PWM–。PWM DAC电路100可以包括一个或多个微处理器或现场可编程门阵列（FPGA），该一个或多个微处理器或现场可编程门阵列基于输入到微处理器或FPGA的驱动信号生成第一PWM输入信号PWM+和第二PWM输入信号PWM–。例如，具有对应于50%占空比的值的驱动信号使得FPGA输出在固定数量的时钟周期的前半部期间具有高值并且在固定数量的时钟周期的后半部期间具有低值的信号。
如将在下文更详细所述，开关102、104、114和116在其中第一PWM输入信号PWM+具有小于或等于预定值（例如，零伏）的电压电平的时间段期间（诸如在时间段t1期间）闭合或接“通”。开关102、104、114和116在其中第一PWM输入信号PWM+具有高于预定值的电压电平的时间段期间（诸如在时间段t2期间）断开或关“断”。另外，开关106、108、110和112在其中第二PWM输入信号PWM–具有小于或等于预定值的电压电平的时间段期间（诸如在时间段t2期间）闭合或接“通”。开关106、108、110和112在其中第二PWM输入信号PWM–具有高于预定值的电压电平的时间段期间（诸如在时间段t1期间）断开或关“断”。
现在将描述PWM DAC电路100的上半部的操作。当+VREF接通时，运算放大器128的输出端子向滤波器电路134的输入提供充电电流。当开关102和开关104接通时，开关106和开关108关断，并且运算放大器128的输出端子向滤波器电路134的输入提供充电电流。当开关104接通时，仅来自开关106和开关108的输入偏置电流和泄漏电流（它们是相对小的电流）流过开关104。因此，那些小电流乘以开关104的电阻产生可忽略不计的电压并且导致开关104的输出中几乎不可检测的误差。因为开关102处于回路中，所以开关102的电阻不影响PWM DAC电路100的输出。在滤波器电路134的输入处看到非常接近+VREF的电压电平。
当开关102和开关104关断并且开关106和开关108接通时，运算放大器128的输出端子通过电阻器146向运算放大器132的输出端子提供充电电流。因为电阻器136的电阻等于电阻器146的电阻，并且因为滤波器电路134的输出处的电压电平与运算放大器132的输出处的电压电平相同，所以在开关102和开关104关断时以及在开关106和开关108接通时，除了小开关瞬态之外，运算放大器128看不到负载变化。这使运算放大器128的输出在PWM期间保持稳定和恒定，这使转换误差最小化。
现在将描述PWM DAC电路100的下半部的操作。当–VREF被接通时，运算放大器130向滤波器电路134的输入提供充电电流。当开关110和开关112接通时，开关114和开关116关断，并且运算放大器130向滤波器电路134的输入提供充电电流。当开关112接通时，仅来自开关114和开关116的输入偏置电流和泄漏电流（它们是相对小的电流）流过开关112。因此，那些小电流乘以开关112的电阻产生可忽略不计的电压并且导致开关112的输出中几乎不可检测的误差。因为开关110在回路中，所以开关110的电阻不影响PWM DAC电路100的输出。在滤波器电路134的输入处看到非常接近–VREF的电压电平。
当开关110和开关112关断并且开关114和开关116接通时，运算放大器130通过电阻器154向运算放大器132的输出端子提供充电电流。因为电阻器136的电阻等于电阻器154的电阻，并且因为滤波器电路134的输出处的电压电平与运算放大器132的输出处的电压电平相同，所以在开关110和开关112关断时以及在开关114和开关116接通时，除了小开关瞬态之外，运算放大器130看不到负载变化。这使运算放大器130的输出电压电平在PWM期间保持稳定和恒定，这使转换误差最小化。
PWM DAC电路100的益处在于几乎没有电流从+VREF或–VREF汲取，因此PWM DAC电路100消除了参考负载误差和脉冲干扰。
PWM DAC电路100的输出端子126处的电压电平由下面的等式1给出。
VDAC =（（+ VREF –（–VREF））× D）+（–VREF） （公式1）
在等式1中，D是占空比t1/（t1+t2），其中t1是期间开关102、开关104、开关114和开关116接通的时间段，并且t2是期间开关106、开关108、开关110和开关112接通的时间段。
开关102至116在PWM DAC电路100内的放置是PWM DAC电路100的关键方面。开关102通过电阻器140将运算放大器128的输出连接到滤波器电路134的输入，而开关104同时将滤波器电路134的输入连接到运算放大器128的反相输入端子，同时+VREF被施加到滤波器电路134。然后，当开关102和开关104关断以将运算放大器128的输出施加到电阻器146以将运算放大器128保持在正常输出状态时，开关106和开关108同时接通。
类似地，在将–VREF施加到滤波器电路134的时间期间，开关110通过电阻器148将运算放大器130的输出端子连接到滤波器电路134的输入，而开关112将运算放大器130的反相输入端子连接到滤波器电路134的输入。PWM DAC电路100使用运算放大器130来“感测”滤波器电路134的输入，以从开关电阻的IR（即，电流乘以电阻）下降中移除误差。然后，在将+VREF施加到滤波器电路134的时间期间，开关114和开关116将运算放大器130的输出连接到电阻器154。因此，运算放大器128和运算放大器130从滤波器电路134的输入处的电压电平切换到PWM DAC电路100的输出端子126处的电压电平，使得它们看到最小扰动，从而减少转换误差。
图3A和图3B示出了根据本公开的一个或多个实施方案的方法300的流程图。方法300在302处开始。
在302处，基于第一输入信号来控制第一开关。例如，在302处，基于第一PWM输入信号PWM+来控制开关102，如上所述。
在304处，基于第一输入信号来控制第二开关。例如，在304处，基于第一PWM输入信号PWM+来控制开关104，如上所述。
在306处，基于第二输入信号来控制第三开关。例如，在306处，基于第二PWM输入信号PWM–来控制开关106，如上所述。
在308处，基于第二输入信号来控制第四开关。例如，在308处，基于第二PWM输入信号PWM–来控制开关108，如上所述。
在310处，基于第二输入信号来控制第五开关。例如，在310处，基于第二PWM输入信号PWM–来控制开关110，如上所述。
在312处，基于第二输入信号来控制第六开关。例如，在312处，基于第二PWM输入信号PWM–来控制开关112，如上所述。
在314处，基于第一输入信号来控制第七开关。例如，在314处，基于第一PWM输入信号PWM+来控制开关114，如上所述。
在316处，基于第一输入信号来控制第八开关。例如，在316处，基于第一PWM输入信号PWM+来控制开关116，如上所述。虽然在框302至316的序列中描述了对第一开关到第八开关的控制，但应当理解，可同时控制八个开关（即，不一定存在其中控制八个开关的序列）。
在318处，第一参考电压电耦接到第一运算放大器的第一输入。例如，在318处，正参考电压+VREF电耦接到运算放大器128的非反相输入端子，如上所述。
在320处，第二参考电压电耦接到第二运算放大器的第一输入。例如，在320处，负参考电压–VREF电耦接到运算放大器130的非反相输入端子，如上所述。
在322处，滤波器电路的输出电耦接到第三运算放大器的第一输入。例如，在322处，滤波器电路134的输出电耦接到运算放大器132的非反相输入端子，如上所述。
在324处，第三运算放大器的输出电耦接到第三放大器电路的第二输入。例如，在324处，运算放大器132的输出端子电耦接到放大器电路132的反相输入端子，如上所述。
在326处，第一运算放大器的输出经由第一开关电耦接到滤波器电路的输入。例如，在326处，当开关102处于导通状态时，运算放大器128的输出端子经由开关102电耦接到滤波器电路134的输入，如下文参考图4更详细所述。
在328处，第一运算放大器的输出经由第一开关和第二开关电耦接到第一运算放大器的第二输入。例如，在328处，当开关102和开关104处于导通状态时，运算放大器128的输出经由开关102和开关104电耦接到运算放大器128的反相输入端子，如上所述。
在330处，第二运算放大器的输出经由第七开关电耦接到第二运算放大器的第二输入。例如，在330处，当开关114处于导通状态时，运算放大器130的输出端子经由开关114电耦接到运算放大器130的反相输入端子，如上所述。
在332处，第二运算放大器的输出经由第七开关和第八开关电耦接到第三运算放大器的输出。例如，在332处，当开关114和开关116处于导通状态时，运算放大器130的输出经由开关114和开关116电耦接到运算放大器132的输出端子，如上所述。
在334处，第一运算放大器的输出经由第三开关电耦接到第一运算放大器的第二输入。例如，在334处，当开关106处于导通状态时，运算放大器128的输出端子经由开关106电耦接到运算放大器128的反相输入端子，如上所述。
在336处，第一运算放大器的输出经由第三开关和第四开关电耦接到第三运算放大器的输出。例如，在336处，当开关106和开关108处于导通状态时，运算放大器128的输出端子经由开关106和开关108电耦接到运算放大器132的输出端子，如上所述。
在338处，第二运算放大器的输出经由第五开关电耦接到滤波器电路的输入。例如，在338处，当开关110处于导通状态时，运算放大器130的输出端子经由开关110电耦接到滤波器电路134的输入，如下文参考图5更详细所述。
在340处，第二运算放大器的输出经由第五开关和第六开关电耦接到第二运算放大器的第二输入。例如，在340处，当开关110和开关112处于导通状态时，运算放大器130的输出经由开关110和开关112电耦接到运算放大器130的反相输入端子，如上所述。在一个或多个实施方案中，取决于相应开关在任何特定时间的导通或非导通状态，在不同时间执行上述动作。上述动作不一定按照图3A和图3B所示的顺序来执行。
图4示出了根据本公开的一个或多个实施方案的方法400的流程图。方法400对应于上述方法300的框326。方法400在402处开始。
在402处，第一运算放大器的输出电耦接到第一电阻器的第一端子。例如，在402处，运算放大器128的输出端子电耦接到电阻器140的第一端子，如上所述。
在404处，第一运算放大器的输出电耦接到第一电容器的第一端子。例如，在404处，运算放大器128的输出端子电耦接到电容器142的第一端子，如上所述。
在406处，第一电阻器的第二端子电耦接到第一开关。例如，在406处，电阻器140的第二端子电耦接到开关102的输入端子，如上所述。
在408处，第一电容器的第二端子电耦接到第一开关。例如，在408处，电容器142的第二端子电耦接到开关102的输入端子，如上所述。在框402至408中执行的动作可同时执行。
图5示出了根据本公开的一个或多个实施方案的方法500的流程图。方法500对应于上述方法300的框338。
在502处，第二运算放大器的输出电耦接到第二电阻器的第一端子。例如，在502处，运算放大器130的输出端子电耦接到电阻器148的第一端子，如上所述。
在504处，第二运算放大器的输出电耦接到第二电容器的第一端子。例如，在504处，运算放大器130的输出端子电耦接到电容器150的第一端子，如上所述。
在506处，第二电阻器的第二端子电耦接到第五开关。例如，在506处，电阻器148的第二端子电耦接到开关110的输入端子，如上所述。
在508处，第二电容器的第二端子电耦接到第五开关。例如，在508处，电容器152的第二端子电耦接到开关110的输入端子，如上所述。框502至508中执行的动作可同时执行。
可组合以上所述的各种实施方案来提供另外的实施方案。
[请注意：重要事项不得通过国外专利、国外专利申请或非专利公布以引用方式并入；然而，美国PTO应允许非正确并入的主题以修正的方式被明确地添加到说明书，而不影响提交日期。以引用方式并入ADS的能力是未经测试的。我们强烈建议您在句段中的适当位置处明确地列出您希望以引用方式并入的那些参考内容。]
鉴于上文的详细说明，可以对这些实施方案做出这些和其它改变。一般来说，在随后的权利要求中，使用的术语不应解释成将权利要求书限制在本说明书和权利要求书中披露的具体实施方案中，而应解释成包括所有可能的实施方案以及这类权利要求书赋予的等效物的全部范围。因此，权利要求并不受本公开内容所限定。

Claims (20)

1.一种脉宽调制（PWM）数模转换（DAC）电路，所述PWM DAC电路包括：
第一运算放大器，所述第一运算放大器包括第一输入端子、第二输入端子和输出端子，其中所述输出端子处的电压电平基于所述第二输入端子处的电压电平，并且其中所述第一输入端子电耦接到第一参考电压；
第二运算放大器，所述第二运算放大器包括第一输入端子、第二输入端子和输出端子，其中所述输出端子处的电压电平基于所述第二输入端子处的电压电平，并且其中所述第一输入端子电耦接到第二参考电压；
第三运算放大器，所述第三运算放大器包括第一输入端子、第二输入端子和输出端子，其中所述输出端子处的电压电平基于所述第一输入端子处的电压电平和所述第二输入端子处的电压电平，其中所述输出端子电耦接到所述第二输入端子；
第一开关网络，在操作中，当所述第一开关网络处于导通状态时，所述第一开关网络将所述第一运算放大器的所述输出端子电耦接到所述第三运算放大器的所述第一输入端子，并且当所述第一开关网络处于非导通状态时，所述第一开关网络使所述第一运算放大器的所述输出端子与所述第三运算放大器的所述第一输入端子解耦，其中第一输入信号被提供给所述第一开关网络，并且所述第一开关网络基于所述第一输入信号在所述导通状态和所述非导通状态之间切换；
第二开关网络，在操作中，当所述第二开关网络处于导通状态时，所述第二开关网络将所述第一运算放大器的所述输出端子电耦接到所述第三运算放大器的所述输出端子，并且当所述第二开关网络处于非导通状态时，所述第二开关网络使所述第一运算放大器的所述输出端子与所述第三运算放大器的所述输出端子解耦，其中第二输入信号被提供给所述第二开关网络，并且所述第二开关网络基于所述第二输入信号在所述导通状态和所述非导通状态之间切换；
第三开关网络，在操作中，当所述第三开关网络处于导通状态时，所述第三开关网络将所述第二运算放大器的所述输出端子电耦接到所述第三运算放大器的所述第一输入端子，并且当所述第三开关网络处于非导通状态时，所述第三开关网络使所述第二运算放大器的所述输出端子与所述第三运算放大器的所述第一输入端子解耦，其中所述第二输入信号被提供给所述第三开关网络，并且所述第三开关网络基于所述第二输入信号在所述导通状态和所述非导通状态之间切换；和
第四开关网络，在操作中，当所述第四开关网络处于导通状态时，所述第四开关网络将所述第二运算放大器的所述输出端子电耦接到所述第三运算放大器的所述输出端子，并且当所述第四开关网络处于非导通状态时，所述第四开关网络使所述第二运算放大器的所述输出端子与所述第三运算放大器的所述输出端子解耦，其中所述第一输入信号被提供给所述第四开关网络，并且所述第四开关网络基于所述第一输入信号在所述导通状态和所述非导通状态之间切换。
2.根据权利要求1所述的PWM DAC电路，所述PWM DAC电路进一步包括：
滤波器电路，所述滤波器电路电耦接到所述第三运算放大器的所述第一输入端子，
其中在操作中，当所述第一开关网络处于所述导通状态时，所述第一开关网络将所述第一运算放大器的所述输出端子电耦接到所述滤波器电路的输入，并且当所述第一开关网络处于所述非导通状态时，所述第一开关网络使所述第一运算放大器的所述输出端子与所述滤波器电路的所述输入解耦，并且
其中在操作中，当所述第三开关网络处于所述导通状态时，所述第三开关网络将所述第二运算放大器的所述输出端子电耦接到所述滤波器电路的所述输入，并且当所述第三开关网络处于所述非导通状态时，所述第三开关网络使所述第二运算放大器的所述输出端子与所述滤波器电路的所述输入解耦。
3.根据权利要求2所述的PWM DAC电路，其中所述滤波器电路包括：
第一电阻器，所述第一电阻器包括电耦接到所述滤波器电路的所述输入的第一端子以及电耦接到所述第三运算放大器的所述第一输入端子的第二端子；和
电容器，所述电容器包括电耦接到所述电阻器的所述第二端子并且电耦接到所述第三运算放大器的所述第一输入端子的第一端子以及电耦接到接地端子的第二端子。
4.根据权利要求1所述的PWM DAC电路，其中：
当所述第二开关网络和所述第三开关网络处于所述非导通状态时，所述第一开关网络和所述第四开关网络处于所述导通状态，并且
当所述第二开关网络和所述第三开关网络处于所述导通状态时，所述第一开关网络和所述第四开关网络处于所述非导通状态。
5.根据权利要求1所述的PWM DAC电路，其中：
所述第一输入信号和所述第二输入信号为脉冲波调制信号，
所述第一输入信号在第一时间段期间具有第一电压电平，并且在第二时间段期间具有第二电压电平，
所述第一电压电平大于所述第二电压电平，
所述第一时间段不同于所述第二时间段，并且
所述第二输入信号在所述第二时间段期间具有所述第一电压电平，并且在所述第一时间段期间具有所述第二电压电平。
6.一种脉宽调制（PWM）数模转换（DAC）电路，所述PWM DAC电路包括：
滤波器电路；
第一运算放大器，所述第一运算放大器包括第一输入端子、第二输入端子和输出端子，其中所述输出端子处的电压电平基于所述第一输入端子处的电压电平和所述第二输入端子处的电压电平，并且其中所述第一输入端子电耦接到所述滤波器电路的输出，并且所述输出端子电耦接到所述第二输入端子；
第一开关，所述第一开关包括控制端子、第一端子和第二端子，其中所述第一开关基于所述控制端子处的电压电平来电控制所述第一端子是否电耦接到所述第二端子，并且其中所述控制端子电耦接到第一输入信号，并且所述第二端子电耦接到所述滤波器电路的输入；
第二开关，所述第二开关包括控制端子、第一端子和第二端子，其中所述第二开关基于所述控制端子处的电压电平来电控制所述第一端子是否电耦接到所述第二端子，并且其中所述控制端子电耦接到所述第一输入信号，并且所述第二端子电耦接到所述滤波器电路的所述输入；
第二运算放大器，所述第二运算放大器包括第一输入端子、第二输入端子和输出端子，其中所述输出端子处的电压电平基于所述第二输入端子处的电压电平，并且其中所述输出端子电耦接到所述第一开关的所述第一端子，并且所述第一输入端子电耦接到第一参考电压；
第三开关，所述第三开关包括控制端子、第一端子和第二端子，其中所述第三开关基于所述控制端子处的电压电平来电控制所述第一端子是否电耦接到所述第二端子，并且其中所述控制端子电耦接到第二输入信号，所述第一端子电耦接到所述第二运算放大器的所述输出端子，并且所述第二端子电耦接到所述第二开关的所述第一端子并且电耦接到所述第二运算放大器的所述第二输入端子；
第四开关，所述第四开关包括控制端子、第一端子和第二端子，其中所述第四开关基于所述控制端子处的电压电平来电控制所述第一端子是否电耦接到所述第二端子，并且其中所述控制端子电耦接到所述第二输入信号，所述第一端子电耦接到所述第三开关的所述第二端子，并且所述第二端子电耦接到所述第一运算放大器的所述输出端子；
第五开关，所述第五开关包括控制端子、第一端子和第二端子，其中所述第五开关基于所述控制端子处的电压电平来电控制所述第一端子是否电耦接到所述第二端子，并且其中所述控制端子电耦接到所述第二输入信号，并且所述第二端子电耦接到所述滤波器电路的所述输入；
第六开关，所述第六开关包括控制端子、第一端子和第二端子，其中所述第六开关基于所述控制端子处的电压电平来电控制所述第一端子是否电耦接到所述第二端子，并且其中所述控制端子电耦接到所述第二输入信号，并且所述第二端子电耦接到所述滤波器电路的所述输入；
第三运算放大器，所述第三运算放大器包括第一输入端子、第二输入端子和输出端子，其中所述输出端子处的电压电平基于所述第二输入端子处的电压电平，并且其中所述输出端子电耦接到所述第五开关的所述第一端子，并且所述第一输入端子电耦接到第二参考电压；
第七开关，所述第七开关包括控制端子、第一端子和第二端子，其中所述第七开关基于所述控制端子处的电压电平来电控制所述第一端子是否电耦接到所述第二端子，并且其中所述控制端子电耦接到所述第一输入信号，所述第一端子电耦接到所述第三运算放大器的所述输出端子，并且所述第二端子电耦接到所述第六开关的所述第一端子并且电耦接到所述第三运算放大器的所述第二输入端子；和
第八开关，所述第八开关包括控制端子、第一端子和第二端子，其中所述第八开关基于所述控制端子处的电压电平来电控制所述第一端子是否电耦接到所述第二端子，并且其中所述控制端子电耦接到所述第一输入信号，所述第一端子电耦接到所述第七开关的所述第二端子，并且所述第二端子电耦接到所述第一运算放大器的所述输出端子。
7.根据权利要求6所述的PWM DAC电路，其中：
所述第一运算放大器的所述第一输入端子为非反相输入端子，
所述第一运算放大器的所述第二输入端子为反相输入端子，
所述第二运算放大器的所述第一输入端子为非反相输入端子；
所述第二运算放大器的所述第二输入端子为反相输入端子，
所述第三运算放大器的所述第一输入端子为非反相输入端子，并且
所述第三运算放大器的所述第二输入端子为反相输入端子。
8.根据权利要求6所述的PWM DAC电路，其中所述滤波器电路包括：
第一电阻器，所述第一电阻器包括电耦接到所述滤波器电路的所述输入的第一端子以及电耦接到所述滤波器电路的所述输出的第二端子；和
电容器，所述电容器包括电耦接到所述电阻器的所述第二端子并且电耦接到所述滤波器电路的所述输出的第一端子以及电耦接到接地端子的第二端子。
9.根据权利要求8所述的PWM DAC电路，所述PWM DAC电路进一步包括：
第二电阻器，所述第二电阻器包括电耦接到所述第四开关的所述第二端子的第一端子以及电耦接到所述第一运算放大器的所述输出端子的第二端子；和
第三电阻器，所述第三电阻器包括电耦接到所述第八开关的所述第二端子的第一端子以及电耦接到所述第一运算放大器的所述输出端子的第二端子，
其中所述第一电阻器的电阻等于所述第二电阻器的电阻并且等于所述第三电阻器的电阻。
10.根据权利要求6所述的DAC电路，所述DAC电路进一步包括：
第一电阻器，所述第一电阻器包括电耦接到所述第二运算放大器的所述输出端子的第一端子以及电耦接到所述第一开关的所述第一端子并且电耦接到所述第三开关的所述第一端子的第二端子；
第一电容器，所述第一电容器包括电耦接到所述第二运算放大器的所述输出端子的第一端子以及电耦接到所述第一开关的所述第一端子并且电耦接到所述第三开关的所述第一端子的第二端子；
第二电阻器，所述第二电阻器包括电耦接到所述第三运算放大器的所述输出端子的第一端子以及电耦接到所述第五开关的所述第一端子并且电耦接到所述第七开关的所述第一端子的第二端子；
第二电容器，所述第二电容器包括电耦接到所述第三运算放大器的所述输出端子的第一端子以及电耦接到所述第五开关的所述第一端子并且电耦接到所述第七开关的所述第一端子的第二端子。
11.根据权利要求6所述的PWM DAC电路，其中所述第一输入信号和所述第二输入信号是脉冲波调制信号。
12.根据权利要求11所述的PWM DAC电路，其中：
所述第一输入信号在第一时间段期间具有第一电压电平，并且在第二时间段期间具有第二电压电平，
所述第一电压电平大于所述第二电压电平，
所述第一时间段不同于所述第二时间段，并且
所述第二输入信号在所述第二时间段期间具有所述第一电压电平，并且在所述第一时间段期间具有所述第二电压电平。
13.根据权利要求6所述的PWM DAC电路，其中所述第一参考电压和所述第二参考电压具有相同的幅值和相反的极性。
14.一种方法，所述方法包括：
基于第一输入信号控制第一开关；
基于所述第一输入信号控制第二开关；
基于第二输入信号控制第三开关；
基于所述第二输入信号控制第四开关；
基于所述第二输入信号控制第五开关；
基于所述第二输入信号控制第六开关；
基于所述第一输入信号控制第七开关；
基于所述第一输入信号控制第八开关；
将第一参考电压电耦接到第一运算放大器的第一输入；
将第二参考电压电耦接到第二运算放大器的第一输入；
将滤波器电路的输出电耦接到第三运算放大器的第一输入；
将所述第三运算放大器的输出电耦接到所述第三放大器的第二输入；
当所述第一开关处于导通状态时，经由所述第一开关将所述第一运算放大器的输出电耦接到所述滤波器电路的输入；
当所述第一开关和所述第二开关处于导通状态时，经由所述第一开关和所述第二开关将所述第一运算放大器的所述输出电耦接到所述第一运算放大器的第二输入；
当所述第七开关处于导通状态时，经由所述第七开关将所述第二运算放大器的输出电耦接到所述第二运算放大器的第二输入；
当所述第七开关和所述第八开关处于导通状态时，经由所述第七开关和所述第八开关将所述第二运算放大器的所述输出电耦接到所述第三运算放大器的所述输出；
当所述第三开关处于导通状态时，经由所述第三开关将所述第一运算放大器的所述输出电耦接到所述第一运算放大器的所述第二输入；
当所述第三开关和所述第四开关处于导通状态时，经由所述第三开关和所述第四开关将所述第一运算放大器的所述输出电耦接到所述第三运算放大器的所述输出；
当所述第五开关处于导通状态时，经由所述第五开关将所述第二运算放大器的所述输出电耦接到所述滤波器电路的所述输入；以及
当所述第五开关和所述第六开关处于导通状态时，经由所述第五开关和所述第六开关将所述第二运算放大器的所述输出电耦接到所述第二运算放大器的所述第二输入。
15.根据权利要求14所述的方法，其中：
在第一时间段期间执行所述经由所述第一开关将所述第一运算放大器的所述输出电耦接到所述滤波器电路的所述输入，
在所述第一时间段期间执行所述经由所述第一开关和所述第二开关将所述第一运算放大器的所述输出电耦接到所述第一运算放大器的所述第二输入，
在所述第一时间段期间执行所述经由所述第七开关将所述第二运算放大器的所述输出电耦接到所述第二运算放大器的所述第二输入，
在所述第一时间段期间执行所述经由所述第七开关和所述第八开关将所述第二运算放大器的所述输出电耦接到所述第三运算放大器的所述输出，
在第二时间段期间执行所述经由所述第三开关将所述第一运算放大器的所述输出电耦接到所述第一运算放大器的所述第二输入，所述第二时间段不同于所述第一时间段；
在所述第二时间段期间执行所述经由所述第三开关和所述第四开关将所述第一运算放大器的所述输出电耦接到所述第三运算放大器的所述输出；
在所述第二时间段期间执行所述经由所述第五开关和所述第六开关将所述第二运算放大器的所述输出电耦接到所述第二运算放大器的所述第二输入，并且
在所述第二时间段期间执行所述经由所述第七开关将所述第二运算放大器的所述输出电耦接到所述滤波器电路的所述输入。
16.根据权利要求15所述的方法，其中所述第一输入信号和所述第二输入信号是脉宽调制信号。
17.根据权利要求16所述的方法，其中：
所述第一输入信号在所述第一时间段期间具有第一电压电平，并且在所述第二时间段期间具有第二电压电平，
所述第一电压电平大于所述第二电压电平，并且
所述第二输入信号在所述第二时间段期间具有所述第一电压电平，并且在所述第一时间段期间具有所述第二电压电平。
18.根据权利要求14所述的方法，其中：
所述滤波器电路包括第一电阻器和电容器，
所述经由所述第三开关和所述第四开关将所述第一运算放大器的所述输出电耦接到所述第三运算放大器的所述输出包括经由所述第三开关、所述第四开关和第二电阻器将所述第一运算放大器的所述输出电耦接到所述第三运算放大器的所述输出，
所述经由所述第七开关和所述第八开关将所述第二运算放大器的所述输出电耦接到所述第三运算放大器的所述输出包括经由所述第七开关、所述第八开关和第三电阻器将所述第二运算放大器的所述输出电耦接到所述第三运算放大器的所述输出，并且
所述第一电阻器的电阻等于所述第二电阻器的电阻并且等于所述第三电阻器的电阻。
19.根据权利要求14所述的方法，其中：
所述经由所述第一开关将所述第一运算放大器的所述输出电耦接到所述滤波器电路的所述输入包括：
将所述第一运算放大器的所述输出电耦接到第一电阻器的第一端子；
将所述第一运算放大器的所述输出电耦接到第一电容器的第一端子；
将所述第一电阻器的第二端子电耦接到所述第一开关；
将所述第一电容器的第二端子电耦接到所述第一开关，以及
所述经由所述第五开关将所述第二运算放大器的所述输出电耦接到所述滤波器电路的所述输入包括：
将所述第二运算放大器的所述输出电耦接到第二电阻器的第一端子；
将所述第二运算放大器的所述输出电耦接到第二电容器的第一端子；
将所述第二电阻器的第二端子电耦接到所述第五开关；以及
将所述第二电容器的第二端子电耦接到所述第五开关。
20.根据权利要求14所述的方法，其中正参考电压和负参考电压具有相同的幅值和相反的极性。
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