KR20110057252A - 적층 쿼드 프리-몰디드 부품 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들 - Google Patents

적층 쿼드 프리-몰디드 부품 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들 Download PDF

Info

Publication number
KR20110057252A
KR20110057252A KR1020117008991A KR20117008991A KR20110057252A KR 20110057252 A KR20110057252 A KR 20110057252A KR 1020117008991 A KR1020117008991 A KR 1020117008991A KR 20117008991 A KR20117008991 A KR 20117008991A KR 20110057252 A KR20110057252 A KR 20110057252A
Authority
KR
South Korea
Prior art keywords
package
leads
leadframe
electrical component
thickness
Prior art date
Application number
KR1020117008991A
Other languages
English (en)
Inventor
용 리우
호워드 앨런
추샤오 첸
Original Assignee
페어차일드 세미컨덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드 세미컨덕터 코포레이션 filed Critical 페어차일드 세미컨덕터 코포레이션
Publication of KR20110057252A publication Critical patent/KR20110057252A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13025—Disposition the bump connector being disposed on a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1029—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being a lead frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

반도체 다이에 대한 리드프레임만큼 얇을 수 있는 프리-몰디드 부품 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들이 개시된다. 예시적인 패키지의 리드들은 리드프레임의 양면들 모두에서 노출된다. 패키지들은 서로의 상에 적층될 수 있고 그들의 리드들의 노출된 부분들에서 전기적으로 연결될 수 있다.

Description

적층 쿼드 프리-몰디드 부품 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들{Stacking quad pre-molded components packages, systems using the same, and methods of making the same}
본 발명은 부품 패키지, 전기적 패키지 어셈블리, 부품 패키지의 제조방법에 관한 것이다.
휴대폰들, 개인용 데이터 보조기들, 디지털 카메라들, 랩탑들 등과 같은, 개인 휴대용 전자 제품들은 인쇄 회로 보드들 및 유연 기판들과 같은, 연결 기판들 상에 조립된 몇몇의 패키지된 반도체 IC 칩들 및 표면 실장 부품들을 일반적으로 포함할 수 있다. 개인 휴대용 전자 제품들에 더욱 많은 기능성 및 특징들을 병합하고자 하는 요구들이 점점 증가하고 있으며, 동시에 이러한 장치들의 크기들은 축소되고 있다. 이것은, 결국, 연결 기판들의 디자인, 크기, 및 어셈블리에 대한 점점 증가하는 요구들을 제기하고 있다. 조립된 부품들의 수가 증가할수록, 더 작은 형상 팩터에 대한 요구가 증가하는 반면에, 기판 면적들 및 비용들이 증가한다.
발명을 고안하는 일부로서, 발명자들은 이러한 이슈들을 검토할 필요성이 있고 기판 면적들 및 비용들의 증가 없이 그리고 제품 생산성의 감소 없이, 전자 제품들의 기능성 및 성능들의 증가를 가능하게 하는 방법들을 찾는 것이 유리하다는 것을 인식하였다.
발명을 고안하는 일부로서, 발명자들은 이러한 이슈들을 검토할 필요성이 있고 기판 면적들 및 비용들의 증가 없이 그리고 제품 생산성의 감소 없이, 전자 제품들의 기능성 및 성능들의 증가를 가능하게 하는 방법들을 찾는 것이 유리하다는 것을 인식하였다. 발명을 고안하는 일부로서, 발명자들은 많은 전자 제품들이 특정한 기능들을 제공하는 몇몇의 작은 그룹들로 함께 분류될 수 있는 몇몇의 부품들을, 특히 반도체 다이를, 가지는 것을 인식하였다. 발명을 고안하는 일부로서, 발명자들은, 보드 공간을 줄이고 기능을 증가시키도록 서로의 상부 상에 적층될 수 있는 몰딩된 패키지들 내에서 반도체 다이들 및 다른 부품들을 패키징함으로써, 회로 그룹에 필요한 기판 면적이 의미있게 감소될 수 있다는 것을 발견하였는데, 여기에서 이러한 각각의 패키지는 통상적인 쿼드 패키지보다 훨씬 더 작은, 리드프레임의 두께를 가질 수 있다.
따라서, 본 발명에 따른 제1의 전반적인 예시의 실시예는 제1 면, 상기 제1 면에 평행한 제2 면, 상기 제1 면과 상기 제2 면 사이의 두께, 부품 부착 영역, 및 복수개의 제1 리드들을 포함하는 리드프레임을 넓게 포함하는 부품 패키지에 관한 것이다. 각각의 상기 제1 리드는 상기 리드프레임의 두께보다 더 작은 두께를 가지며 적어도 상기 리드프레임의 상기 부품 부착 영역 내에 배치되는 내부 부분을 가진다. 각각의 상기 제1 리드는 또한 상기 리드프레임의 두께와 실질적으로 동일한 두께를 가지는 외부 부분을 또한 가진다. 예시적인 부품 패키지는 상기 리드프레임의 제1 면 및 제2 면 사이에서 그리고 상기 부품 부착 영역 위에 배치되는 적어도 하나의 전기 부품을 더 포함한다. 상기 적어도 하나의 전기 부품은 제1 면, 상기 제1 면에 대향하는 제2 면, 및 상기 전기 부품의 제1 면에 배치되는 복수개의 전도성 영역들을 가진다. 복수개의 상기 전도성 영역들은 상기 리드프레임의 제1 리드들의 적어도 일부의 내부 부분들에 전기적으로 연결된다. 예시적인 반도체 다이 패키지는 상기 리드프레임의 적어도 상기 제1 면 및 제2 면 사이에 배치되는 전기 절연 물질의 몸체를 더 포함한다. 이러한 예시적인 실시예의 어떠한 수행들에서, 상기 적어도 하나의 전기 부품은 반도체 다이를 포함할 수 있고, 상기 리드프레임은 외부 부분들을 가지지만, 내부 부분들을 가지지 않는 복수개의 제2 리드들을 포함할 수 있다.
본 발명에 따른 또 다른 전반적인 예시의 실시예는 복수개의 노출된 리드들을 가지는 제1 패키지, 상기 제1 패키지 상에 적층되고 복수개의 노출된 리드들을 가지는 제2 패키지, 및 상기 패키지들 사이에 배치되고 상기 패키지들의 각각의 노출된 리드들을 함께 전기적으로 연결하는 복수개의 전기 도전성 접착제의 몸체들을 넓게 포함하는 전기적 패키지 어셈블리에 관한 것이다. 각각의 패키지는 제1 면, 상기 제1 면에 평행한 제2 면, 상기 제1 면과 제2 면 사이의 두게, 부품 부착 영역, 및 복수개의 제1 리드들을 가지는 리드프레임을 포함한다. 각각의 상기 제1 리드는 상기 리드프레임의 적어도 상기 부품 부착 영역 내에 배치되고 상기 리드프레임의 두께보다 더 작은 두께를 가지는 내부 부분을 가진다. 상기 패키지들의 적어도 하나는 외부 부분들을 가지지만 내부 부분들을 가지지 않는 복수개의 제2 리드들을 가진다. 각각의 상기 패키지는 적어도 상기 리드프레임의 제1 면과 제2 면 사이에서 상기 부품 부착 영역 상에 배치되는 적어도 하나의 전기 부품을 포함한다. 상기 적어도 하나의 전기 부품은 상기 리드프레임의 제1 리드들의 적어도 일부의 내부 부분들에 전기적으로 연결되는 복수개의 전도성 영역들을 가진다. 각각의 상기 패키지는 상기 리드프레임의 적어도 제1 면과 제2 면 사이에 배치되는 전기 절연 물질의 몸체를 더 포함한다. 이러한 예시적인 실시예의 어떠한 수행에서, 상기 전기 절연 물질의 몸체는 복수개의 상기 리드프레임의 리드들의 상기 외부 부분들이 상기 리드프레임의 한 면 또는 양면들에서 상기 몸체에 의해 덮여지지 않으면서, 상기 리드프레임의 한 면 또는 양면들을 지나서 신장할 수 있다. 또한 어떠한 수행들에서, 상기 적어도 하나의 전기 부품은 반도체 다이를 포함할 수 있다.
이러한 예시적인 구성으로, 상기 적어도 하나의 전기 부품을 향해 그리고 상기 적어도 하나의 전기 부품으로부터 시그널들이 상기 리드프레임의 상기 리드들에 의해 전달되고, 전기 부품 패키지는 상기 전기 부품 패키지를 구성하기 위해 사용되는 리드프레임만큼 얇을 수 있다. 이것은 통상적인 반도체 다이 패키지들보다 적어도 50퍼센트 더 얇다. 공통의 리드 패턴을 가지는 패키지들은 단일 부품 패키지의 점유공간 영역 이내에서 개선된 기능성을 제공하기 위하여 몇몇의 전기 부품들을 전기적으로 연결하기 위하여 서로의 상에 적층될 수 있다. 상기 패키지들 사이의 상기 리드들의 레이아웃은 상기 적층된 부품들 사이의 원하는 연결을 제공하기 위하여 변경될 수 있다. 이러한 예시적인 실시예들의 다른 이점들로서, 패키지의 더 큰 점유공간 내에 패키지된 대형 장치를 사용하는 것과 반대로, 단일 패키지의 점유공간 내에서 추가적인 성능을 제공하기 위하여, 동일한 회로를 가지는, 반도체 다이들과 같은, 전기 부품들이 적층되고 병렬로 전기적으로 연결될 수 있다. 예를 들어, 개별적인 다이 상의 소형 파워-스위칭 MOSFET 트랜지스터들이 동일한 작은 점유공간을 가지는 유사한 패키지들 내에 하우징될 수 있고, 더 큰 점유공간 패키지 내에서 하우징되는 더 큰 MOSFET 소자의 파워-처리 성능을 제공하기 위하여 적층될 수 있고 전기적으로 연결될 수 있다.
본 발명에 따른 다른 전반적인 실시예는 제1 면 및 상기 제1 면에 평행한 제2 면을 가지는 패키지를 수반한, 하나 이상의 전기 부품들에 대한 부품 패키지의 제조방법에 관한 것이다. 예시적인 방법은 적어도 하나의 전기 부품과 리드프레임을 함께 결합하는 단계를 포함하는 것이다. 상기 리드프레임은 상기 패키지의 상기 제1 면에 평행한 제1 면, 상기 패키지의 상기 제1 면에 평행한 제2 면, 상기 리드프레임의 제1 면과 제2 면 사이의 두께, 부품 부착 영역, 및 복수개의 제1 리드들을 포함한다. 각각의 제1 리드는 적어도 상기 부품 부착 영역 내에 배치되는 내부 부분, 및 상기 리드프레임의 두께와 실질적으로 동일한 두께를 가지는 외부 부분을 가진다. 상기 내부 부분은 상기 리드프레임의 두께보다 더 작은 두께를 가진다. 상기 적어도 하나의 전기 부품은 상기 전기 부품의 면들 상에 배치되는 전도성 영역들을 가진다. 상기 적어도 하나의 전기 부품과 상기 리드프레임을 함께 결합하는 공정은 상기 제1 리드들의 적어도 일부의 상기 내부 부분들과 상기 전기 부품의 복수개의 전도성 영역들을 전기적으로 결합하는 단계를 포함한다. 상기 예시적인 방법은 전기 절연 물질의 몸체가 상기 패키지의 일면과 실질적으로 같은 높이를 가지는 적어도 하나의 면을 가지고, 상기 제1 리드들의 외부 부분들이 상기 패키지의 하나 이상의 면들에서 노출되도록 상기 패키지의 제1 면 및 제2 면 사이에 전기 절연 물질의 몸체를 배치하는 단계를 더 포함한다. 상기 방법의 어떠한 수행들에서, 상기 리드프레임은 외부 부분들을 가지지만 내부 부분들을 가지지 않는 복수개의 제2 리드들을 포함할 수 있다.
본 발명에 따른 다른 전반적인 실시예는 제1 면 및 상기 제1 면에 평행한 제2 면을 수반한, 하나 이상의 전기 부품들에 대한 부품 패키지의 제조방법에 관한 것이다. 상기 예시적인 방법은 리드프레임의 상기 제1 면 및 제2 면 사이에 제1 전기 절연 물질의 몸체를 배치하는 단계를 포함하고, 상기 리드프레임은 상기 패키지의 상기 제1 면에 평행한 제1 면, 상기 패키지의 상기 제1 면에 평행한 제2 면, 상기 리드프레임의 제1 면 및 제2 면 사이의 두께, 부품 부착 영역, 및 복수개의 제1 리드들을 가진다. 각각의 상기 제1 리드는 적어도 상기 부품 부착 영역 내에 배치되는 내부 부분, 및 상기 리드프레임의 두께와 실질적으로 동일한 두께를 가지는 외부 부분을 가진다. 상기 내부 부분은 상기 리드프레임의 두께보다 더 작은 두께를 가진다. 상기 제1 몸체는 상기 몸체 내에 리세스가 형성되도록 배치되며, 상기 리세스는 상기 리드프레임의 부품 영역 위에 위치한다. 상기 예시적인 방법은 상기 리세스 내에 적어도 하나의 전기 부품을 배치하는 단계 및 상기 적어도 하나의 전기 부품의 복수개의 전도성 영역들을 상기 제1 리드들의 적어도 일부의 상기 내부 부분들에 전기적으로 연결하는 단계를 더 포함한다. 상기 방법은 또한 상기 적어도 하나의 전기 부품에 인접하여 상기 리세스 내에 제2 전기 절연 물질의 몸체를 배치하는 단계를 포함한다. 상기 방법의 어떠한 수행들에서, 상기 리드프레임은 외부 부분들을 가지지만 내부 부분들을 가지지 않는 복수개의 제2 리드들을 포함할 수 있다.
본 발명은 본 발명에 따른 패키지 어셈블리들 및 패키지들을 포함하는 시스템들을 포함하며, 각각의 이러한 시스템은 연결 기판 및 상기 연결 기판에 부착되는 본 발명에 따른 패키지 또는 패키지 어셈블리를 가지며, 전기적 연결들이 이러한 구성들을 수반하여 이루어진다.
발명의 상기 일반적인 실시예들 및 다른 실시예들은 도면들을 참조하여 상세한 설명에서 기술된다. 도면들에서, 동일한 번호들은 동일한 요소들을 언급할 수 있으며 그리고 어떠한 요소들에 대한 기술은 반복되지 않을 수 있다.
패키지들은 리드프레임의 두께와 실질적으로 동일한 두께들을 가지면서 제조될 수 있으며, 이에 의하여 매우 얇은 반도체 다이 패키지들 및 부품 패키지들을 제공한다. 얇은 패키지는 다이와 외부 히트 싱크 사이의 거리를 최소화함으로써 우수한 열적 성능을 제공하고, 연결 거리 및 리드 거리들을 최소화함으로써 우수한 전기적 특성을 제공한다. 나아가, 리드들의 내부 부분들은 산업 표준 핀-아웃에 부합하도록 구성될 수 있다.
도 1은 본 발명에 따른 패키지 어셈블리의 예시적인 실시예의 상부 투시도이다.
도 2는 본 발명에 따른 패키지 어셈블리의 예시적인 실시예의 하부 투시도이다.
도 3은 본 발명에 따른 제1의 예시적인 반도체 다이 패키지의 단면도이다.
도 4 내지 도 6은 본 발명에 따른 예시적인 방법에 따라 제조된 예시적인 패키지의 다양한 도면들을 도시한다.
도 7 내지 도 10은 본 발명에 따른 다른 예시적인 방법에 따라 제조된 예시적인 패키지의 다양한 도면들을 도시한다.
도 11은 본 발명에 따른 예시적인 시스템을 도시한다.
도 12는 본 발명에 따른 예시적인 패키지 어셈블리에 의해 패키지될 수 있는 예시적인 회로의 개요적인 다이어그램을 도시한다.
도 13 내지 도 16은 본 발명에 따른 도 12의 회로를 하우징하기 위한 패키지 어셈블리의 예시적인 패키지들의 세트들의 예시적인 리드 패턴들을 도시한다.
본 발명은 발명의 예시적인 실시예들이 도시된 첨부한 도면들을 참조하여 이하에서 더욱 상세하게 설명된다. 그러나 본 발명은 다른 형태로 실시될 수 있으며 여기에서 설명된 실시예들에 한정되어 해석되지 않아야 한다. 오히려, 본 발명의 개시가 완전하며 철저하고 당업자에게 발명의 범위를 충분히 전달할 수 있도록 이러한 실시예들이 제공된다. 도면들에서, 층들 및 영역들의 두께들은 명료성을 위하여 과장될 수 있다. 동일한 참조 번호들은 명세서에 걸쳐 동일한 요소들을 지칭하기 위하여 사용된다. 상기 요소들은 다른 실시예들에 대하여 다른 상호 관계 및 다른 위치들을 가질 수 있다.
어떠한 층이 다른 층 또는 기판 "상에" 위치한다고 언급될 때, 상기 다른 층 또는 기판의 직접 상에 위치할 수 있거나, 또는 개재하는 층들이 또한 존재할 수 있다는 것이 또한 이해될 수 있다. 도면들에서, 층들 및 영역들의 두께들 및 크기들은 명료하도록 과장되며, 그리고 도면들에서 동일한 참조 번호들은 동일한 요소들을 지칭한다. 층, 영역 또는 기판과 같은 어떠한 요소가 다른 요소 "상에", 다른 요소에 "연결되어", 다른 요소에 "전기적으로 연결되어", 다른 요소에 "결합되어", 또는 다른 요소에 "전기적으로 결합되어" 위치한다고 언급될 때, 상기 요소는 상기 다른 요소의 직접 상에, 상기 다른 요소에 직접 연결되어, 상기 다른 요소에 직접 결합될 수 있거나 또는 하나 또는 둘 이상의 개재하는 요소들이 존재할 수 있다는 것이 또한 이해될 수 있다. 반대로, 어떠한 요소가 다른 요소의 "직접 상에", 다른 요소에 "직접 연결되어", 또는 다른 요소에 "직접 결합되어"라고 언급될 때는, 개재하는 요소들 또는 층들이 존재하지 않는다. 여기에서 사용되는 "및/또는" 이라는 용어는 하나 또는 둘 이상의 관련된 기재 항목들의 임의의 그리고 모든 조합들을 포함한다.
여기에서 사용되는 용어들은 단지 본 발명의 도해적인 목적들을 위한 것이며 본 발명의 범위 또는 의미를 한정하기 위하여 해석되지 않아야 한다. 본 명세서에서 사용될 때, 문맥의 취지에서 특별한 경우를 확실하게 지칭하지 않는다면, 단수의 형태는 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 "포함한다" 및/또는 "포함하는" 이라는 표현들은 언급된 형상들, 숫자들, 단계들, 동작들, 공정들, 부재들, 요소들, 및/또는 이들의 그룹들을 한정하지 않으며, 또한 하나 또는 둘 이상의 다른 다양한 형상들, 숫자들, 단계들, 공정들, 부재들, 요소들, 및/또는 이들의 그룹들의 존재 또는 부가, 또는 이들의 부가를 배제하지 않는다. "위에", "상의", "아래에", "하의" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 설명되는 것처럼 하나의 요소 또는 특징들의 관계를 다른 요소(들) 또는 특징(들)에 대하여 설명하기 위하여 기술상의 편의를 위하여 여기에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 설명되는 방향 뿐만 아니라 사용 또는 동작에서 소자(예를 들어, 패키지)의 다른 방향들을 포함하도록 의도한다는 것이 이해될 수 있다. 예를 들어, 도면에서 소자가 뒤집힌다면, 다른 요소들 또는 특징들의 "아래에" 또는 "하에" 있는 것으로 설명되는 요소들이 상기 다른 요소들 또는 특징들 "위에" 또는 "상에" 위치할 수 있다. 따라서, 예를 들어 "상의" 라는 용어는 위아래 방향들을 모두 포함할 수 있다.
여기에서 사용되는 것처럼, "제1", "제2" 등과 같은 용어들은 다양한 부재들, 부품들, 영역들, 층들, 및/또는 부분들을 설명하기 위하여 사용된다. 그러나 상기 부재들, 부품들, 영역들, 층들, 및/또는 부분들은 이러한 용어들에 의하여 한정되지 않는다는 것은 명백하다. 상기 용어들은 하나의 부재, 부품, 영역, 층, 또는 부분을 다른 부재, 부품, 영역, 층, 또는 부분과 구분하기 위하여 사용된다. 따라서, 기술되는 제1 부재, 부품, 영역, 층, 또는 부분은 본 발명의 범위를 벗어나지 않으면서, 제2 부재, 부품, 영역, 층, 또는 부분을 또한 언급할 수 있다.
도 1은 본 발명에 따른 패키지 어셈블리(10)의 예시적인 실시예의 상부 투시도를 도시하고, 도 2는 본 발명에 따른 패키지 어셈블리(10)의 예시적인 실시예의 하부 투시도를 도시한다. 어셈블리(10)는 상부면(11), 하부면(12), 및 서로의 상에 적층되고 어셈블리(10)의 면들(11 및 12) 사이에 배치되는 네 개의 부품 패키지들(100a-100d)을 포함한다. 패키지들(100a-100d)은 복수개의 노출된 리드들(114a-114d)을 각각 포함하는데, 상기 리드들은 바람직하게는 상기 패키지들의 주변부들에 위치하고 상기 패키지들의 주면(major surface)들에서 노출된다. 패키지들(100a 및 100b)의 복수개의 상기 노출된 리드들은 각각의 전기 도전성 물질의 몸체들(15a)에 의해 서로 전기적으로 연결되는데, 상기 전기 도전성 물질의 몸체는 리플로우된 솔더, 큐어링된 도전성 폴리머 등을 포함할 수 있다. 유사하게, 패키지들(100b 및 100c)의 복수개의 상기 노출된 리드들은 각각의 전기 도전성 물질의 몸체들(15b)에 의해 서로 전기적으로 연결되고, 패키지들(100c 및 100d)의 복수개의 상기 노출된 리드들은 각각의 전기 도전성 물질의 몸체들(15c)에 의해 서로 전기적으로 연결된다. 각각의 패키지(100a-100d)는 하나 이상의 전기 부품들을 포함할 수 있으며, 상기 전기 부품들의 각각은 반도체 다이를 포함할 수 있다. 둘 이상의 패키지들은 동일한 세트의 전기 부품들을 포함할 수 있는데, 상기 전기 부품들은 동일한 방식으로 또는 다른 방식들로 상기 패키지 리드들에 연결될 수 있으며, 또는 둘 이상의 패키지들은 다른 세트들의 전기 부품들을 포함할 수 있다. 적층체에서 상부 패키지는, 본 경우에서는 패키지(100a)는, 패키지의 상부 주면 상에 형성된 전기 절연 물질의 층(160a)을 포함할 수 있다.
도 3은 패키지들(100a-100d)의 어느 하나에 사용될 수 있는 제1의 예시적인 전기 부품 패키지(100)의 단면도이다. 패키지(100)는 제1 면(111), 제1 면(111)에 평행한 제2 면(112), 상기 제1 면 및 제2 면 사이의 두께(T), 부품 부착 영역(113), 및 복수개의 리드들(114)을 가지는 리드프레임(110)을 포함한다. 부품 부착 영역(113)은 리드프레임의 제2 면(112)에서 출입(accessible)할 수 있다(즉, 부품들이 제2 면(112)을 지나서 영역으로 삽입될 수 있다). 리드들(114)의 각각은 리드프레임의 두께와 실질적으로 동일한(예를 들어, 10% 이내까지) 두께를 가지고 바람직하게는 리드프레임의 제1 면(111) 및 제2 면(112)과 같은 높이를 가지는 외부 부분(116)을 가진다. 리드들(114)의 일부는 적어도 부품 부착 영역(113) 내에 배치되는 내부 부분들(115)을 가지는데, 각각의 내부 부분은 리드프레임의 두께(T)보다 더 작은 두께를 가진다. 각각의 내부 부분(115)은 리드프레임의 리드(114)의 외부 부분(116)과 일체적으로 형성되는데(함께 형성되거나 내부 부분과 외부 부분 사이에 매개부를 개재하여 형성되는데), 이것은 내부 부분과 외부 부분이 적어도 하나의 공통된 물질 몸체로부터 형성되고 상기 물질의 조성은 상기 리드를 따라 실질적으로 변화하지 않는다는 것을 의미한다. 오직 외부 부분들(116)을 가지는 리드들(114)은 수직 적층 패키지들 사이에서 신호들을 전달하기 위하여 사용될 수 있다. (내부 부분 및 외부 부분을 가지는 리드들도 또한 수직 적층 패키지들 사이에서 신호들을 전달할 수 있다.)
패키지(100)는 리드프레임의 제1 면(111) 및 제2 면(112) 사이에 배치되고, 부품 부착 영역(113) 상에 배치되는, 적어도 하나의 반도체 다이(120)(또는 전기 부품(120))을 더 포함할 수 있다. 반도체 다이(120)(또는 전기 부품(120))는 제1 면(121), 제1 면(121)에 대향하는 제2 면(122), 및 제1 면(121)에 배치되는 복수개의 전도성 영역들(124)을 가진다. 전도성 영역들(124)은 예를 들어, 접착제(125)의 몸체들에 의하여, 리드프레임의 리드들(114)의 일부의 내부 부분들(115)에 전기적으로 연결된다. 이러한 점에서, 다이(120)(또는 부품(120))은 내부 부분들(115)에 플립-칩 본딩될 수 있다. 내부 부분들(115)의 전부가 다이(120)에 전기적으로 연결될 필요는 없다.
리드프레임의 리드들(114) 사이와 리드프레임(110) 및 다이(120) 사이에 갭(140)이 존재한다. 전기 절연 물질의 몸체(145)가 갭(140)에 배치된다. 몸체(145)는 바람직하게는 리드들(114)의 외부 부분들(116)이 노출되면서 리드프레임의 제1 면(111) 및 제2 면(112) 사이에 배치되며, 절연층(160)을 제공하기 위하여 제2 면(112) 위로 신장할 수 있다. 층(160)이 존재한다면, 층(160)의 부분들(162)이 외부 부분들(116)의 면들을 노출시키기 위하여 생략되거나 제거된다. 몸체(145)의 상부면은 바람직하게는 리드프레임(110)의 상부면과 패키지(100)의 제2 면(112)과 같은 높이를 가진다. 실질적으로 같은 높이를 가진다는 것은, 면들 사이의 높이들의 차이가 100 미크론 이하이다. 통상적으로 상기 차이는 50 미크론 이하이다. 몸체(145)가 층(160)을 제공하지 않는 경우에서는, 몸체(145)의 하부면은 바람직하게는 리드프레임(110)의 하부면과 패키지(100)의 제1 면(111)과 동일한 높이를 가진다. 어떠한 실시예들에서, 몸체(145)는 부품(120)의 하부면(122) 및 측면들을 둘러싼다.
이러한 몸체에서, 패키지들은 리드프레임(110)의 두께와 실질적으로 동일한 두께들을 가지면서 제조될 수 있으며, 이에 의하여 매우 얇은 반도체 다이 패키지들 및 부품 패키지들을 제공한다. 통상적인 리드프레임 두께들은 100 미크론 내지 250 미크론의 범위를 가지며, 그리고 본 발명에 따른 패키지들은 이러한 두께들만큼 얇을 수 있다. 따라서, 도 1 및 도 2에서 도시된 네 개의 적층된 부품 패키지들(100a-100d)의 어셈블리(10)는 0.1 mm의 두께, 0.5 mm의 폭, 및 0.8 mm의 길이인 반도체 다이들에 대하여 1mm 이하의 두께, 2 mm의 폭, 및 2.5 mm의 길이를 가질 수 있다. 얇은 패키지는 다이와 외부 히트 싱크 사이의 거리를 최소화함으로써 우수한 열적 성능을 제공하고, 연결 거리 및 리드 거리들을 최소화함으로써 우수한 전기적 특성을 제공한다. 나아가, 리드들(114)의 내부 부분들(115)은 산업 표준 핀-아웃에 부합하도록 구성될 수 있다. 리드들(114)은 또한 칩의 연결 패드들을 산업 표준 패턴으로 재분산하기 위하여 다이(작은 다이에 대한 것처럼)로부터 외부로 펼쳐질 수 있다. 또한, 리드들(114)의 인접한 외부 부분들(115) 사이의 센터-투-센터 이격 거리는 0.4 mm 만큼 작을 수 있는데, 이는 고밀도 리드들을 가질 수 있는 능력을 제공한다. 이러한 모든 특징들은 초박형 부품들을 필요로 하는 휴대용 장치들 및 소자들에 사용하기 위하여 패키지(100)를 우수한 선택이 될 수 있게 한다.
도 1 및 도 2를 다시 참조하면, 패키지들(100a-100d)은 동일한 회로들(및 부품들 및/또는 반도체 다이들)을 가질 수 있는데, 이 경우 각각의 회로는 전기적으로 병렬로 연결된다. 병렬 연결은 예를 들어, 전력-처리 회로의 전류 처리 능력을 증가시킴으로써, 패키지(100a)의 점유공간 내에서 증가된 회로 성능을 제공할 수 있다. 다른 가능성으로서, 패키지들 중의 두 개는 동일한 회로들을 가질 수 있고 전력-처리 장치들을 포함할 수 있으며, 이에 반하여 제3 및 제4 패키지들은 다른 두 패키지들에서 전력 처리 장치를 제어하기 위한 제어 회로들과 같은, 다른 회로들을 가진다. 이러한 구성은 패키지(100a)의 점유공간 내에서 회로 성능 및 기능성을 증가시키기 위하여 사용될 수 있다. 또 다른 가능성으로서, 모든 네 개의 패키지들은 다른 회로들을 가질 수 있다. 이러한 구성은 패키지(100a)의 점유공간 내에서 회로 기능성을 증가시키기 위하여 사용될 수 있다. 다른 패키지들의 적층 연결을 원활하게 하기 위하여, 패키지들을 위한 리드들(114)의 레이아웃이 다를 수 있다. 패키지들(100a-100d)은 하나의 패키지의 제1 면(111)이 다른 패키지의 제2 면(112)와 대면하도록 적층될 수 있다. 하나 이상의 패키지들이 이러한 방향과 역으로 되고, 제2 면들(112)이 다른 패키지들의 제2 면들과 대면하거나 제1 면들(111)이 다른 패키지들의 제1 면들과 대면하도록 상기 패키지들이 또한 적층될 수 있다.
도 4 내지 도 6은 패키지(100)(그리고, 패키지들(100a-100d))을 제조하는 예시적인 방법을 도해한다. 도 4를 참조하면, 예시적인 방법은 반도체 다이(120)(또는 전기 부품(120))과 리드프레임(110)을 함께 결합하는 단계를 포함한다. 이는 도전성 접착제의 몸체들(125)을 리드들(114)의 내부 부분들(115) 상에, 또는 다이(120)의 전도성 영역들(124) 상에, 또는 두 가지 모두의 상에, 배치하는 단계를 포함하며, 이후에 부품들(110 및 120)을 함께 결합하는 단계가 뒤따른다. 몸체들(125)은 그 다음에 (몸체들(125)이 솔더를 포함하는 경우에서처럼) 리플로우될 수 있으며, 또는 (몸체들(125)이 도전성 폴리머를 포함하는 경우에서처럼) 열, 자외선 광, 또는 화학적 반응에 노출될 수 있다. 어셈블리(400)는 도 5에서 도시된 것처럼, 이러한 반응들로부터 유래한다. 도 4 및 도 5가 리드프레임(110)의 내부 부분들(115)에 다이(120)가 플립-칩 장착되는 단계를 도해하지만, 다른 연결 방법들이 사용될 수 있다는 것이 이해될 수 있다.
도 5를 참조하면, 전기 절연 물질의 몸체(145)가 부품들(110 및 120) 주변의 갭(140) 내에, 그리고 리드프레임(110)의 면들(111 및 112) 사이에 배치될 수 있으며, 결국 상기 몸체는 고상화되며 다이(120) 및 리드들(114)에 부착된다. 반응의 결과가 도 6에 도시된다. 반응은 통상적인 몰딩 장비 내에 어셈블리(400)를 위치시킴으로써 용이하게 구현될 수 있다. 몰딩 장비의 요소들이 어셈블리(400)와 접촉하여 배치되기 이전에 또는 이후에, 몸체(145)가 액상의 형태로 갭(140)내로 주입될 수 있고, (물질의 특성에 따라서, 예를 들어, 냉각, 가열, 화학적 반응, 큐어링, 및/또는 자외선 광 노출에 의해서) 고상화 되도록 허용될 수 있다. 임의의 알려진 몰딩 물질들, 몰딩 장치들, 및 몰딩 방법들이 사용될 수 있다. 전기 절연 물질의 몸체(145)가 스크린-프린팅과 유사한, 임의의 알려진 밀봉 프린팅 방법을 사용하여 갭(140) 내로 배치될 수도 있다. 상기 프린팅은 리드프레임의 임의의 면에서부터 발생할 수 있다. 제2 면(112)으로부터의 프린팅은 덮이지 않는 부분들(162)을 가지는 전기 절연 물질의 층(160)을 형성하는 것을 용이하게 촉진시킬 수 있다(도 3 참조).
바람직하게는 몸체(145)는 많은 실시예들에서 리드프레임의 표면들과 동일한 높이를 가지면서 형성되기 때문에, 또 다른 접근이 가능하다. 이러한 접근에서, 임시의 릴리스(release) 층이 일렬의 부착된 어셈블리들(400)(예를 들어, 어셈블리들 덩어리)의 하부면에 부착된다. 어셈블리들(400)은 평평하고, 비접착성의 플랫폼 상에서 이동하고, 닥터 블레이드(doctor blade)의 아래에서 이동한다. 상기 닥터 블레이드는 상기 플랫폼 상에 위치하고 상기 어셈블리들의 상부면과 접촉한다. 뜨거운 몰딩 물질이 닥터 블레이드의 앞에서, 상기 블레이드의 업스트림(upstream) 면 상에 배치될 수 있으며, 이것은 이후에 동시에 상기 어셈블리들의 상부면들과 같은 높이를 가지면서 갭들 내부로 상기 물질을 주입하게 한다. 닥터 블레이드의 다운스트림(downstream) 면 상에서, 상기 몰딩 물질이 냉각되고 고상화되도록 한다. 패키지들(100)은 이후에 커팅에 의하여 어셈블리들(400)로부터 분리될 수 있다. 레이저 및/또는 다이 소와 같은, 임의의 알려진 커팅 장비가 사용될 수 있다.
도 7 내지 도 10은 패키지(100)(및 패키지들(100a-100d))을 제조하는 또 다른 예시적인 방법을 도해한다. 도 7을 참조하면, 전기 절연 물질의 몸체(145)가 리드프레임(110)의 면들(111 및 112) 사이에서, 그리고 리드들(114)의 내부 부분들(115) 상에 형성된 리세스(413)를 가지면서, 배치된다. 몸체(145)는 몸체(145)가 고상화되고 리드들(114)에 부착되도록 배치된다. 리세스(413)를 형성하기 위한 돌출 메사를 가지는 통상적인 몰딩 장비 내에 리드프레임(110)을 배치함으로써 상기 공정은 용이하게 구현될 수 있다. 최종의 어셈블리가 도면에서 400'으로 도시된다. 상기 몰딩 장비의 요소들이 리드프레임(110)과 접촉하여 배치되기 이전에 또는 이후에, 몸체(145)가 액상의 형태로 리드프레임(110) 상에 배치될 수 있고, 이후에 (상기 물질의 특성들에 따라 예를 들어 냉각, 가열, 화학적 반응, 큐어링, 및/또는 자외광 노출에 의하여) 고상화된다. 임의의 알려진 적절한 몰딩 물질들, 몰딩 장비들, 및 몰딩 방법들이 사용될 수 있다. 몸체(145)가 다이(120)와 전기적으로 연결하는 것을 허용하도록 형성되고 배치된 이후에, 내부 부분들(115)의 일부들이 노출된다. 필요하다면, 리세스(413)의 하부로부터 임의의 플래싱(flashing)을 세정하기 위하여 세정 공정이 수행될 수 있다.
도 8을 참조하면, 상기 예시적인 방법은 반도체 다이(120)(또는 전기 부품(120))과 어셈블리(400')를 함께 결합하는 단계를 더 포함하며, 상기 어셈블리(400')는 리드프레임(110) 및 몸체(145)를 포함한다. 상기 방법은 리드들(114)의 내부 부분들(115) 상에, 또는 다이(120)의 전도성 영역들(124) 상에, 또는 두 가지 모두의 상에 도전성 접착제의 몸체들(125)을 배치하는 단계를 포함할 수 있으며, 후속으로 다이가 리세스(413) 내에 배치되면서 부품들(400' 및 120)을 함께 결합하는 단계가 수반된다. 몸체들(125)은 이후에 (몸체들(125)이 솔더를 포함하는 경우에서는) 리플로우될 수 있으며, 또는 (몸체들(125)이 도전성 폴리머를 포함하는 경우에서는) 열, 자외광, 또는 화학적 반응에 노출될 수 있다. 이러한 방법으로, 다이(120)는 리세스(413) 내에 배치되고 복수개의 다이의 전도성 영역들은 제1 리드들의 적어도 일부의 내부 부분들에 전기적으로 연결된다. 도 8은 리드프레임(110)의 내부 부분들(115)에 플립-칩 본딩되는 다이(120)를 도해하지만, 다른 연결 방법들이 가능하다는 것을 이해할 수 있다. 예를 들어, 내부 부분들(115)은 리세스(413)의 주변부에서 이격될 수 있으며, 다이의 후면은 리세스(413)의 후면에 접착될 수 있으며, 그리고 와이어본드들이 내부 부분들(115)과 전도성 영역들(124)을 전기적으로 연결하기 위하여 사용될 수 있다.
도 9를 참조하면, 예시적인 방법은 다이(120) 및 리세스(413) 사이의 갭 내에 전기 절연 물질의 제2 몸체(145')를 배치하는 단계를 더 포함한다. 몸체(145')는 몸체(145)와 동일한 물질을 포함할 수 있으며, 바람직하게는, 모세관 작용에 의하여 다이(120)의 아래로 흐를 수 있는, 언더필 물질을 포함한다. 언더필 물질의 몸체(145')는 디스펜싱 장비(445)에 의하여 액상의 형태로 배치될 수 있고, 이후에 (상기 물질의 특성들에 따라, 예를 들어, 냉각, 가열, 화학적 반응, 큐어링, 및/또는 자외광 노출에 의하여) 고상화된다. 몸체(145')는 다이의 후면을 전기적으로 절연하기 위하여 다이(120)의 노출된 제2 면(122) 상에 배치될 수도 있다. 최종적인 어셈블리(400')는 도 10에서 도시된다. 이후에 패키지들(100)은 커팅에 의하여 어셈블리(400')로부터 분리될 수 있다. 레이저 및/또는 다이 소와 같은, 임의의 알려진 커팅 장비가 사용될 수 있다.
그러므로 리드프레임(110), 전기 부품(120), 및 전기 절연 물질의 몸체(145)가 다른 시간 순서로 함께 결합될 수 있다는 것을 이해하여야 한다. 따라서, 여기에서 개시되고 권리가 주장된 임의의 방법들의 공정의 성과는 다른 공정의 완성 상에서 서술되지 않으며, 상기 공정들은 서로에 대하여 임의의 시간 순서로, 동시의 수행 및 다양한 공정들의 삽입된 수행을 포함하여, 수행될 수 있다. (삽입된 수행은, 예를 들어, 둘 이상의 공정들의 일부가 혼합된 방식으로 수행될 때 발생한다.) 따라서, 본 발명의 방법 청구항들이 공정들의 세트를 인용하지만, 상기 방법 청구항들은 청구항에 기재된 공정들의 순서에 한정되지 않으며, 대신에 동시의 그리고 삽입된 공정의 수행을 포함하여, 만일 청구항 표현으로 (예를 들어, 하나의 공정이 다른 공정에 앞선다거나 후속한다고 명시적으로 언급함으로써) 다르게 특정하지 않는다면, 상기 가능한 모든 순서들과 앞에서 명시적으로 기술되지 않은 다른 가능한 순서들을 다룬다.
앞에서 설명한 반도체 다이 패키지들은 회로 보드들 상에 장착된 패키지들을 수반한 회로 보드들을 포함한 전기적 어셈블리들에서 사용될 수 있다. 상기 반도체 다이 패키지들은 전화기, 컴퓨터 등과 같은 시스템들에서 사용될 수도 있다. 하나 이상의 전기 부품이 더 높은 기능성과 회로 밀도를 제공하기 위하여 리드프레임(110)과 결합될 수 있다는 것을 이해할 수 있다.
도 11은 복수개의 전기 연결 패드들(315)을 가지는 연결 보드(310), 연결 보드(310)의 상부면 상에 배치된 패키지(100d), 패키지(100d) 상에 배치된 패키지(100c), 패키지(100c) 상에 배치된 패키지(100b), 및 패키지(100b) 상에 배치된 패키지(100a)를 포함하는 예시적인 시스템(300)의 측면도이다. 패키지들(100a-100d)의 리드들(114)은 앞에서 설명한 것처럼, 도전성 접착제의 몸체들(15a-15c)에 의하여 전기적으로 연결된다. 패키지(100d)의 리드들(114)은 솔더, 전기 전도성 폴리머 등을 포함할 수 있는, 전기 도전성 접착제의 해당하는 몸체들(305)에 의해 각각의 패드들(315)에 전기적으로 연결된다. 시스템(300)은 또한 접착 몸체들(305)에 의해 각각의 패드들(315)에 또한 전기적으로 연결되는 전기적 패키지(304)를 포함한다. 패키지(304)는 수동 전자공학적 부품을 포함할 수 있거나, 또는 패키지들(100a-100d)과 동일한 구성 또는 다른 구성을 가지는 패키지를 포함할 수 있고, 연결 기판(310) 내에 또는 연결 기판(310) 상에 배치된 하나 이상의 전기 트레이스들(311)에 의해 패키지(100d)에 전기적으로 연결될 수 있다. 패키지(100d)는 도 3에 도시된 것처럼, 그 제2 면(112)이 연결 기판(310)과 대면하도록 장착될 수 있거나, 그 제1 면(111)이 연결 기판(310)과 대면하도록 장착될 수 있다. 후자의 경우에서, 패키지(100)가 반대 방향으로 존재할 때, 바람직하게는 리드들(114) 상의 층(160)의 부분들이 제거된다. 그러나 솔더 접착 몸체들(305)이 리드들(114)의 측면들에 부착될 수 있기 때문에(비록 이것은 상기 패키지의 유효 점유공간을 증가시키더라도) 상기 제거가 반드시 필요하지는 않다.
도 12는 도 1 및 도 2에 도시된 예시적인 패키지들(100a-100d)에 의하여 수행될 수 있는 예시적인 회로(500)를 도시한다. 회로(500)는 헤드폰 또는 스테레오 스피커들의 세트와 같은, 두 개의 다른 목적지(destination) 사이에서 2-채널 오디오 시그널을 스위칭하는 스테레오 오디오 스위치이다. 이러한 스위치들은 개인용 전자공학적 장치 분야들에서 유용하다. 상기 회로는 아래의 표 1에서 도시된 시그널들을 포함한다.
회로 시그널들 용도(use)
Input Ch1+,Ch1 - 소스 왼쪽 채널
Input Ch2+,Ch2- - 소스 오른쪽 채널
Output ChA+,ChA - 목적지 A, 왼쪽 채널
Output ChB+,ChB - 목적지 B, 왼쪽 채널
Output ChC+,ChC - 목적지 A, 오른쪽 채널
Output ChD+,ChD - 목적지 B, 오른쪽 채널
VCC - 파워(Power)
GND - 그라운드(Ground)
SELECT - 목적지 A 및 B 사이에서 선택
표 1
상기 회로는 네 개의 아날로그 스위치들을 포함하고, 각각의 아날로그 스위치는 다음과 같은 여섯 개의 전도성 영역들(단자들)을 수반한 개별의 반도체 다이 상에서 구현된다: 파워를 받는 VCC, 그라운드를 받는 GND, 선택 시그널을 받는 S, 아날로그 스위치의 공통 단자에 연결하는 COM, 아날로그 스위치의 제1폴에 연결하는 BO, 및 아날로그 스위치의 제2폴에 연결하는 BI. 도 13 내지 도 16은 상기 회로에 대하여, 패키지들(100d, 100c, 100b, 및 100a) 각각의 리드 레이아웃들을 도시한다. 리드들은 번호 1-16이고, 이러한 번호들은 도 12의 회로에서 나타난다.
앞에서 설명한 예들의 일부는 MLP-타입 패키지들(몰디드 리드리스 패키지들)과 같은 "리드리스" 타입 패키지에 관한 것이며, 상기 리드들의 단자 말단부들은 몰딩 물질의 측면 에지들을 지나서 신장하지 않는다. 본 발명의 실시예들은 또한 리디드 패키지들을 포함할 수 있으며, 상기 리드들은 상기 몰딩 물질의 측면들을 지나서 신장한다.
단수의 임의의 표현은 특별히 반하여 언급하지 않는다면 하나 이상을 의미하도록 의도된다.
여기에서 사용되는 용어들 및 표현들은 설명의 용어로서 사용되며 한정의 용어로 사용되는 것이 아니며, 그리고 이러한 용어들 및 표현들의 사용에서 도시되고 설명된 특징들의 등가물들을 배제하는 의도는 없으며, 이것은 주장된 발명의 범위 내에서 다양한 변경들이 가능하다는 것으로 이해된다.
나아가, 발명의 하나 이상의 실시예들의 하나 이상의 특징들은 발명의 범위를 벗어나지 않는 한 발명의 다른 실시예들의 하나 이상의 특징들과 결합될 수 있다.
본 발명이 도해된 실시예들에 대하여 특별히 설명되더라도, 다양한 변형들, 변경들, 응용들, 및 등가의 배열들이 본원에 근거하여 이루어질 수 있으며 발명의 범위 및 첨부된 청구항들의 범위 이내에서 의도된다는 것이 이해될 수 있다.
114 : 리드들
120 : 반도체 다이
115 : 내부 부분
116 : 외부 부분
124 : 전도성 영역들
145 : 전기 절연 물질의 몸체

Claims (22)

  1. 제1 면, 상기 제1 면에 평행한 제2 면, 상기 제1 면과 상기 제2 면 사이의 두께(thickness), 부품 부착 영역, 및 복수개의 제1 리드들을 포함하는 리드프레임으로서, 각각의 상기 제1 리드는 상기 리드프레임의 두께보다 더 작은 두께를 가지며 적어도 상기 부품 부착 영역 내에 배치되는 내부 부분, 및 상기 리드프레임의 두께와 실질적으로 동일한 두께를 가지는 외부 부분을 가지는, 상기 리드프레임;
    상기 리드프레임의 제1 면 및 제2 면 사이에서 그리고 상기 부품 부착 영역 위에 배치되는 적어도 하나의 전기 부품으로서, 상기 적어도 하나의 전기 부품은 제1 면, 상기 제1 면에 대향하는 제2 면, 및 상기 전기 부품의 제1 면에 배치되는 복수개의 전도성 영역들을 가지며, 복수개의 상기 전도성 영역들은 상기 리드프레임의 제1 리드들의 적어도 일부의 내부 부분들에 전기적으로 연결(couple)되는, 상기 적어도 하나의 전기 부품; 및
    상기 리드프레임의 적어도 상기 제1 면 및 제2 면 사이에 배치되는 전기 절연 물질의 몸체(body);를 포함하는 전기 부품 패키지.
  2. 제1항에 있어서,
    상기 전기 절연 물질의 몸체의 적어도 하나의 면은 상기 패키지의 일면과 실질적으로 같은 높이이며, 그리고 상기 제1 리드들의 상기 외부 부분들은 상기 패키지의 하나 이상의 면들에서 노출되는 것을 특징으로 하는 전기 부품 패키지.
  3. 제1항에 있어서,
    각각의 제1 리드의 상기 내부 부분 및 상기 외부 부분은 공통의 물질 몸체로부터 일체로(integrally) 형성되는 것을 특징으로 하는 전기 부품 패키지.
  4. 제1항에 있어서,
    상기 전기 부품은 복수개의 제1 리드들의 상기 내부 부분들에 플립-칩(flip-chip) 본딩된 반도체 다이를 포함하는 것을 특징으로 하는 전기 부품 패키지.
  5. 제1항에 있어서,
    상기 전기 절연 물질의 몸체는 상기 적어도 하나의 전기 부품의 상기 제1 면 및 상기 제2 면 중의 적어도 하나의 상에 배치되는 것을 특징으로 하는 전기 부품 패키지.
  6. 제1항에 있어서,
    상기 전기 절연 물질의 몸체는 복수개의 제1 리드들의 상기 내부 부분들 상에 위치하는 리세스(recess)를 포함하며, 그리고 상기 적어도 하나의 전기 부품은 상기 리세스 내에 배치되는 것을 특징으로 하는 전기 부품 패키지.
  7. 제6항에 있어서,
    상기 리세스 내에 상기 패키지 층의 상기 적어도 하나의 반도체 다이에 인접(adjacent)하여 배치되는 제2 전기 절연 물질의 몸체를 더 포함하는 것을 특징으로 하는 전기 부품 패키지.
  8. 제7항에 있어서,
    상기 적어도 하나의 전기 부품의 상기 노출된 면들은 상기 제2 전기 절연 물질의 몸체에 의해 덮여지는 것을 특징으로 하는 전기 부품 패키지.
  9. 제1항에 있어서,
    복수개의 상기 제1 리드들의 상기 내부 부분들은 상기 복수개의 제1 리드들의 상기 외부 부분들의 상기 두께보다 더 작은 두께를 가지는 것을 특징으로 하는 전기 부품 패키지.
  10. 제1항에 있어서,
    상기 리드프레임은 복수개의 제2 리드들을 더 포함하고, 각각의 제2 리드는 상기 부품 부착 영역의 외부에 배치되고 상기 리드프레임의 두께와 실질적으로 동일한 두께를 가지는 것을 특징으로 하는 전기 부품 패키지.
  11. 제1 패키지 및 제2 패키지로서, 각각의 패키지는 청구항 제1항에 따른 패키지를 포함하고, 상기 패키지들의 적어도 하나는 외부 부분들을 가지는 복수개의 제2 리드들을 가지는, 상기 제1 패키지 및 제2 패키지; 및
    상기 제1 패키지의 일면과 상기 제2 패키지의 제2 면 사이에 배치되는 전기 도전성 접착제(adhesive)의 복수개의 몸체들로서, 전기 도전성 물질의 각각의 몸체는 상기 제1 패키지의 리드의 외부 부분 및 상기 제2 패키지의 리드의 외부 부분에 전기적으로 연결되는, 상기 전기 도전성 접착제의 복수개의 몸체들; 을 포함하는 패키지 어셈블리.
  12. 제11항에 있어서,
    상기 제1 패키지의 상기 리드들의 상기 내부 부분들은 제1 레이아웃을 가지고, 상기 제2 패키지의 상기 리드들의 상기 내부 부분들은 상기 제1 레이아웃과 다른 제2 레이아웃을 가지는 것을 특징으로 하는 패키지 어셈블리.
  13. 제11항에 있어서,
    상기 제1 패키지의 상기 리드들의 상기 내부 부분들은 제1 레이아웃을 가지고, 상기 제2 패키지의 상기 리드들의 상기 내부 부분들은 상기 제1 레이아웃을 포함하는 제2 레이아웃을 가지는 것을 특징으로 하는 패키지 어셈블리.
  14. 연결 기판 및 상기 연결 기판에 부착되는 청구항 제1항의 상기 전기 부품 패키지를 포함하는 시스템.
  15. 제1 면 및 상기 제1 면에 평행한 제2 면을 가지는 전기 부품 패키지를 제조하는 방법으로서, 상기 방법은
    적어도 하나의 전기 부품과 리드프레임을 함께 결합(assembling)하는 단계로서, 상기 리드프레임은 상기 패키지의 상기 제1 면에 평행한 제1 면, 상기 패키지의 상기 제1 면에 평행한 제2 면, 상기 리드프레임의 제1 면 및 제2 면 사이의 두께, 부품 부착 영역, 및 복수개의 제1 리드들을 가지며, 각각의 상기 제1 리드는 적어도 상기 부품 부착 영역 내에 배치되는 내부 부분, 및 상기 리드프레임의 두께와 실질적으로 동일한 두께를 가지는 외부 부분을 가지며, 상기 내부 부분은 상기 리드프레임의 두께보다 더 작은 두께를 가지며, 상기 적어도 하나의 전기 부품은 상기 적어도 하나의 전기 부품의 면들 중의 하나 상에 배치되는 전도성 영역들을 가지며, 상기 전기 부품의 복수개의 전도성 영역들과 상기 제1 리드들의 적어도 일부의 상기 내부 부분들을 전기적으로 연결하는 단계를 더 포함하는, 상기 적어도 하나의 전기 부품과 리드프레임을 함께 결합하는 단계; 및
    상기 패키지의 상기 제1 면 및 상기 제2 면들 사이에 전기 절연 물질의 몸체를 배치하여 상기 몸체는 상기 패키지의 일면과 실질적으로 같은 높이인 적어도 하나의 면을 가지며 그리고 상기 제1 리드들의 상기 외부 부분들은 상기 패키지의 하나 이상의 면들에서 노출되도록 하는, 상기 패키지의 상기 제1 면 및 상기 제2 면들 사이에 전기 절연 물질의 몸체를 배치하는 단계;를 포함하는 전기 부품 패키지를 제조하는 방법.
  16. 제15항에 있어서,
    상기 적어도 하나의 전기 부품과 리드프레임을 함께 결합하는 단계는 상기 전기 부품의 전도성 영역들이 상기 제1 리드들의 적어도 일부의 내부 부분들과 대면하도록 적어도 하나의 전기 부품을 상기 리드프레임에 플립-칩 본딩하는 단계를 더 포함하는 것을 특징으로 하는 전기 부품 패키지를 제조하는 방법.
  17. 제15항에 있어서,
    상기 전기 절연 물질의 몸체는 상기 패키지의 다른 면과 실질적으로 같은 높이인 제2 면을 가지는 것을 특징으로 하는 전기 부품 패키지를 제조하는 방법.
  18. 제15항에 있어서,
    상기 전기 절연 물질의 몸체는 상기 제1 리드의 외부 부분들이 상기 전기 부품 패키지의 상기 제1 면 및 제2 면에서 노출되도록 배치되는 것을 특징으로 하는 전기 부품 패키지를 제조하는 방법.
  19. 제1 면 및 상기 제1 면에 평행한 제2 면을 가지는 전기 부품 패키지를 제조하는 방법으로서, 상기 방법은,
    리드프레임의 제1 면 및 제2 면 사이에 제1 전기 절연 물질의 몸체를 배치하는 단계로서, 상기 리드프레임은 상기 패키지의 상기 제1 면에 평행한 제1 면, 상기 패키지의 상기 제1 면에 평행한 제2 면, 상기 리드프레임의 제1 면 및 제2 면 사이의 두께, 부품 부착 영역, 및 복수개의 제1 리드들을 가지며, 각각의 상기 제1 리드는 적어도 상기 부품 부착 영역 내에 배치되는 내부 부분, 및 상기 리드프레임의 두께와 실질적으로 동일한 두께를 가지는 외부 부분을 가지며, 상기 내부 부분은 상기 리드프레임의 두께보다 더 작은 두께를 가지며, 상기 제1 몸체는 상기 몸체 내에 리세스가 형성되도록 배치되며, 상기 리세스는 상기 리드프레임의 부품 영역 위에 위치하는, 상기 리드프레임의 상기 제1 면 및 제2 면 사이에 제1 전기 절연 물질의 몸체를 배치하는 단계;
    상기 리세스 내에 적어도 하나의 전기 부품을 배치하고 상기 적어도 하나의 전기 부품의 복수개의 전도성 영역들을 상기 제1 리드들의 적어도 일부의 상기 내부 부분들에 전기적으로 연결하는 단계; 및
    상기 리세스 내에 상기 적어도 하나의 전기 부품에 인접하여 제2 전기 절연 물질의 몸체를 배치하는 단계;를 포함하는 전기 부품 패키지를 제조하는 방법.
  20. 제19항에 있어서,
    상기 적어도 하나의 전기 부품의 복수개의 전도성 영역들을 상기 제1 리드들의 적어도 일부의 상기 내부 부분들에 전기적으로 연결하는 단계는 상기 전기 부품의 전도성 영역들이 상기 제1 리드들의 적어도 일부의 내부 부분들과 대면하도록 적어도 하나의 전기 부품을 상기 리드프레임에 플립-칩 본딩하는 단계를 포함하는 것을 특징으로 하는 전기 부품 패키지를 제조하는 방법.
  21. 제19항에 있어서,
    상기 제1 전기 절연 물질의 몸체를 배치하는 단계는 상기 제1 몸체가 상기 패키지의 일면과 실질적으로 같은 높이를 가지는 적어도 하나의 면을 가지며 상기 제1 리드들의 상기 외부 부분들이 상기 패키지의 하나 이상의 면들에서 노출되도록 상기 물질을 배치하는 단계를 포함하는 것을 특징으로 하는 전기 부품 패키지를 제조하는 방법.
  22. 제21항에 있어서,
    상기 제1 전기 절연 물질의 몸체는 상기 제1 리드들의 상기 외부 부분들이 상기 전기 부품 패키지의 상기 제1 면 및 제2 면에서 노출되도록 배치되는 것을 특징으로 하는 전기 부품 패키지를 제조하는 방법.
KR1020117008991A 2008-09-22 2009-08-12 적층 쿼드 프리-몰디드 부품 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들 KR20110057252A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/235,227 US7829988B2 (en) 2008-09-22 2008-09-22 Stacking quad pre-molded component packages, systems using the same, and methods of making the same
US12/235,227 2008-09-22

Publications (1)

Publication Number Publication Date
KR20110057252A true KR20110057252A (ko) 2011-05-31

Family

ID=42036782

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117008991A KR20110057252A (ko) 2008-09-22 2009-08-12 적층 쿼드 프리-몰디드 부품 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들

Country Status (5)

Country Link
US (1) US7829988B2 (ko)
KR (1) KR20110057252A (ko)
CN (1) CN102160170A (ko)
TW (1) TW201017851A (ko)
WO (1) WO2010033322A2 (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI416637B (zh) 2010-10-15 2013-11-21 Chipmos Technologies Inc 晶片封裝結構及晶片封裝方法
CN102468187A (zh) * 2010-11-05 2012-05-23 南茂科技股份有限公司 芯片封装结构及芯片封装方法
US8420447B2 (en) * 2011-03-23 2013-04-16 Stats Chippac Ltd. Integrated circuit packaging system with flipchip leadframe and method of manufacture thereof
TW201330332A (zh) * 2012-01-02 2013-07-16 Lextar Electronics Corp 固態發光元件及其固態發光封裝體
US9564387B2 (en) * 2014-08-28 2017-02-07 UTAC Headquarters Pte. Ltd. Semiconductor package having routing traces therein
WO2017189367A1 (en) * 2016-04-29 2017-11-02 Uniqarta, Inc. Connecting electronic components to substrates
US20180301402A1 (en) * 2017-04-12 2018-10-18 Texas Instruments Incorporated Integration of a passive component in a cavity of an integrated circuit package

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5198888A (en) 1987-12-28 1993-03-30 Hitachi, Ltd. Semiconductor stacked device
US6423623B1 (en) 1998-06-09 2002-07-23 Fairchild Semiconductor Corporation Low Resistance package for semiconductor devices
US6133634A (en) 1998-08-05 2000-10-17 Fairchild Semiconductor Corporation High performance flip chip package
JP3916854B2 (ja) 2000-06-28 2007-05-23 シャープ株式会社 配線基板、半導体装置およびパッケージスタック半導体装置
US6661082B1 (en) 2000-07-19 2003-12-09 Fairchild Semiconductor Corporation Flip chip substrate design
US6459148B1 (en) 2000-11-13 2002-10-01 Walsin Advanced Electronics Ltd QFN semiconductor package
US6645791B2 (en) 2001-04-23 2003-11-11 Fairchild Semiconductor Semiconductor die package including carrier with mask
US6893901B2 (en) 2001-05-14 2005-05-17 Fairchild Semiconductor Corporation Carrier with metal bumps for semiconductor die packages
JP2002343899A (ja) 2001-05-17 2002-11-29 Sharp Corp 半導体パッケージ用基板、半導体パッケージ
SG111919A1 (en) 2001-08-29 2005-06-29 Micron Technology Inc Packaged microelectronic devices and methods of forming same
US7122884B2 (en) 2002-04-16 2006-10-17 Fairchild Semiconductor Corporation Robust leaded molded packages and methods for forming the same
KR100460063B1 (ko) * 2002-05-03 2004-12-04 주식회사 하이닉스반도체 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
US7061077B2 (en) 2002-08-30 2006-06-13 Fairchild Semiconductor Corporation Substrate based unmolded package including lead frame structure and semiconductor die
US6777800B2 (en) 2002-09-30 2004-08-17 Fairchild Semiconductor Corporation Semiconductor die package including drain clip
US7217594B2 (en) 2003-02-11 2007-05-15 Fairchild Semiconductor Corporation Alternative flip chip in leaded molded package design and method for manufacture
KR100585100B1 (ko) * 2003-08-23 2006-05-30 삼성전자주식회사 적층 가능한 리드 프레임을 갖는 얇은 반도체 패키지 및그 제조방법
US6977431B1 (en) 2003-11-05 2005-12-20 Amkor Technology, Inc. Stackable semiconductor package and manufacturing method thereof
US7315077B2 (en) 2003-11-13 2008-01-01 Fairchild Korea Semiconductor, Ltd. Molded leadless package having a partially exposed lead frame pad
US7402462B2 (en) 2005-07-12 2008-07-22 Fairchild Semiconductor Corporation Folded frame carrier for MOSFET BGA
US7504733B2 (en) 2005-08-17 2009-03-17 Ciclon Semiconductor Device Corp. Semiconductor die package
WO2007066409A1 (ja) 2005-12-09 2007-06-14 Spansion Llc 半導体装置およびその製造方法
TW200729444A (en) 2006-01-16 2007-08-01 Siliconware Precision Industries Co Ltd Semiconductor package structure and fabrication method thereof
DE102006005420B4 (de) 2006-02-03 2010-07-15 Infineon Technologies Ag Stapelbares Halbleiterbauteil und Verfahren zur Herstellung desselben
US20080179721A1 (en) 2007-01-31 2008-07-31 Cheng-Lien Chiang Stacking of transfer carriers with aperture arrays as interconnection joints

Also Published As

Publication number Publication date
WO2010033322A3 (en) 2010-06-03
TW201017851A (en) 2010-05-01
WO2010033322A2 (en) 2010-03-25
CN102160170A (zh) 2011-08-17
US20100072590A1 (en) 2010-03-25
US7829988B2 (en) 2010-11-09

Similar Documents

Publication Publication Date Title
US10204882B2 (en) Stacked package module having an exposed heat sink surface from the packaging
US20180240781A1 (en) Three-Dimensional Package Structure and the Method to Fabricate Thereof
KR101874057B1 (ko) 패키지 적층체를 구비한 집적회로 패키지 시스템 및 그 제조 방법
KR101629259B1 (ko) 몰딩된 초박형 반도체 패키지들 및 패키지 제조 방법
KR20110057252A (ko) 적층 쿼드 프리-몰디드 부품 패키지들, 이를 이용한 시스템들, 및 이를 제조하는 방법들
CN107799484B (zh) 具有重复的覆盖区模的半导体芯片封装
US6879034B1 (en) Semiconductor package including low temperature co-fired ceramic substrate
KR20020053739A (ko) 집적 전자 장치 및 집적 방법
JP2009295959A (ja) 半導体装置及びその製造方法
US20100230792A1 (en) Premolded Substrates with Apertures for Semiconductor Die Packages with Stacked Dice, Said Packages, and Methods of Making the Same
JP2006196709A (ja) 半導体装置およびその製造方法
US11127651B2 (en) High power module semiconductor package with multiple submodules
KR101354894B1 (ko) 반도체 패키지, 그 제조방법 및 이를 포함하는 반도체 패키지 모듈
KR101207882B1 (ko) 패키지 모듈
US9510461B2 (en) Electric component module and method of manufacturing the same
US7678610B2 (en) Semiconductor chip package and method of manufacture
US20110316172A1 (en) Semiconductor package and manufacturing method thereof
TW202110289A (zh) 功率模組
KR102117469B1 (ko) 전자 소자 모듈 및 그 제조 방법
WO2005122250A2 (en) High power mcm package with improved planarity and heat dissipation
US20150333041A1 (en) Semiconductor device and manufacturing method therefor
CN117423682A (zh) 采用三维直接接合金属衬底的双侧冷却功率模块
CN114914234A (zh) 一种功率结构体和制备方法以及设备
JP2007158319A (ja) 半導体パッケージ
KR20090062000A (ko) 반도체 패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application