KR20110053382A - 전기적으로 픽셀화된 발광 장치 - Google Patents

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KR20110053382A
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제임스 이 앤더슨
니콜 제이 와그너
토미 더블유 켈리
앤드류 제이 외더커크
크레이그 알 샤르트
캐서린 에이 리더데일
필립 이 왓슨
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쓰리엠 이노베이티브 프로퍼티즈 컴파니
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Abstract

전기적으로 픽셀화된 발광 장치, 전기적으로 픽셀화된 발광 장치를 형성하기 위한 방법, 전기적으로 픽셀화된 발광 장치를 포함하는 시스템, 전기적으로 픽셀화된 발광 장치를 이용하는 방법.

Description

전기적으로 픽셀화된 발광 장치{Electrically Pixelated Luminescent Device}
본 개시된 발명은 발광 시스템에 관한 것이다. 특히 본 발명은 전기적으로 픽셀화된 발광 장치에 관한 것이다.
일 형태에서, 본 명세서는 전기적으로 구동되는 픽셀화된 발광 장치 (EPLD)를 제공한다. EPLD는 p층 전극 표면 및 p층 계층 표면을 갖는 p층, n층 전극 표면과 n층 계층 표면을 갖는 n층, 및 n층 계층 표면과 p층 계층 표면 간에 배치된 연속적 발광체 영역을 포함할 수 있다. EPLD는 적어도 하나의 p층 전극 및 적어도 하나의 n층 전극을 더 포함할 수 있다. p층 전극 또는 n층 전극 중 적어도 하나는 복수의 개별적으로 어드레스 가능한 전극을 포함한다.
다른 형태에서, 본 개시는 공통 전극을 포함하는 발광면을 포함하는 외부 반도체 층 및 복수의 개별적으로 어드레스 가능한 전극을 포함하는 비발광면을 포함하는 내부 반도체 층을 포함하는 EPLD를 제공한다. EPLD는 또한 외부 반도체 층과 내부 반도체 층 사이에 배치된 연속적 발광체 영역을 포함한다.
또 다른 형태에서, 본 개시는 EPLD의 복수의 개별적으로 어드레스 가능한 전극 중 적어도 둘을 전기적으로 어드레스하는 단계를 포함하는, 픽셀화된 광을 발생하기 위한 방법을 제공한다. EPLD는 공통 전극을 포함하는 발광면을 포함하는 외부 반도체 층 및 복수의 개별적으로 어드레스 가능한 전극을 포함하는 비발광면을 포함하는 내부 반도체 층을 포함한다. EPLD는 또한 외부 반도체 층과 내부 반도체 층 사이에 배치된 연속적 발광체 영역을 포함한다.
다른 형태에서, 본 개시는 픽셀화된 발광 시스템을 제공한다. 픽셀화된 발광 시스템은 공통 전극을 포함하는 발광면을 포함하는 외부 반도체 층, 복수의 개별적으로 어드레스 가능한 전극을 포함하는 비발광면을 포함하는 내부 반도체 층, 및 외부 반도체 층과 내부 반도체 층 사이에 배치된 연속적 발광 영역을 포함할 수 있다. 픽셀화된 발광 시스템은 개별적으로 어드레스 가능한 전극 각각에 전류를 공급하기 위한 회로를 더 포함할 수 있고, 개별적으로 어드레스 가능한 전극 각각이 어드레스될 때 픽셀화된 발광 시스템은 공간상 고유한 패턴의 광을 방출한다.
본 개시는 다른 형태로, 픽셀화된 발광 시스템 및 픽셀화된 발광 시스템에 의해 방출된 광을 수신하기 위한 픽셀화된 공간 광 변조기를 포함하는 광학 시스템을 제공한다. 픽셀화된 발광 시스템은 공통 전극을 포함하는 발광면을 포함하는 외부 반도체 층, 복수의 개별적으로 어드레스 가능한 전극을 포함하는 비발광면을 포함하는 내부 반도체 층, 및 외부 반도체 층과 내부 반도체 층 사이에 배치된 연속적 발광 영역을 포함할 수 있다. 픽셀화된 발광 시스템은 개별적으로 어드레스 가능한 전극 각각에 전류를 공급하기 위한 회로를 더 포함할 수 있고, 개별적으로 어드레스 가능한 전극 각각이 어드레스될 때 픽셀화된 발광 시스템은 공간상 고유한 패턴의 광을 방출한다.
다른 형태에서, 본 개시는 공통 전극을 포함하는 발광면을 포함하는 외부 반도체 층, 픽셀을 정의하는 복수의 개별적으로 어드레스 가능한 전극을 포함하는 비발광면을 포함하는 내부 반도체 층, 및 외부 반도체 층과 내부 반도체 층 사이에 배치된 연속적 발광 영역을 포함하는 화상 형성 장치를 제공한다. 화상 형성 장치는 각 픽셀로부터의 출력 광을 제어하기 위한 전용 스위칭 회로를 더 포함할 수 있다.
본 개시는 첨부 도면과 관련하여 다양한 실시예에 대한 다음의 상세한 설명을 고려해서 더 완전하게 이해되며 평가될 수 있으며, 여기에서:
<도 1>
도 1은 픽셀화된 발광 (PLD) 장치의 단면도이다;
<도 2>
도 2는 PLD 장치의 단면도이다;
<도 3>
도 3은 PLD 장치의 단면도이다;
<도 4a-4h>
도 4a-4h는 PLD 장치를 제조하기 위한 프로세스의 여러 단차나 단계에서의 장치의 개략도이다;
<도 5a-5b>
도 5a-5b는 예시의 전극 구조의 개략도이다;
<도 6a-6b>
도 6a-6b는 예시의 전극 구조의 개략도이다;
<도 7a-7b>
도 7a-7b는 예시의 전극 구조의 개략도이다;
<도 8a-8b>
도 8a-8b는 예시의 전극 구조의 개략도이다;
<도 9a-9b>
도 9a-9b는 예시의 전극 구조의 개략도이다;
<도 10>
도 10은 실시예 1에 따른 전류 밀도 등고선도이다;
<도 11>
도 11은 모델의 모서리를 따라 절취한 실시예 1에 따른 전류 밀도 등고선도의 전류 밀도 플롯 단면도이다;
<도 12>
도 12는 실시예 2에 따른 픽셀의 중심을 통해 절취한 전류 밀도 플롯 단면도이다;
<도 13>
도 13은 실시예 3에 따른 픽셀의 중심을 통해 절취한 전류 밀도 플롯 단면도이다;
<도 14>
도 14는 실시예 4에 따른 픽셀의 중심을 통해 절취한 전류 밀도 플롯 단면도이다;
<도 15>
도 15는 실시예 5에 따른 픽셀의 중심을 통해 절취한 전류 밀도 플롯 단면도이다;
<도 16>
도 16은 실시예 6에 따른 픽셀의 중심을 통해 절취한 전류 밀도 플롯 단면도이다.
픽셀화된 발광 장치 (PLD), 특히 픽셀화된 전자 발광 장치는 디스플레이에서, 광원으로, 프로젝터 조명용으로, 센서에서 (예를 들어, 생물학적 센서), 및 디지털 신호계용과 같은, 다수의 응용에서 유용할 수 있다. 디스플레이 응용은 예를 들어, 광 밸브 촬상기 (예를 들어, 투과형 LCD 촬상기)용 백라이트닝, 뿐만 아니라 직접 투영을 위한 촬상기 (예를 들어, 피코 프로젝터, 휴대용 프로젝터, 후사 투영 텔레비전, 및 아이콘/포인터 투영)로서의 작용을 포함한다. 프로젝터 조명 응용에 대해서, 본 명세서에서 기재된 것과 같은 픽셀화된 발광 장치는 짧은 혼합 거리를 제공할 수 있다. 광원 응용은 예를 들어, 고형 상태 발광 (예를 들어, 건축화 조명)을 포함한다.
일 형태에서, 본 명세서에서 기재되는 전기적으로 픽셀화된 발광 장치 (EPLD)는 본 명세서에서 기재되는 EPLD의 발광체 영역이 연속적이라는 점에서 물리적으로 픽셀화된 발광 소자의 어레이와 다르다. 즉, 발광 소자의 어레이는 통상 소자들 간의 물리적 불연속성, 특히 발광체 영역의 물리적인 불연속성을 필요로 한다. 반대로, 본 명세서에서 기재된 EPLD의 연속적 발광체 영역과 조합하는, 개별적으로 어드레스 가능한 전극은, 물리적으로에 비하여 전기적으로 픽셀화된 발광 장치를 발생시킨다.
물리적으로 픽셀화된 어레이를 제조하기 위한 프로세스는 (예를 들어 GaN와 같은 발광 다이오드 물질을 통해 에칭함으로써) 비용과 시간 소모가 많을 수 있고 상당한 비용 투자를 필요로 한다. 부가하여, LED 물질의 구조적 무결성, 에칭 장비의 성능, 또는 둘 다에 좌우되는, 물리적으로 픽셀화된 어레이의 공간 해상도에 제한이 있다. 또한, 물리적으로 픽셀화된 LED의 어레이는 이들의 독립적인 열 경로로 인해 활성화 시 형성된 열을 전송하는 데에 있어 비효율적일 수 있다. 반대로, 본 명세서에서 기재된 EPLD는 저 비용 및 고 해상도를 가능하게 할 뿐만 아니라, 더 나은 열 확산 능력을 제공할 수 있다. 더욱, 물리적인 픽셀화는 쓰레딩 전위 (threading dislocation)의 성장에 이르게 할 수 있다. 2 ㎛ 사각형 픽셀 치수를 가정한다면, 4×108 결함/㎠ 의 평균 결함 밀도는 평균적으로, 픽셀 당 하나의 결함이 있고, 일부 픽셀이 몇개의 결함을 갖는 반면 다른 것은 전혀 갖지 않는 것이 통계상 가능한 것을 의미할 것이다. 활성 영역을 통해 너무 많은 결함을 갖는 임의의 픽셀은 다른 픽셀만큼 효율적으로 발광할 수 없거나, 전혀 발광할 수 없을 수도 있다. 원하는 낮은 레벨의 결함성 픽셀을 성취하기 위해서, 픽셀 밀도와 동일하거나 미만인 낮은 결함 밀도로 제조되는 반도체 물질을 이용하는 것이 바람직할 수 있다.
본 명세서에 기재된 EPLD는 발광 다이오드에 기반한다. 반도체 다이오드 접합부와 발광 다이오드의 물리적 현상은 여기에서 간략하게만 설명될 것이다. 더욱 완전한 설명을 위해서는, 예를 들어, 참고 문헌 [E. F. Schubert, Light Emitting Diodes, 2006]; 및 참고 문헌 [S. M. Sze, Physics of Semiconductor Devices, 1981]을 참조한다.
반도체는 금속과 절연체의 것 사이의 전기 전도성을 갖는 물질이다. 반도체의 전자적 속성은 가전자대와 전도대 사이에 밴드갭의 존재로 비롯된다. 반도체가 전류를 전달하기 위해서, 전자는 가전자대로부터 전도대로 이동해야 한다. 실온에서 순수 반도체에서는, 매우 적은 전자가 전도대에 존재한다. 순수 (진성) 반도체는 일반적으로 절연체이다. 그러나, 적은 양 (통상 < 1 at.%)의 적당한 도펀트 원자의 첨가는 실온에서 전도성을 상당히 증가시킬 것이다. 도펀트 원자의 존재는 반도체에서 전기의 흐름을 운반할 수 있는 자유 캐리어를 제공한다. 반도체 및 도펀트의 유형에 따라서, 우세한 전하 캐리어는 전도대에 부가된 전자 또는 가전자대에 형성된 정공이 될 것이다 (정공은 다르게 충만대에서의 전자의 부재가 된다). 전자를 제공하는 도펀트는 "도너(donor)"로 알려져 있는 반면 정공을 형성하는 도펀트는 "억셉터(acceptor)"로 알려져 있다. "n형" 반도체는 도너로 도핑되었고 "p형" 반도체는 억셉터로 도핑되었다.
다이오드는 p형 및 n형 반도체가 전기적 접촉되게 위치되어 있을 때 형성된다. p형 및 n형 반도체 간의 접촉 계층은 다이오드 접합부로 불린다. 다이오드는 전기 전류가 겉보기 저항이 매우 적은 다이오드 접합부를 통해 하나의 방향으로 흐를 수 있게 하는 특성을 갖는다. 전류는 접합부의 n형 측으로 전자를 제공하고 접합부의 p형 측으로부터 전자를 제거하는 식으로 바이어스될 때 (즉, 외부 전압에 접속될 때) 다이오드를 통해 흐르게 된다. 이 상태는 "포워드 바이어스(forward bias)" 상태에서 다이오드를 동작시키는 것으로 알려져 있다. 반대 바이어스 ("리버스 바이어스(reverse bias)") 상태에서 동작될 때 다이오드는 더 높은 저항을 가지고 매우 적은 전류 누설만이 접합부를 통해 흐르게 된다.
발광 다이오드는 포워드 바이어스로 동작될 때 발광하는 다이오드의 유형이다. 발광은 n형 반도체로부터의 전자가 p형 반도체로부터의 정공과 재결합할 때 발생하게 된다. 전도대로부터의 전자는 가전자대의 정공을 채우게 되고 전자는 전도대와 가전자대 간의 에너지 차를 광 (방사성 재조합) 및/또는 열 (비방사성 재조합)의 광자로 방출한다. 일반적으로, 재결합은 접합부 근처에서 가장 발생하기가 쉽다. 일부 반도체에서의 재결합은 광을 거의 형성하지 않지만, 다른 반도체에서는 적당한 양의 광이 방출된다. 발광 다이오드를 제조하기 위해 이용되는 반도체의 예들은: GaAs, AlGaAs, InGaAs, InGaAlP, GaN, AlGaN, InGaN, ZnSe, CdZnSe, ZnO, 및 SiC를 포함한다.
본 명세서에 기재된 EPLD의 효율성은 물리적으로 픽셀화된 장치 보다 더 클 수 있다.예를 들어, GaN에서 소수 정공 확산 길이는 약 1 ㎛인 것으로 보고되었다. 따라서, 2 ㎛의 픽셀은 표면 재결합으로 인해 상당한 효율성의 손실을 받게 되고, 이는 표면의 확산 길이 내에서 활성층의 캐리어에 대해 추가의 비방사성 재결합 경로를 제공한다. 물리적으로 픽셀화된 장치에서의 표면 재결합을 감소시키는 (예를 들어, 표면 상태를 패시베이트하고 표면 재결합의 가능성을 줄이는 표면층이나 표면 처리를 제공하는 등) 방법들이 있지만, 이 방법들은 제조 비용과 복잡성을 증가시킨다. 본 발명의 EPLD는 활성층을 통해 에칭하지 않고, 따라서 이런 비효율적인 재결합이 발생하는 표면을 형성하지 않으므로, 이런 표면 재결합을 제거한다. 본 명세서에서 기재된 EPLD의 일 실시예에서, p형 층은 활성층을 에칭하지 않고 부분적으로 또는 완전히 에칭될 수 있다. 본 명세서에서 이용되는 바와 같이 "부분적으로 에칭됨"은 층의 전체 두께를 통해 에칭하지 않고 두께의 일부를 통해 에칭하는 것을 의미한다. "완전히 에칭됨"은 층의 전체 두께를 통해 에칭되는 것을 의미한다. 이 p형 층 에칭은 에칭된 영역에서의 p형 층의 시트 저항을 증가시키고 또한 전류 확산을 감소시킨다. 이 방법은 더 두껍거나 더욱 고준위로 도핑된 p형 층에서 전류 속박 (current confinement)을 개선하는 데에 이용될 수 있다. p형 층을 에칭하는 것은 활성 영역에서 표면 상태를 유도하지 않으므로, 완전한 물리적인 픽셀화가 유도하는 표면 재결합을 초래하지 않게 된다. p층 전극 접촉 금속은 p형 층을 부분적으로 또는 완전히 에칭하기 위한 제조 단계를 만드는 자기 정렬 마스크로 이용될 수 있다.
이론으로 제한하길 원치 않지만, 이 비효율성에 부가하여 표면 재결합이 또한 다이오드의 이상 값을 증가시킬 수 있다고 여겨진다. 예를 들어, 참고 문헌 [Jin, Appl. Phys. Lett. 78, 22] 을 참조하면 된다. 전류 확산 길이는 다이오드의 이상 값에 비례한다. 따라서, 물리적 픽셀화는 임의의 장치에 대한 확산 길이를 또한 증가시킬 수 있다. 이런 전류 제어의 손실 (및 이에 따른 콘트라스트의 손실)은 물리적으로 픽셀화된 장치에 비교하여 본 명세서에서 기재된 EPLD에서는 완화될 수 있다.
다이오드는 일반적으로 접합부 층의 성질에 의해 분류될 수 있다. 접합의 가장 간단한 유형은 호모 접합인데, 이는 동일한 반도체 물질에서 n형과 p형 영역 사이에 형성된다. 반도체의 조성 (및 이에 따라 밴드갭)은 도펀트 유형과 농도만이 변할 때 호모 접합에 걸쳐 동일하다. 다른 조성물과 다른 도펀트 유형 및 농도를 갖는 두 반도체 간의 접합은 헤테로 접합이다 (예를 들어, GaAs과 AlGaAs간의 접합). 또한 이중 헤테로구조로 알려진 이중 헤테로 접합(DH) 다이오드는 두개의 인접한 헤테로 접합으로 만들어진다. 이중 헤테로 구조의 일 예로는, 참고 문헌 [Nakamura, J. Vac. Sci. Technol. A 13, 705]에 기재된, n형 Al0 .15Ga0 .85N과 p형 Al0.15Ga0.85N 사이의 100 ㎚ 두께의 In0 .06Ga0 .94N 층 (즉, 중간층)이 있다. 이중 헤테로 접합에서의 중간 물질의 밴드갭은 방출된 광의 파장을 결정한다.
다이오드 접합부는 이 접합부를 형성하는 p형 및 n형 반도체 간의 단일 양자 우물(SQW) 또는 다중 양자 우물(MQW)을 또한 포함할 수 있다. 양자 우물은 (인접하거나 바로 인접 (예를 들어, 물리적 접촉)할 수 있는) 반도체의 장벽층 사이에 삽입된 (보통 언도핑된) 반도체의 박층이며, 인접한 층에 대해서 보다 양자 우물에 대해 밴드갭이 더 작다 본 명세서에서 이용되는 바와 같이, 용어 인접은 용어 바로 인접 보다 더 폭넓은 것으로 이를 포함하는 것이다. 양자 우물에 주입된 전자와 정공은 속박되며 비교적 재결합하기가 더 쉽다. 부가하여, 양자 우물의 밴드갭 에너지는 양자 우물의 두께에 의해 또한 우물과 이 우물의 양측상에서 반도체의 조성물로 결정된다. 방출된 광의 에너지는 장치의 성장 동안 층 두께를 조정하고 양자 우물 층의 조성물을 선택하는 것으로 제어될 수 있다. 단일 양자 우물 구조의 일 예로는, 참고 문헌 [Nakamura, Jpn. J. Appl. Phys. 34, L1332]에 기재된, n형 GaN과 p형 Al0 .2Ga0 .8N 사이의 3 ㎚ 두께의 In0 .45Ga0 .55N이 있다. 복수 양자 우물 구조의 일 예로는, 참고 문헌 [Chichibu, Appl. Phys. Lett. 69, 30]에 기재된 바와 같이 n형 GaN과 p형 GaN 층 사이의 2.5 ㎚ 두께의 In0 .2Ga0 .8N 우물과 7.5 ㎚ 두께의 In0.05Ga0.95N 장벽의 10개의 주기가 있다.
(참고 문헌 [Gardner, N.F., Appl. Phys. Lett. 91, 243506]에 기재된 유형과 같은) 전류 하강을 감소시키는 접합부 설계는 EPLD의 효율성을 증가시키기 위해 이용될 수 있다.
도 1은 전기적으로 픽셀화된 발광 장치(EPLD)의 단면도이다. 이 실시예에서, 발광 다이오드(LED) 장치(100)는 p 도핑층(110)과 n 도핑층(130) 사이에 배치된 연속적 발광체 영역(120)을 가지고 제공된다. LED 장치(100)의 발광면은 n층 전극(150)을 포함한다. p 도핑층(110) 상에는 복수의 개별적으로 어드레스 가능한 전극(140)이 배치된다.
개별적으로 어드레스 가능한 전극(140) 중 어느 하나에 전류를 공급할 때, 광 형성 영역(160)에서 광이 연속적 발광체 영역(120)에 형성된다. 광 형성 영역(160)에서 형성된 광은 다음에 발광면(170)으로부터 방출된다. 물론, 광은 복수의 개별적으로 어드레스 가능한 전극을 포함하는 면을 통해 또한 방출될 수 있고/있거나 LED 층에서 도파될 수 있다. 이런 경우에, EPLD로부터의 광의 추출 효율성은 복수의 개별적으로 어드레스 가능한 전극을 포함하는 표면 상의 EPLD에 반사성 코팅층이나 반사성 물질을 입히는 것과 같은 방법에 의해 개선될 수 있다. 이 실시예에서, n 도핑층은 발광면에 인접하여 위치되므로 외부 반도체 층으로 언급될 수 있다. 발광면에 대해 말단인 활성 영역 측에 위치된 p 도핑층은, 이 실시예에서 내부 반도체 층으로 언급될 수 있다. 개별적으로 어드레스 가능한 전극(140)을 개별적으로 어드레스하는 능력은 여러 전압 입력에 대해 고유한 공간 광 출력 프로파일의 형성을 가능하게 한다. 전기적 픽셀화에 의해 출력된 이런 광의 공간 제어는 투영 장치에서와 같이, 발광이 촬상되는 응용에서 유용할 수 있다. 전기적 픽셀화에 의해 출력되는 광의 공간 제어는, 발광 위치를 광 출력 방향으로 전환하는 렌즈나 그 외 광학기기로 전달될 때와 같이, 광이 각도있게 방향되는 응용에서 또한 유용할 수 있다.
간략하게 하기 위해서, 도 1은 개별적으로 어드레스 가능한 전극(140)의 중심선에 대해 대칭인 비중첩 타원으로 광 형성 영역(160)을 나타낸다. 그러나, 동작시에, 광 형성 영역(160)의 형상은 어느 형상이나 가능하며 개별적으로 어드레스 가능한 전극(140)의 중심선에 대해 대칭이거나 비대칭일 수도 있다. 또한, 인접한 광 형성 영역(160)은 공간적으로 중첩할 수도 있다.
연속적 발광체 영역(120)은 p 도핑층(110)과 n 도핑층(130) 사이에 배치된다. 전위가 개별적으로 어드레스 가능한 전극(140)과 n층 전극(150) 사이에 인가될 때, 정공은 개별적으로 어드레스 가능한 전극으로부터 p 도핑층(110)을 통해서 발광체 영역(120)으로 흐르며 전자는 n층 전극(150)으로부터, n 도핑층(130)을 통해 발광체 영역(120)으로 흐른다. 발광체 영역(120)에서, 전자와 정공은 가시광 영역, 적외선 영역 또는 자외선 영역에 있을 수 있는 광을 재결합 및 형성할 수 있다.
연속적 발광체 영역(120)은 예를 들어, 단일 양자 우물, 복수 양자 우물, 호모 접합, 헤테로 접합, 이중 헤테로 접합 등을 포함하여, 임의의 적합한 구조일 수도 있다. 층은 예를 들어, GaN 및 InGaN이 교대하는 서브층으로 이루어질 수 있다. 예를 들어, 복수 양자 우물에서 두 물질을 교대하게 되면 특정 방출 파장에 대응하는 밴드 갭을 형성하게 된다. 이것은 또한 예를 들어, 에피텍셜 성장된 GaN 또는 InGaN의 단일층으로 이루어질 수 있다. 연속적 발광체 영역에 대한 다른 적합한 물질은 규소 (Si), 게르마늄 (Ge), 질화 알루미늄 갈륨 (AlGaN), 질화 인듐 (InN), 질화 알루미늄 인듐 갈륨 (AlInGaN), 인화 알루미늄 갈륨 인듐 (AlGaInP), 인화 인듐 갈륨 (InGaP), 비화 갈륨 (GaAs), 비화 인듐 갈륨 (InGaAs), 인화 인듐 갈륨 비소 (InGaAsP), 산화 아연 (ZnO), 황화 아연 (ZnS), 황화 카드뮴 (CdS), 셀렌화 카드뮴 (CdSe), 텔루르화 카드뮴 (CdTe) 및 텔루르화 수은 카드뮴 (HgCdTe)을 포함하지만, 이에만 제한되지는 않는다.
일부 실시예에서, p형 층, n형 층, 및 연속적 발광체 영역에 대해 대략 격자 정합된 반도체를 선택하는 것이 바람직할 수 있다. 이것은 예를 들어, 완전히 동일한 반도체 패밀리 과에 대해 EPLD를 형성함으로써 성취될 수 있다. 적합한 반도체 과는 그룹 IV 반도체, III-V 반도체, 및 II-VI 반도체를 포함한다. 그룹 IV, 그룹 III-V 또는 그룹 II-VI 반도체에 기초한 모든 이원, 삼원 또는 사원계 합금이 허용된다. 따라서, 이 명세서 전체에 걸쳐서 특정 반도체 물질이 n형 반도체 층, p형 반도체 층, 및/또는 연속적 발광체 영역에 적합한 것으로 기재되어 있지만, 선택된 특정 물질은 특정하게 열거된 것에만 제한되는 것이 아니고 대신에 물질의 선택은 대략 격자 정합된 물질의 선택을 포함하여, 명세서 전체에 의해 안내되어야 한다는 것이 이해해야 한다.
다른 실시예에서는, 도 3에 나타내고 이하 더욱 상세히 논의되는 바와 같이, 연속적 발광체 영역은 헤테로 접합에 대응할 수 있으며, 이 때 p 도핑층과 n 도핑층은 서로 직접적으로 접촉하고 있다. 단일 헤테로 접합이 본 명세서에 기재되어 있지만, 다이오드가 두 인접한 헤테로 접합을 포함하고 있는 것과 같이, 이중 헤테로 접합이 또한 예상된다. 이런 구조는 예를 들어, n형 및 p형 층이 동일하거나 다른 물질을 포함하고 각각이 n형과 p형 층 물질 둘 다와는 다른 중간층과 접촉하고 있는 것을 포함한다.
도 1에서, p 도핑층(110)은 개별적으로 어드레스 가능한 전극(140) 및 연속적 발광체 영역(120)과 접촉한다. 통상적으로, 개별적으로 어드레스 가능한 전극(140)은 예를 들어, 전자 빔 증착법에 의해 p 도핑층(110) 상에 피착되게 된다. p형 층 및/또는 n형 층 둘 다에 대한 접촉에 이용되는 금속은 예를 들어, Au, Ag, TI, Au/Ti, Au/In, Au/Ni, 및 Cu로부터 선택될 수 있다.
본 명세서에 기재된 EPLD 각각에 대해, 피착 이후의 어닐링 단계는 개별적으로 어드레스 가능한 전극 (예를 들어, 140)과 p 도핑층 (예를 들어, 110) 간의 접촉 저항을 감소시키는 데에 이용될 수 있다. p 접촉의 접촉 저항이 가능한 한 낮게 유지될 때, 픽셀의 동작 전압은 감소되고 따라서 시스템의 효율성이 증가된다. 고 접촉 저항은, 동작 온도를 증가시킴으로써 에너지를 낭비하고 다이오드 접합부에서 EPLD 장치의 효율성을 저하시킬 수 있는 통전 가열에 이르게 할 수 있다. 통전 가열은 또한 쓰레딩 전위의 성장율을 증가시킴으로써, LED 장치, 특히 이런 열을 효율적으로 발산할 수 없는 물리적으로 픽셀화된 LED 장치의 수명을 감소시킬 수 있다.
또한, 여기 기재된 EPLD 각각에 대해, 작은 p 접촉부를 갖게 되면 (p형 층이 도 1 또는 도 2에서 나타낸 바와 같던지간에) p 접촉 바로 위의 활성 영역의 일부로 전류를 속박하는 것을 도와주게 된다. 일부 전류 확산은 여기 기재된 EPLD에서 발생하게 되고, 전류는 활성 영역 중 p 접촉부 보다 더 큰 영역을 통해 흐르게 된다. 따라서, p 접촉부가 원하는 픽셀 크기 보다 더 작을 때, 콘트라스트는 인접한 픽셀로의 전류의 확산을 최소화함으로써 개선되고, 이는 작은 p 접촉부를 이용하여 일부분 실현될 수 있다.
광 출력은 또한 p 접촉부 층을 반사성으로 만들어 증가될 수 있다. p 접촉부 주변의 절연 영역은 또한 유전체 적층 미러를 이용하거나 p 접촉부 둘레에 얇은 절연체를 피착한 다음에 절연체 위에 (p 접촉부 금속과 동일할 수 있는) 반사성 금속을 코팅함으로써 (물론, 개별적으로 어드레스 가능한 전극을 잘라내지 않도록 고려하면서) 반사성이 될 수 있다.
P 도핑층(110)은 Mg 도핑된 GaN과 같은, 임의의 적합한 LED 물질일 수 있다. 다른 적합한 물질은 p 도핑된 규소 (Si), 게르마늄 (Ge), 질화 알루미늄 갈륨 (AlGaN), 질화 인듐 갈륨 (InGaN), 질화 인듐 (InN), 질화 알루미늄 인듐 갈륨 (AlInGaN), 인화 알루미늄 갈륨 인듐 (AlGaInP), 인화 인듐 갈륨 (InGaP), 비화 갈륨 (GaAs), 비화 인듐 갈륨 (InGaAs), 인화 인듐 갈륨 비화 (InGaAsP), 산화 아연 (ZnO), 황화 아연 (ZnS), 황화 카드뮴 (CdS), 셀렌화 카드뮴 (CdSe), 텔루르화 카드뮴 (CdTe) 및 텔루르화 수은 카드뮴 (HgCdTe)을 포함한다.
도 1에서, n 도핑층(130)은 연속적 발광체 영역(120) 및 n층 전극(150)과 접촉한다. 통상, n층 전극(150)은 예를 들어, 전자 빔 증착법에 의해 n 도핑층(130) 상에 피착되게 된다. 상기한 바와 같이, p형 층 및/또는 n형 층에 대한 접촉부에 이용되는 금속은 예를 들어, Au, Ag, Ti, Au/Ti, Au/In, Au/Ni, 및 Cu 중에서 선택될 수 있다. 피착 후 어닐링 단계는 n층 전극(150)과 n 도핑층(130) 사이의 접촉 저항을 감소시키는 데에 이용될 수 있다. n 도핑층(130)은 Si 도핑된 GaN과 같은, 임의의 적합한 LED 물질일 수 있다. 다른 적합한 물질은 n 도핑된 규소 (Si), 게르마늄 (Ge), 질화 알루미늄 갈륨 (AlGaN), 질화 인듐 갈륨 (InGaN), 질화 인듐 (InN), 질화 알루미늄 인듐 갈륨 (AlInGaN), 인화 알루미늄 갈륨 인듐 (AlGaInP), 인화 인듐 갈륨 (InGaP), 비화 갈륨 (GaAs), 비화 인듐 갈륨 (InGaAs), 인화 인듐 갈륨 비소 (InGaAsP), 산화 아연 (ZnO), 황화 아연 (ZnS), 황화 카드뮴 (CdS), 셀렌화 카드뮴 (CdSe), 텔루르화 카드뮴 (CdTe) 및 텔루르화 수은 카드뮴 (HgCdTe)을 포함하지만, 이에만 제한되지는 않는다.
p 도핑층(110)의 시트 저항은 ELPD에서의 전류 확산에 대해 큰 영향을 준다. 더 큰 시트 저항을 갖는 p 도핑층은 더 낮은 시트 저항을 갖는 p 도핑층 보다 확산을 덜 갖게 된다. p 도핑층의 시트 저항, Rs은 p 도핑된 물질의 벌크 저항, ρ 및 p 도핑층의 두께, t로부터 연산된다.
Figure pct00001
다이오드 이상 계수는 또한 전류 확산에 영향을 미치고, 그러나 이것은 제어하기에 더 어려운 변수이며 다른 인자 중에서도 반도체의 유형과 성장 조건에 좌우될 것이다.
예를 들어, GaN 반도체에서, 전류 확산의 대부분은 p형 층에서 발생한다. 이 층을 더 얇게 만들게 되면 시트 저항을 증가시키게 되므로 전류 확산을 줄이게 된다. 일부 실시예에서, p형 층을 p형 층의 공핍층 폭 보다 더 얇게 만들지 않도록 하는 것이 바람직하다. 또한, p형 층에서의 저 도핑 농도는 저항을 증가시키며 전류 확산을 감소시킨다. 그러나, 저 도핑 농도는 또한 공핍층 폭을 증가시키므로, p형 층의 두께와 도핑 농도 둘 다에 대해 고려해야 한다. 저 도핑 농도로 인한 저항은 공핍층 폭 보다 더 빠르게 증가한다. 따라서, 저 도핑 농도를 갖는 p형 층은, 도핑층이 더 낮을수록 공핍층 폭 보다 더 두껍기 위해서 더 두꺼운 층을 필요로 하긴 하지만, 고 도핑된 p형 층 보다 더욱 저항력이 있게 된다.
캐비티(cavity) 효과는 광 출력을 증가시키며 또한 광 확산을 감소시킬 수 있는 고 인덱스 구조 내측의 광의 조준을 또한 제공할 수 있다. 캐비티 효과는 발광 영역이 p 접촉부 금속으로부터 특정 거리 떨어져 위치되어 있을 때 감쇠되므로, p형 층은 이 효과를 최대화하기 위해서 정확한 두께로 만들어져야 한다. 예를 들어, 참고 문헌 [Y. C. Chen et al. Applied Physics Letters, 82, 2221(2003)]에 의한 기재 사항을 참고하면 된다. p형 층의 두께는 캐비티 효과를 최대화하기 위해 원하는 값으로 설정될 수 있으며 p형 층의 도핑 레벨은 전류 확산을 최소화하기 위해서 원하는 시트 저항을 얻도록 조정될 수 있다. 일부 경우에 발광 영역과 p 접촉부 금속 간의 거리는 약 0.6과 0.8 배 사이이거나 물질의 방출 파장의 약 1.2배이다.
도 2는 제2 EPLD 장치의 단면도이다. 이 실시예에서, LED 장치(200)는 연속적 발광체 영역(220)을 갖는다. 다시, 발광체 영역(220)은 p 도핑층(210)과 n 도핑층(230) 사이에 배치된다. 도 1에서와 달리, 이 실시예에서, n 도핑층(230)은 내부 반도체 층이고 p 도핑층(210)은 외부 반도체 층이다. 도 2에서 나타낸 바와 같이, n 도핑층(230)은 발광체 영역(220)과 개별적으로 어드레스 가능한 전극(240) 사이에 배치된다. p 도핑층(210)은 p층 전극(250)에 근접하여 배치되므로, 광 형성 영역(260)에서 형성된 광이 p 도핑층(210)을 통해 도중에 발광면(270)을 지나 p층 전극(250)으로 이동한다. 이 실시예는 원하는 바와 같이, n 도핑 또는 p 도핑층이 외부 반도체 층으로 작용하는 능력을 설명한다.
연속적 발광체 영역(220)은 p 도핑층(210)과 n 도핑층(230) 사이에 배치된다. 전위가 개별적으로 어드레스 가능한 전극(240)과 p층 전극(250) 사이에 인가될 때, 정공은 p층 전극(250)으로부터 p 도핑층(210)을 통해서 발광체 영역(220)으로 흐르며 전자는 개별적으로 어드레스 가능한 전극(240)으로부터, n 도핑층(230)을 통해 발광체 영역(220)으로 흐른다. 발광체 영역(220)에서, 전자와 정공은 가시광 영역, 적외선 영역 또는 자외선 영역에 있을 수 있는 광을 재결합 및 형성할 수 있다.
연속적 발광체 영역(220)은 예를 들어, 단일 양자 우물, 복수 양자 우물, 호모 접합, 헤테로 접합, 이중 헤테로 접합, 등을 포함하는, 임의의 적합한 구조일 수 있다. 층은 예를 들어, GaN 및 InGaN이 교대하는 서브층으로 이루어질 수 있다. 예를 들어, 복수 양자 우물에서 두 물질을 교대하게 되면 특정 방출 파장에 대응하는 밴드갭을 형성하게 된다. 이것은 또한 예를 들어, 에피텍셜 성장된 GaN 또는 InGaN의 단일층으로 이루어질 수 있다. 연속적 발광체 영역에 대한 다른 적합한 물질은 규소 (Si), 게르마늄 (Ge), 질화 알루미늄 갈륨 (AlGaN), 질화 인듐 (InN), 질화 알루미늄 갈륨 (AlInGaN), 인화 알루미늄 갈륨 인듐 (AlGaInP), 인화 인듐 갈륨 (InGaP), 비화 갈륨 (GaAs), 비화 인듐 갈륨 (InGaAs), 인화 인듐 갈륨 비소 (InGaAsP), 산화 아연 (ZnO), 황화 아연 (ZnS), 황화 카드뮴 (CdS), 셀렌화 카드뮴 (CdSe), 텔루르화 카드뮴 (CdTe) 및 텔루르화 수은 카드뮴 (HgCdTe)을 포함하지만, 이에만 제한되지는 않는다.
도 2에서, n 도핑층(230)은 개별적으로 어드레스 가능한 전극(240) 및 연속적 발광체 영역(220)과 접촉한다. 통상적으로, 개별적으로 어드레스 가능한 전극(240)은 예를 들어, 전자 빔 증착법에 의해 n 도핑층(210) 상에 피착되게 된다.
간략하게 하기 위해서, 도 2는 개별적으로 어드레스 가능한 전극(240)의 중심선에 대해 대칭인 비중첩 타원으로 광 형성 영역(260)을 나타낸다. 그러나, 동작시에, 광 형성 영역(260)의 형상은 어느 형상이나 가능하며 개별적으로 어드레스 가능한 전극(240)의 중심선에 대해 대칭이거나 비대칭일 수도 있다. 또한, 인접한 광 형성 영역(260)은 공간적으로 중첩할 수도 있다.
n 도핑층(230)은 Si 도핑된 GaN과 같이, 어느 적합한 LED 물질일 수 있다. 다른 적합한 물질은 규소 (Si), 게르마늄 (Ge), 질화 알루미늄 갈륨 (AlGaN), 질화 인듐 갈륨 (InGaN), 질화 인듐 (InN), 질화 알루미늄 인듐 갈륨 (AlInGaN), 인화 알루미늄 갈륨 인듐 (AlGaInP), 인화 인듐 갈륨 (InGaP), 비화 갈륨 (GaAs), 비화 인듐 갈륨 (InGaAs), 인화 인듐 갈륨 비화 (InGaAsP), 산화 아연 (ZnO), 황화 아연 (ZnS), 황화 카드뮴 (CdS), 셀렌화 카드뮴 (CdSe), 텔루르화 카드뮴 (CdTe) 및 텔루르화 수은 카드뮴 (HgCdTe)을 포함한다.
도 2에서, p 도핑층(210)은 연속적 발광체 영역(220) 및 p층 전극(250)과 접촉한다. 통상, p층 전극(250)은 예를 들어, 전자 빔 증착법에 의해 p 도핑층(210) 상에 피착되게 된다. 피착 이후의 어닐링 단계는 p층 전극(250)과 p 도핑층(210) 사이의 접촉 저항을 감소시키기 위해 이용될 수 있다. p 도핑층(210)은 Mg 도핑된 GaN과 같은, 임의의 적합한 LED일 수 있다. 다른 적합한 물질은 규소 (Si), 게르마늄 (Ge), 질화 알루미늄 갈륨 (AlGaN), 질화 인듐 갈륨 (InGaN), 질화 인듐 (InN), 질화 알루미늄 인듐 갈륨 (AlInGaN), 인화 알루미늄 갈륨 인듐 (AlGaInP), 인화 인듐 갈륨 (InGaP), 비화 갈륨 (GaAs), 비화 인듐 갈륨 (InGaAs), 인화 인듐 갈륨 비소 (InGaAsP), 산화 아연 (ZnO), 황화 아연 (ZnS), 황화 카드뮴 (CdS), 셀렌화 카드뮴 (CdSe), 텔루르화 카드뮴 (CdTe) 및 텔루르화 수은 카드뮴 (HgCdTe)을 포함하지만, 이에만 제한되지는 않는다.
도 3은 다른 EPLD의 단면도이다. 이 실시예는 p 도핑층(310)과 n 도핑층(330)을 포함하는 LED 장치(300)를 설명한다. LED 장치(300)의 발광면(370)은 n층 전극(350)을 포함한다. p 도핑층(310) 상에는 개별적으로 어드레스 가능한 전극(340)이 배치된다. 이 실시예에서, 발광체 영역(320)은 개별의 물질층이 아니고, 그보다는 다이오드 접합부이다. 다이오드 접합은 n형 및 p형 영역이 도펀트 유형과 도펀트 물질의 농도만이 변하는 동일한 반도체 물질로 만들어진다면 호모 접합일 수 있다. p 도핑층(310)과 n 도핑층(330)이 다른 조성물 및 다른 도펀트 유형과 농도가 이용되는 그 사이의 다이오드 접합부는 헤테로 접합일 수 있다 (예를 들어, GaAs와 AlGaAs 사이의 접합부). 두 인접한 헤테로 접합을 포함하는 이중 헤테로 구조로 알려진, 이중 헤테로 접합 (도시하지 않음) 다이오드가 또한 예상된다. 이중 헤테로 구조의 예로는, n형 Al0.15Ga0.85N과 p형 Al0.15Ga0.85N 사이의 100 ㎚ 두께의 In0.06Ga0.94N 층 (즉, 중간층)이 있을 수 있다. 이중 헤테로 접합에서 중간 물질의 밴드갭은 방출된 광의 파장을 결정한다.
연속적 발광체 영역(320)은 p 도핑층(310)과 n 도핑층(330) 사이에 배치된다. 전위가 개별적으로 어드레스 가능한 전극(340)과 p층 전극(350) 사이에 인가될 때, 정공은 p층 전극(350)으로부터 p 도핑층(310)을 통해서 발광체 영역(320)으로 흐르며 전자는 개별적으로 어드레스 가능한 전극(340)으로부터, n 도핑층(330)을 통해 발광체 영역(320)으로 흐른다. 발광체 영역(320)에서, 전자와 정공은 가시광 영역, 적외선 영역 또는 자외선 영역에 있을 수 있는 광을 재결합 및 형성할 수 있다.
이 실시예에서, n 도핑층(330)은 발광면에 인접하여 위치되므로 외부 반도체 층으로 언급될 수 있다. 발광면에 대해 말단인 연속적 발광체 영역(320) 측에 위치된 p 도핑층(310)은, 이 실시예에서 내부 반도체 층으로 언급된다. 개별적으로 어드레스 가능한 전극(340)을 개별적으로 어드레스하는 능력은 여러 전압 입력에 대해 고유한 공간 광 출력 프로파일의 형성을 가능하게 한다. 전기적 픽셀화에 의해 출력된 이런 광의 공간 제어는 투영 장치에서와 같이, 발광이 촬상되는 응용에 유용할 수 있다. 전기적 픽셀화에 의해 출력되는 광의 공간 제어는, 발광 위치를 광 출력 방향으로 전환하는 렌즈나 그 외 광학기기로 전달되는 경우와 같이, 광이 각도있게 방향되는 응용에 또한 유용할 수 있다.
간략하게 하기 위해서, 도 3은 개별적으로 어드레스 가능한 전극(340)의 중심선에 대해 대칭인 비중첩 타원으로 광 형성 영역(360)을 나타낸다. 그러나, 동작시에, 광 형성 영역(360)의 형상은 어느 형상이나 가능하며 개별적으로 어드레스 가능한 전극(340)의 중심선에 대해 대칭이거나 비대칭일 수도 있다. 또한, 인접한 광 형성 영역(360)은 공간적으로 중첩할 수도 있다.
연속적 발광체 영역(320)은 p 도핑층(310)과 n 도핑층(330) 사이의 다이오드 접합부로 나타낸다.
P 도핑층(310)은 Mg 도핑된 GaN과 같은, 임의의 적합한 LED 물질일 수 있다. 다른 적합한 물질은 규소 (Si), 게르마늄 (Ge), 질화 알루미늄 갈륨 (AlGaN), 질화 인듐 갈륨 (InGaN), 질화 인듐 (InN), 질화 알루미늄 인듐 갈륨 (AlInGaN), 인화 알루미늄 갈륨 인듐 (AlGaInP), 인화 인듐 갈륨 (InGaP), 비화 갈륨 (GaAs), 비화 인듐 갈륨 (InGaAs), 인화 인듐 갈륨 비화 (InGaAsP), 산화 아연 (ZnO), 황화 아연 (ZnS), 황화 카드뮴 (CdS), 셀렌화 카드뮴 (CdSe), 텔루르화 카드뮴 (CdTe) 및 텔루르화 수은 카드뮴 (HgCdTe)을 포함한다.
도 3에서, n 도핑층(330)은 연속적 발광체 영역(320) 및 n층 전극(350)과 접촉한다. 통상, n층 전극(350)은 예를 들어, 전자 빔 증착법에 의해 n 도핑층(330) 상에 피착되게 된다. 피착 이후의 어닐링 단계가 n층 전극(350)과 n 도핑층(330) 사이의 접촉 저항을 감소시키기 위해 이용될 수 있다. n 도핑층(330)은 Si 도핑된 GaN과 같은, 임의의 적합한 LED 물질일 수 있다. 다른 적합한 물질은 규소 (Si), 게르마늄 (Ge), 질화 알루미늄 갈륨 (AlGaN), 질화 인듐 갈륨 (InGaN), 질화 인듐 (InN), 질화 알루미늄 인듐 갈륨 (AlInGaN), 인화 알루미늄 갈륨 인듐 (AlGaInP), 인화 인듐 갈륨 (InGaP), 비화 갈륨 (GaAs), 비화 인듐 갈륨 (InGaAs), 인화 인듐 갈륨 비소 (InGaAsP), 산화 아연 (ZnO), 황화 아연 (ZnS), 황화 카드뮴 (CdS), 셀렌화 카드뮴 (CdSe), 텔루르화 카드뮴 (CdTe) 및 텔루르화 수은 카드뮴 (HgCdTe)을 포함하지만, 이에만 제한되지는 않는다.
도 1-3이 개별적으로 어드레스 가능한 전극이 EPLD의 발광면에 대해 말단인 면에 부착되어 있는 실시예를 나타내고 있지만, 발광면 및 복수의 개별적으로 어드레스 가능한 전극을 포함하는 면은 동일할 수 있다는 것이 이해될 것이다. 이런 실시예는 (예를 들어, 더 얇은 p형 층으로 인해) EPLD의 발광체 영역에 더욱 물리적으로 근접하는 발광면을 제공할 수 있다. 또한, 개별적으로 어드레스 가능한 전극을 개별적으로 어드레스하기 위한 회로는, 전기적으로 픽셀화된 픽셀 간의 약간의 광학적 분리를 제공하는 마스크로 작용할 수 있다. 이런 실시예에서는, 발광체 영역에서 발생되지만 처음에는 비발광면으로 방향된 광을 재방향시킴으로써 광 출력을 증가시키도록 비발광면에 반사성 층을 추가하는 것이 더 바람직할 수 있다.
도 4a 내지 도 4h는 본 개시에 따른 EPLD를 제조하기 위한 프로세스의 일 실시예의 단계별 설명을 제공한다.
먼저, 언도핑된 버퍼층(470)이 기판(480) 상에 성장된다. 이런 성장은 금속 유기 화학적 증착법 (MOCVD), 하이브리드 기상 에피텍시 (HVPE), 금속 유기 기상 에피텍시 (MOVPE), 금속 유기 분자 빔 에피텍시 (MOMBE) 및 원자층 증착법 (ALD)을 포함하는, 임의의 적합한 방법에 의해서 성취될 수 있다. 고유의 질화물 기판이 이용되면, 버퍼층의 성장은 필요하지 않을 수 있다.
기판(480)은 사파이어, SiC, ZnO, LiAlO2, AlN 또는 GaN과 같은, 임의의 적합한 물질일 수 있다. 통상적인 기판 두께는 약 0.5 ㎜이지만, 이 두께는 취급의 용이성, 비용 또는 그 외 요인에 기초하여 선택될 수 있다.
얇은 저온 GaN 시드층 (seed layer)은 종종 후속층이 에피텍셜 성장되기 전에 기판 상에 피착된다.
언도핑된 버퍼층(470)은 기판(480)에 이용되는 물질 및 LED의 나머지에 이용되는 물질의 유형에 기초하여 선택된 임의의 적합한 물질일 수 있다. 예를 들어, 언도핑된 GaN은 언도핑된 버퍼층(470)에 적합한 물질일 수 있다. 언도핑된 GaN 버퍼층의 통상적인 두께는 약 2 ㎛이다.
도 4b에서, n 도핑층(430)은 언도핑된 버퍼층(470) 상에 성장된다. 적합한 물질 및 증착법은 n형 층에 대한 설명 전체에 걸쳐 기재되어 있다. n 도핑층의 통상적인 두께는 약 2 ㎛이다.
도 4c에서, 양자 우물 층(420) (단일 또는 이중 양자 우물)은 n 도핑층(430) 상에 성장된다. Si 도핑은 n형 GaN을 형성하기 위해 이용될 수 있다. 양자 우물 및 장벽 층에 대한 통상적인 총 층 두께는 40 내지 100 ㎚의 범위에 있다.
용어 양자 우물은 3차원으로 원래 이동하기 쉬웠던 입자를 이차원으로 속박하여 (이 경우 전자 및/또는 정공), 이들이 평면 영역을 점유하게 하는 (소위 양자 속박), 포텐셜 우물을 말한다는 것은 본 기술 분야에서 이해되고 있다. 양자 속박의 효과는, 양자 우물 두께가 "에너지 부대역"으로 불리는 에너지 준위를 유도하는, 캐리어 (일반적으로 전자 및 정공)의 드브로이 (de Broglie) 파장에서 비교 가능하게 될 때 발생하며, 즉 캐리어는 불연속 에너지 값만을 가질 수 있다. 양자 우물은 비화 갈륨과 같은 물질이 비화 알루미늄과 같이 더 넓은 밴드갭을 갖는 물질의 두 층 사이에 삽입될 때 반도체에서 형성된다. 이들 구조는 층 두께를 단층에까지의 제어로, 예를 들어, 상술된 바와 같은 성장 기술에 의해 성장될 수 있다.
도 4에는 도시하지 않았지만, 본 기술의 당업자에게 이용 가능한 것은, 양자 우물 층에 성장된 전자 차단층의 부가이다. 전자 차단층 (EBL)은 질화 기반 LED의 효율성을 증가시키는 것을 도울 수 있는 선택적 층이다. EBL는 전자가 활성 영역으로부터 확산하도록 전위 장벽을 제공하는 AlGaN 또는 임의의 다른 물질을 이용하여 만들어질 수 있다. EBL 층의 통상적인 두께는 약 50 ㎚이다.
도 4d에서, p 도핑층(410)이 다음에 성장된다. 적합한 물질은 Mg 도핑된 GaN과 같이, 상술된 것들을 포함한다. 적합한 증착법은 이 명세서에 걸쳐 개요된 것들이 있다. p 도핑층의 통상적인 두께는 약 250 ㎚이다.
도 4e는 장치의 나머지로부터 제거된 기판(480)을 나타낸다. 이 단계는 예를 들어, 엑시머 레이저를 이용한 레이저 리프트 오프를 포함하는 다수의 기술을 통해 성취될 수 있으며, 이 때 사파이어 웨이퍼는 금속 접촉부를 포함하여, LED 제작에 적합한 GaN 반도체 층으로 코팅될 수 있다. 이 단계에서, LED 장치는 성장 기판에 여전히 완전 부착되어 있다. 임시 전달 기판 또는 최종 기판인, 기판은 다음에 성장 기판의 반대면 상에 위치된 LED 장치의 노출면에 부착될 수 있다. 엑시머 레이저 파장에서 사파이어와 GaN 사이의 흡광 계수의 차이로 인해, 레이저로부터의 다수의 에너지는 사파이어와 GaN LED 장치 간의 계층 내에 우선적으로 놓여진다. 이것은 GaN LED 장치를 사파이어 성장 기판으로부터 효율적으로 분리시킨다. 본 명세서에 기재된 EPLD는 연속적 층을 가지며 기계적으로 자립식이 될 정도로 충분히 두껍게 (예를 들어, n층 측상에) 만들어질 수 있다. 이것은 성장 기판으로부터 더욱 쉽게 제거되는 것을 가능하게 한다. 이것은 물리적으로 픽셀화된 장치에 비해 현재 설명되는 EPLD에 의해 제공되는 또 다른 장점이다.
일부 실시예에서, LED에서의 광 확산을 최소화하기 위해서 수직 LED를 제조할 때 기판을 먼저 제거한 다음에 (n층이 발광면이 될 때) n 전극을 적용하는 것이 바람직할 수 있다.
도 4f는 장치의 나머지로부터 제거된 언도핑된 버퍼층(470)을 나타낸다. 도시하지는 않았지만, 언도핑된 버퍼층(470)은 박막화될 수 있다. 언도핑된 버퍼층(470)은 그 원래의 두께의 예를 들어, 5 내지 99%로 박막화될 수 있다. 제거 또는 박막화는 예를 들어, 언도핑층을 에칭 제거하는 것을 포함하여, 다수의 방법으로 성취될 수 있다.
프로세스의 이 단계에서, 원한다면 n 도핑층(430)이 또한 박막화될 수 있다 (도시 생략). 박막화시, 최종 n 도핑층은 그 원래의 두께의 5 내지 99%의 두께를 가질 수 있다.
n 도핑층(430)을 박막화하는 것은 예를 들어, EPLD에 대한 광 확산을 저감시킬 때 유용할 수 있다.
도 4g는 n 도핑층(430)의 발광면 상에 피착된 공통 전극(450)을 도시한다. 이 단계의 하나의 가능한 예는 금속 그리드를 픽셀 간 영역이 될 것에 피착한 다음에, 투명 전도체, 예를 들어, 산화 인듐 주석 (ITO)을 전송면의 나머지 위에 피착하는 것을 포함한다. 다른 예는 전체 면 위에 투명 전도체를 피착한 다음에 금속 그리드를 투명 전도체 위에 피착하는 것이다. 금속 그리드 간의 공간은 통상 작기 (100 ㎛ 미만) 때문에 또한 n 도핑된 영역은 통상 고 전도율을 갖게 되기 때문에, 금속 그리드를 피착하는 것만으로 또한 투명 전도체 층을 포함하지 않는 것으로 충분하지 않을 수 있다.
도 4h는 p 도핑층(410)에 부착된 개별적으로 어드레스 가능한 전극(440)을 도시한다. 개별적으로 어드레스 가능한 전극(440)은 예를 들어, Au, Ag, Ti, Au/Ti, Au/In, Au/Ni, 및 Cu 중에서 선택될 수 있다.
선택적으로, 색상 변환 어레이는 예를 들어, ZnO, ZnSe, ZnS, CdS, CdSe, CdTe, CdZnSe, CdSSe, CdMgZnSe, HgCdTe 또는 ZnSeTe와 같은 II-VI 반도체 물질 (미국 특허 출원 번호 No. 2006/0284190 참조) 또는 AlGaInP과 같은 III-V 물질로 만들어진 EPLD (도시 생략)의 발광면에 위치 및/또는 접착 또는 부착될 수 있다. 부가의 색상 변환 물질은 형광체 (phosphors), 양자점 (quantum dots) 및 형광 염료를 포함한다. 적합한 형광체는 (YAG:Ce 및 (Y,Gd)AG:Ce와 같은) 도핑된 석류석 (garnet), (Sr2Al14O25:Eu, 및 BAM:Eu와 같은) 알루미산염, (SrBaSiO:Eu와 같은) 규산염, (ZnS:Ag, CaS:Eu, 및 SrGa2S4:Eu와 같은) 황화물, 산황화물, 산질화물, 인산염, 붕산염, 및 (CaWO4과 같은) 텅스텐산염을 포함한다. 이들 물질은 통상적인 형광체 분말, 나노입자형 형광체 분말 또는 막의 형태일 수도 있다. 형광체 입자는 EPLD 상에 적용하기 위한 막을 형성하기 위해서 유기 또는 무기 결합제와 혼합될 수 있다. 적합한 물질의 다른 부류로는 Si, Ge, CdS, CdSe, CdTe, ZnS, ZnSe, ZnTe, PbS, PbSe, PbTe, InN, InP, InAs, AlN, AlP, AlAs, GaN, GaP, GaAs 및 그 조합을 포함하는 반도체 나노입자로 만들어진 소위 양자점 형광체(quantum dot phosphor)가 있다. 일반적으로, 양자점의 표면은 응집 방지 및 결합제와의 상용성의 증가를 위하여 유기 분자로 적어도 부분적으로 코팅될 것이다. 몇몇 경우에, 반도체 양자점은 코어-쉘(core-shell) 구조의 상이한 물질들의 여러 층으로 이루어질 수 있다. 적합한 형광 염료는 미국 특허 제6,600,175호에 열거된 것들을 포함한다. 바람직한 형광 염료는 양호한 내구성 및 안정된 광학 특성을 나타내는 물질이다. 색상 변환 층은 단일층이나 일련의 층들에 여러 유형의 색상 변환 물질의 혼합물로 이루어지며, 각각은 하나 이상의 유형의 색상 변환기를 포함할 수 있다. 투영 렌즈나 마이크로 렌즈 어레이와 같은 부가의 광학적 소자는 EPLD의 발광면에 부가하여 포함될 수 있다. 일반적으로, EPLD는 고온 용융 접착제와 같은 접착제, 용접, 압력, 열 또는 이러한 방법들의 임의의 조합 또는 응용에 바람직할 수 있는 기타 방법과 같은 임의의 적합한 방법에 의해 색상 형성 어레이에 부착되거나 접합될 수 있다. 적합한 고온 용융 접착제의 예는 반결정질 폴리올레핀, 열가소성 폴리에스테르, 및 아크릴 수지를 포함한다.
다른 예시적인 접합 물질은 광학적으로 투명한 중합체성 물질, 예를 들어 아크릴레이트계 광학 접착제를 비롯한 광학적으로 투명한 중합체성 접착제, 예를 들어 노어랜드(Norland) 83H (미국 뉴저지주 크랜베리 소재의 노어랜드 프로덕츠(Norland Products)에 의해 공급됨); 시아노아크릴레이트류, 예를 들어 스카치-웰드(Scotch-Weld) 순간 접착제(미국 미네소타주 세인트 폴 소재의 쓰리엠 컴퍼니(3M Company)에 의해 공급됨); 벤조사이클로부텐류, 예를 들어 사이클로텐(Cyclotene)™ (미국 미시간주 미들랜드 소재의 다우 케미칼 컴퍼니(Dow Chemical Company)에 의해 공급됨); 투명 왁스, 예를 들어 크리스탈본드(CrystalBond)(미국 캘리포니아주 레딩 소재의 테드 펠라 인크.(Ted Pella Inc.)); 규산나트륨을 기재로 하는 액상 유리, 물유리, 또는 용해성 유리; 및 SOG(spin-on glass)를 포함한다.
몇몇 경우에, EPLD는 예를 들어, 큐. -와이. 통 (Q. -Y. Tong) 및 유. 지젤 (
Figure pct00002
) (뉴욕 소재의 존 윌리 앤드 썬즈 (John Wiley & Sons), 1999)에 의한 "반도체 웨이퍼 접합"의 제4장 및 제10장에 기술된 웨이퍼 접합 기술에 의해 색상 형성 어레이에 부착될 수 있다.
통상적으로, 본 명세서에 따른 EPLD의 픽셀화된 표면은 적어도 두개의 전극과의 접촉을 갖는다. 적어도 두개의 전극에 접속된 회로는 전류를 전극으로 결국에는 연속적 발광 영역을 통해서 구동시켜, EPLD를 국부적으로 활성화시킨다. 픽셀화된 표면 전극은 다수의 방법으로 개별적으로 어드레스될 수 있다. 이들은 회로 기판에 대한 직접적인 땜납 접속, 여러 상호 접속 수단을 통한 상보성 금속 산화막 반도체 (CMOS) 회로에의 접속, 및 패키지나 회로 기판에 대한 땜납 범프를 포함하지만, 이에만 제한되는 것은 아니다. 픽셀화된 표면 전극은, 금속, 또는 금, 은, 알루미늄, 니켈, 티타늄, 크로마늄, 플라티늄, 팔라듐, 로듐, 레늄, 루테늄, 텅스템, 인듐 및 이들의 혼합물과 합금을 포함하는 금속 합금을 포함하지만, 이에만 제한되지 않는, 본 기술 분야에서 알려진 임의의 적합한 물질로 만들어질 수 있다. 전극은 또한 ITO와 같은 투명 전도성 산화물로 형성될 수 있다. 바람직하게 전극 물질은 고 반사율을 가지므로 전극 물질로 방향된 광선은 전극 물질에 의해 반사되게 된다.
픽셀화된 표면의 반대면은 일반적으로 적어도 하나의 전극을 갖게 된다. 이 전극은 예를 들어, 상호 접속된 금속 또는 금속 합금 그리드일 수 있다. 픽셀화된 표면의 반대면은 금, 은, 알루미늄, 인듐, 상기한 것들 중 임의의 것의 합금, 및/또는 투명 금속 합금과 같은 임의의 적합한 금속, 또는 투명 전도성 산화물, 예를 들어 LED의 표면을 피복하는 산화 인듐 주석(ITO)을 함유할 수 있는 전극을 포함할 수 있다. 픽셀화된 표면의 반대면의 영역 위에 전극으로 ITO를 이용하게 되면 가능하게는 그리드의 형상으로, 픽셀 간 영역에서 전극의 형성을 가능하게 한다. 비발광면에 적합한 것으로 언급된 금속 중 임의의 것은 원한다면, 금속 또는 금속 합금 그리드에 이용될 수 있다. 발광면 전극에 대한 투명 금속 합금의 이용은 발생된 광의 더 높은 전송율을 제공하는 데에 이로울 수 있다. 전극은 또한 발광체 영역을 통해 더 큰 전류 제어를 가능하게 하는, 개별적으로 제어 가능한 소자의 어레이, 예를 들어, 스트라이프를 포함할 수 있다. 픽셀화된 표면의 반대면 상의 전극들은, 와이어 결합을 포함하여 다수의 방법을 통해 접속될 수 있다. 그러나 전극 접속에 적합한 어떤 다른 개수의 기술들이라도 이용될 수 있다.
전극은 통상적으로 외부 제어기로 구동되게 된다. 픽셀화된 표면 전극이 회로 기판에 의해 어드레스될 때, 하나의 선택은 CMOS 기판일 수 있다. CMOS 기판은 집적 회로로 이루어진 기판이므로, EPLD에 대한 장착면 뿐만 아니라 전기 드라이버를 제공하는 이중 기능을 제공할 수 있다. 본 발명의 전극의 기능은 위치 조정 가능 방식으로 활성 발광체 영역을 통해 전류를 제공하는 것이다. 각 개별적으로 어드레스 가능한 전극은 활성화시 전류가 흐르는 대응 스위칭 회로를 갖는 것으로 나타낼 수 있다. 따라서, 발광면 및 비발광면 전극의 형상과 위치, 뿐만 아니라 전극에 인가되는 전압은 특히 중요한데, 왜냐하면 이들 특성들이 방출된 광의 공간 출력 프로파일을 결정하는 것을 도와주기 때문이다.
개별적으로 제어 가능한 전극 소자의 일 예를 도 5a-5b에서 도시한다. 이 예에서, 발광면은 본 명세서에서는 컬럼의 형태로 된, 복수의 개별적으로 어드레스 가능한 소자(550)로 이루어진다. 이들 전극은 개별적으로 어드레스 가능하며 제어 가능하다. 비발광면은 로우 형상의 개별적으로 어드레스 가능하며 제어 가능한 전극(540)에 접속되므로, 두 전극 세트의 로우 및 컬럼 형상은 서로 직교한다. 이러한 구성은 LED 방출의 구역 제어를 가능하게 한다. 발광면과 비발광면 전극 구역의 서브셋의 활성화시, 선택된 전극 사이의 전압차가 형성된다. LED의 순전압 보다 더 큰 전압으로 원하는 지점 (즉, 수직이거나 수직에 근접한 로우 및 컬럼 간의 상호 교차부)에서의 발광이 초래된다. 이 방출 구역을 픽셀로 정의할 수 있다. 비활성화된 전극은 LED의 순전압 보다 더 큰 전압을 제공하지 않으므로, 결과적으로 국부화된 발광을 초래하지 않는다. 예를 들어, 발광면 전극 및 비발광면 전극의 서브셋이 활성화될 수 있어 로우와 컬럼의 상호 교차부에서만 발광체 영역으로부터 광이 방출되게 된다. 또한 발광면 전극을 비발광면 전극과 평행하게 하는 식으로 위치시키는 것도 물론 가능하다. 평행 스트라이프 전극은 예를 들어, 광선의 형성을 위해 대응하는 비발광면 전극 위에 직접 위치될 수 있거나, 이들이 예를 들어, 더욱 균일한 조명을 형성하기 위해서 비발광면 전극으로부터 수평 거리로 엇갈리도록 위치될 수도 있다.
전극 형성의 다른 예를 도 6a-6b에서 나타내었다. 이 실시예에서, 발광면 전극(650)은 장치의 표면을 덮는 공통 전극으로 이루어진다. 비발광면은 로우 형상으로 된 복수의 개별적으로 어드레스 가능한 전극(640)을 갖는다. 이러한 구성은 예를 들어, 공간 광 변조기 (예를 들어, 액정 디스플레이와 같은 전송형 촬상기, 또는 규소 상층 액정 (liquid crystal on silicon; LCOS) 또는 디지털 마이크로미러 디바이스 (DMD) 촬상기와 같은 반사형 촬상기)의 구역별 조명에 유용한 어드레스 가능한 로우(640)를 따른 디스플레이의 선택적 조명을 제공할 수 있다.
도 7a-9b는 금속 그리드의 형태로 된 단일의 발광면 전극, 및 비발광면 전극의 어레이의 다수의 예들을 나타낸다. 이 실시예에서 그리드 개구 및 비발광면 전극은 사각형으로 형상된다. 그러나, 이들은 직사각형, 육각형 또는 그 외 다른 개수의 형상을 취할 수 있다. 비발광면 상에 전극의 어레이 형성을 이용하게 되면 제어된 영역별 방출 프로파일을 가능하게 한다. 비발광면 전극의 그리드 간격 띄우기 및 크기는 원하는 장치의 이용에 따라 선택될 수 있다. 예를 들어, 도 7a-b에서 나타낸 바와 같이, 더 큰 비발광면 전극 어레이를 갖는 밀접하게 이격된 그리드는 더 큰 영역별 표면 조명을 갖는 고 해상도의 픽셀화를 가능하게 할 수 있다. 도 8a-8b는 더 낮은 정도의 해상도로, 유사한 영역별 표면 조명을 제공하는 실시예를 제공한다. 대안적으로, 도 9a-b는 대응하는 작은 전극 어레이를 갖는 밀접하게 이격된 그리드의 구성을 도시한다. 이러한 실시예는 직시형 또는 투영 응용과 같은, 고해상도의 응용에서 특히 유용할 수 있다. 또한, 이 실시예는 여러 색상의 형광체, II-VI 물질, 또는 다른 색상 변환 물질에 연결될 수 있다. 이 때 이것은 예를 들어, 순차적인 색상 LED에 대해, 짧은 혼합 거리로 동일한 면적의 조명을 제공하는 데에 유용할 수 있다.
다른 디자인의 고찰이 현재 제시된 EPLD의 전극을 구동하는 외부 제어기를 설계하는 데에 관련될 수 있다. 예를 들어, 여기 개시된 EPLD에서의 비교적 얇은 p형 층은 역바이어스 항복으로 손상을 입기 쉬울 수 있다. 이러한 역 바이어싱은 장치의 이상 배선, 구동 회로에서의 과도 전류, 또는 정전기에 의해 야기될 수 있다. 따라서, 픽셀화된 장치 자체에, 또는 예를 들어, CMOS 구동 회로 상에 보호 회로를 포함하는 것이 바람직할 수 있다.
또한 EPLD에 대한 턴온 전압 미만인 저 전압을 "온" 픽셀에 인접하는 "오프" 픽셀에 인가하는 것이 또한 유용할 수 있다. 이렇게 행함으로써, 이는 인접한 픽셀들 간의 전압 그라디언트를 감소시켜 온 픽셀 영역으로부터 오프 픽셀 영역으로의 전류 확산을 제한할 수 있다.
다이오드 접합부를 통한 전도는 비선형이며, 그 결과 고 전류가 저 전류 보다 덜 (비례적으로) 확산되게 된다. 따라서 픽셀 크기를 최소화하기 위해서, 최고의 실재 전류에서 픽셀을 동작시키는 것이 바람직할 수 있다. 직시형 촬상기는 진폭 변조 및/또는 펄스폭 변조에 의해 형성되는 원하는 화상의 원하는 그레이 스케일 레벨을 재현하기 위해서 휘도의 범위를 형성해야 한다. 따라서, 진폭 변조와 펄스폭 변조 사이에서와 같이, 본 명세서에서 기재된 EPLD가 직시형 촬상기로 이용될 때 그레이 스케일을 조절하기 위해 진폭 변조를 이용하는 것은 바람직하지 않을 수 있다. 진폭 변조는 저 전압 응용의 경우 전류 확산의 증가를 받기 쉽다. 반대로, 펄스폭 변조 장치 기구를 이용함으로써, 휘도 제어는 최적의 (예를 들어, 최대의) 전류에서 여전히 픽셀을 구동하면서 성취될 수 있다. 펄스폭 변조 구동시, 픽셀은 목표의 전류에서 동작되며 전류 인가의 지속 시간은 원하는 명백한 휘도를 성취하도록 조정된다.
발광체 영역의 활성화로 인해 형성된 픽셀이 모두 동일한 크기나 형상일 필요는 없다. 픽셀은 규칙적으로 변하거나 임의로 선택되는 방식으로 크기와 형상 둘 다에 따라 변할 수 있다. 특히 직시형 또는 조명 시스템의 경우에, 개별적으로 어드레스 가능한 전극이 원하는 픽셀 피치로 분리되는 것이 바람직할 수 있다. 픽셀 피치는 또한 최종 용도에 적합한 방식으로 전극의 위치에 따라 변할 수 있다.
사용자의 필요에 가장 정확한 발광 패턴 및/또는 스펙트럼을 제공하기 위해서, 본 명세서는 또한 연속적 발광체 층의 각 특정 발광 영역 사이에 위치된 광 차단 소자의 이용을 포함한다. 이러한 광 차단 소자는 여러 방출 영역으로부터의 광의 광학적 결합의 저지를 가능하게 하며 (예를 들어, 인접한 픽셀 간의 크로스토크), 광이 원하는 위치에서 원하는 속성을 갖는 발광면에서 나갈 수 있게 한다. 부가하여, 마스크는 광을 원하는 속성 (예를 들어, 파장, 경사각, 등)을 가지고 선택적으로 흡광, 반사 및 전송하기 위해서 EPLD의 상부 표면의 전부나 일부 위에 위치될 수 있다.
예를 들어, 저 전도율의 층은 전류 경로를 활성 영역의 원하는 부분으로 더욱 속박하기 위해서 n형 층 내에 또는 n층 전극 아래에 (n층이 발광면 층인 경우) [또는 예를 들어, ITO 층 아래에, 또는 임의의 다른 투명 전도층] 위치될 수 있다. 속박은 패턴화된 절연체 (예를 들어, SiO2)로부터, 또는 자유 캐리어를 보상하고 이로 인해 n 도핑층에서의 저항을 국부적으로 증가시키기 위해 주입되거나 도핑된 n형 층의 영역으로부터 생긴다. 또한, n층 전극 (다시, n층이 발광면 층인 경우)은 원하는 픽셀의 외부 모서리를 정의하는 메쉬 또는 그리드일 수 있다. 그리드는 픽셀을 발광면으로부터 나가는 광의 경로를 차단하지 않고 픽셀로부터 전류를 나가게 할 수 있다. 그리드는 또한 (예를 들어, 흡광에 의해) 하나의 픽셀로부터 인접한 픽셀로 광의 측면 확산을 차단하는, "블랙 마스크"로 작용하여 콘트라스트를 증가시킬 수 있다. 블랙-마스크는 또한 픽셀의 모서리를 날카롭게 하는 것을 도울 수 있으며, 이는 이어서 화상을 (즉, EPLD가 촬상 장치로 이용될 때) 더 촛점 맞추어 보이게 할 수 있다.
본 발명의 하나의 특정한 바람직한 이용은 화상 투영 시스템과 같은 것이다. 이런 시스템에서 이용될 때, 변조기가 EPLD의 발광면으로부터 방출된 광을 수신하도록 EPLD가 픽셀화된 공간 광 변조기에 광학적으로 결합하는 것이 가능하게 바람직할 것이다. 이 부가는 특히 텔레비전에 이용되는 것과 같은, 예를 들어, 액정 또는 DLP 디스플레이에서, 발광 장치의 이용에 적합하다. 액정 디스플레이의 목적에 이용되는 이러한 공간 광 변조기의 일 예는 발광면 위에 위치된 패턴화된 와이어-그리드 (wire-grid) 편광기일 수 있다. 공간 광 변조기는 또한 EPLD에서 형성된 것 보다 더 많은 수의 픽셀로 이루어질 수 있어, 시청 전에 화상을 더욱 픽셀화하는 것을 가능하게 한다.
[실시예]
모델링 방법
픽셀화된 수직 LED의 열적 및 전기적 모델은 유한 요소 시뮬레이션 소프트웨어 (펜실베니아 캐논스버그 소재의 앤시스사(ANSYS, Inc)의 앤시스 기계부품)에 대해 구축되었다. LED는 층의 수직 적층물로서 모델화되었다. 모델은 사각형 어레이 패턴으로 사각형 픽셀을 시뮬레이트했다. 수평면에서, LED 모델은 8개의 부분 픽셀로 둘러싸인 하나의 중심 픽셀로 분할되었다. 각 층은 두 개 까지의 가능한 물질로 제조되었다. 주 물질은 픽셀의 위치와 정렬된다. 선택적인 제2 물질, '간극' 물질은 폭이 간극 폭과 동일한 픽셀들 간의 격자 상에 제2 물질을 위치시키는 데에 이용되었다. 연속적 층은 간극 물질을 주 물질과 동일하게 설정하거나 간극 폭을 제로로 설정했다. 개별의 층에는 애노드, 캐소드 또는 접합부의 모델에서의 기능이 할당되었다. 전류는 애노드 층에 인가되고 캐소드 층 측은 0.0 볼트로 유지되었다. 다이오드 접합 모델은 접합부 층과 수직 적층물의 다음 층 간의 간극 전도도로 적용되었다. 완전한 절연 경계 조건 (열적 및 전기적 둘 다)은 모델의 네 수직면에 적용되었다.
시뮬레이트된 물질의 물리적 특성은 문헌에서 수집되었던 것으로 다음 표에서 보고된다.
Figure pct00003
간략성을 위해서, 구리의 속성은 p-GaN 및 n-GaN 층 둘 다에 대한 금속 접촉부에 대해 이용되었다. 접촉부는 Au, Ag, Au/Ti, In, Au/In, 또는 Au/Ni와 같은 다른 금속으로 제조되는 것이 가능하다; 그러나 이들 금속의 물리적 특성은 이들 시뮬레이션을 위해서 구리와 충분히 유사한 것이다. 유사하게, 실리카는 절연 충전재 물질로 이용되지만 다른 절연 물질, 공기, 또는 진공을 절연체로 이용하는 것이 가능하다.
시뮬레이션은 오직 다이오드의 전기 전위에 기초해서 전류 분산을 모델화했다. 다이오드의 접합 영역에서의 소수 캐리어의 확산은 전류 확산에 또한 영향을 줄 수 있고, 이와 같이 방출 영역은 이 모델에 의해 예측되는 것 보다 약간 더 클 수 있다.
접합은 p형과 n형 반도체 층 사이에 비선형 간극 전도도를 적용하는 것으로 시뮬레이트되었다. 접합 전도도는 이상적인 다이오드 방정식에 기초하였다:
Figure pct00004
이 때 j는 접합부를 통한 전류 밀도이고; js 는 "포화 전류"이고; q는 전자의 전하이고; V는 접합부 양단의 전기 전위이고; n은 다이오드 이상 계수이고; kB는 볼쯔만 상수이고; T는 접합부의 절대 온도이다. q의 값 및 kB는 각각 1.602×10-19 C 및 1.318×10-23 J/K이었다. 포화 전류, js 및 이상 계수, n은 상용 고 휘도의 청색 질화물 LED에 대해 측정된 I-V 데이터를 맞추어 취득되었고, 그 결과 js = 5.9×10-19 및 n = 2.74의 값이 결과된다. 온도, T 및 전기 전위, V는 모델에 의해서 연산되었다.
실시예 1:
연속적 p형과 n형 GaN 영역을 갖는 5 ㎛ × 5 ㎛ 픽셀을 시뮬레이트한 모델이 형성되었다. p형 층에의 전기적 접촉부는 0.5 ㎛ × 0.5 ㎛였고 0.01 Ω-㎟의 접촉 저항을 가졌다. 이 모델의 층 구조는:
Figure pct00005
이 모델은 애노드에 인가된 0.1 A/㎟ (2.5×10-6 A/픽셀)의 평균 전류 밀도로 실행되었다. 캐소드는 0V에 고정된다.
연산된 전류 밀도 윤곽은 도 10에서 플롯도로 나타내었다. (모델의 일 모서리를 따라 절취한) 단면은 도 11에서 플롯도로 나타내었다.
실시예 2:
실시예 1의 모델이 실시예 2에 대해 이용되었다. 이 모델은 연속적 p형 및 n형 GaN 영역을 갖는 5 ㎛ × 5 ㎛ 픽셀을 시뮬레이트했다. p형 층에의 전기적 접촉부는 0.5 ㎛ × 0.5 ㎛였고 0.01 Ω-㎟의 접촉 저항을 가졌다. 이 모델의 층 구조는:
Figure pct00006
이 모델은 애노드에 인가된 0.01, 0.1 및 1.0 A/㎟ (2.5×10-7, 2.5×10-6, 및 2.5×10-5 A/픽셀)의 평균 전류 밀도로 실행되었다. 캐소드는 0V에 고정되었다.
픽셀의 중심을 따른 전류 밀도 단면은 도 12에서 플롯도로 나타내었다. 명확하게 하기 위해, 전류 밀도는 (인가된) 평균 전류 밀도에 의해 분할되었고 중심 픽셀만을 나타낸다.
실시예 2의 결과는 픽셀 중심과 모서리 간의 콘트라스트가 픽셀을 통하는 전류 밀도가 증가함에 따라 증가하는 것을 증명해 준다.
실시예 3:
실시예 1의 모델이 실시예 3에 대해 이용되었다. 이 모델은 연속적 p형 및 n형 GaN 영역을 갖는 5 ㎛ × 5 ㎛ 픽셀을 시뮬레이트했다. p-GaN 층에 대한 전기적 접촉부의 세 크기는: 0.5 ㎛ × 0.5 ㎛, 1.0 ㎛ × 1.0 ㎛, 및 2.0 ㎛ × 2.0 ㎛로 시뮬레이트되었다. p형 층에의 전기적 접촉부는 0.01 Ω-㎟의 접촉 저항을 가졌다. 이 모델의 층 구조는:
Figure pct00007
이 모델은 애노드에 인가된 평균 전류 밀도 1.0 A/㎟ (2.5×10-5 A/픽셀)로 실행되었다. 캐소드는 0V에 고정되었다.
픽셀의 중심을 따른 전류 밀도 단면은 도 13에서 플롯도로 나타내었다. 명확하게 하기 위해, 중심 픽셀의 전류 밀도만을 나타내었다.
실시예 3의 결과는 픽셀 중심과 모서리 간의 콘트라스트는 p-GaN에 대한 금속 접촉부의 크기가 감소함에 따라 증가한다는 것을 증명해 준다.
실시예 4:
실시예 1의 모델이 실시예 4에 대해 이용되었다. 이 모델은 연속적 p형 및 n형 GaN 영역을 갖는 5 ㎛ × 5 ㎛ 픽셀을 시뮬레이트했다. p형 층에의 전기적 접촉부는 0.5 ㎛ × 0.5 ㎛이었으며 0.01 Ω-㎟의 접촉 저항을 가졌다. 이 모델의 층 구조는:
Figure pct00008
이 모델은 애노드에 인가된 평균 전류 밀도 1.0 A/㎟ (2.5×10-5 A/픽셀)로 실행되었다. 캐소드는 0V에 고정되었다. p-GaN 층은 연속적이며 모델은 세가지 두께 값: 0.1, 0.2, 및 0.3 ㎛으로 실행되었다.
세가지 p-GaN 층의 두께에 대한 픽셀의 중심을 따른 전류 밀도 단면은 도 14에서 플롯도로 나타내었다. 명확하게 하기 위해, 중심 픽셀의 전류 밀도만을 나타낸다.
실시예 4의 결과는 픽셀 중심과 모서리 간의 콘트라스트가 p-GaN 층의 두께가 감소함에 따라 증가한다는 것을 증명해 준다.
실시예 5:
실시예 4의 모델이 실시예 5에 대해 이용되었다. 이 모델은 연속적 n형 GaN 영역을 갖는 5 ㎛ × 5 ㎛ 픽셀을 시뮬레이트했다. p형 영역은 0.3 ㎛ 두께였고 p형 GaN에 대한 전기적 접촉부와 정확히 동일한 폭으로 패턴화되었으며, p-GaN 층을 접합부에 까지, 그러나 이를 관통하지 않고 에칭하는 가능성을 시뮬레이트한다. p형 층에의 전기적 접촉부는 0.5 ㎛ × 0.5 ㎛였고 0.01 Ω-㎟의 접촉 저항을 가졌다.
이 모델의 층 구조는:
Figure pct00009
이 모델은 애노드에 인가된 평균 전류 밀도 1.0 A/㎟ (2.5×10-5 A/픽셀)로 실행되었다. 캐소드는 0V에 고정되었다.
픽셀의 중심을 따른 전류 밀도 단면은 도 15에서 플롯도로 나타내었다. 명확하게 하기 위해, 중심 픽셀의 전류 밀도만을 나타내었다.
실시예 5의 결과는 픽셀 중심과 모서리 간의 콘트라스트는 p-GaN 층의 일부를 박막화하거나 제거함으로써 증가될 수 있다는 것을 증명해준다.
실시예 6:
연속적 p형과 n형 GaN 영역을 갖는 2.5 ㎛ × 2.5 ㎛ 픽셀을 시뮬레이트한 모델이 형성되었다. p형 층에의 전기적 접촉부는 0.5 ㎛ × 0.5 ㎛였고 0.01 Ω-㎟의 접촉 저항을 가졌다. 이 모델의 층 구조는:
Figure pct00010
이 모델은 애노드에 인가된 4.0 A/㎟ (2.5×10-5 A/픽셀)의 평균 전류 밀도로 실행되었다. 캐소드는 0V에 고정되었다.
픽셀의 중심을 따른 전류 밀도 단면은 도 16에서 플롯도로 나타내었다. 명확하게 하기 위해, 중심 픽셀의 전류 밀도만을 나타내었다.
실시예 6의 결과는 전류가 약 1 ㎛ × 1 ㎛인 접합부의 일부에 속박될 수 있다는 것을 증명해 준다.

Claims (30)

  1. 전기적으로 구동되는 픽셀화된 발광 장치(EPLD)에 있어서:
    p층 전극 표면과 p층 계층 표면을 갖는 p층;
    n층 전극 표면과 n층 계층 표면을 갖는 n층;
    n층 계층 표면과 p층 계층 표면 사이에 배치된 연속적 발광체 영역;
    적어도 하나의 p층 전극; 및
    적어도 하나의 n층 전극을 포함하고,
    p층 전극 또는 n층 전극 중 적어도 하나는 복수의 개별적으로 어드레스 가능한(addressable) 전극을 포함하는 EPLD.
  2. 제1항에 있어서, 연속적 발광 영역은 이중 헤테로 접합인 EPLD.
  3. 제1항에 있어서, 연속적 발광 영역은 복수의 양자 우물 층인 EPLD.
  4. 제1항에 있어서, p층 전극은 복수의 개별적으로 어드레스 가능한 전극을 포함하는 EPLD.
  5. 제1항에 있어서, n층 전극은 복수의 개별적으로 어드레스 가능한 전극을 포함하는 EPLD.
  6. 제1항에 있어서, 복수의 개별적으로 어드레스 가능한 전극 각각에 대해 스위칭 회로를 더 포함하는 EPLD.
  7. 공통 전극을 포함하는 발광면을 포함하는 외부 반도체 층;
    복수의 개별적으로 어드레스 가능한 전극을 포함하는 비발광면을 포함하는 내부 반도체 층; 및
    외부 반도체 층과 내부 반도체 층 사이에 배치된 연속적 발광체 영역을 포함하는 EPLD.
  8. 제7항에 있어서, 외부 반도체 층은 n 도핑된 반도체 층인 EPLD.
  9. 제8항에 있어서, n 도핑된 반도체 층은 연속적인 EPLD.
  10. 제8항에 있어서, p 도핑된 반도체 층은 적어도 부분적으로 에칭되는 EPLD.
  11. 제10항에 있어서, p 도핑된 반도체 층은 완전히 에칭되는 EPLD.
  12. 제7항에 있어서, 외부 반도체 층은 p 도핑된 반도체 층인 EPLD.
  13. 제7항에 있어서, n 도핑된 반도체 층은 금속 질화물을 포함하는 EPLD.
  14. 제13항에 있어서, 금속은 In, Ga, Al 또는 이들의 합금 중에서 선택되는 EPLD.
  15. 제7항에 있어서, 복수의 개별적으로 어드레스 가능한 전극은 원하는 픽셀 크기 보다 더 작은 접촉 표면적을 갖는 비발광면과 접촉하는 EPLD.
  16. 제7항에 있어서, 연속적 발광 영역은 복수의 양자 우물 층인 EPLD.
  17. 제7항에 있어서, 상기의 개별적으로 어드레스 가능한 전극 각각에 대해 스위칭 회로를 더 포함하는 EPLD.
  18. 제17항에 있어서, 개별적으로 어드레스 가능한 전극은 10㎛ 이하의 픽셀 피치로 분리되는 EPLD.
  19. 제7항에 있어서, 공통 전극은 하나 이상의 개별적으로 어드레스 가능한 전극에 전기적으로 각각 결합된 복수의 평행선을 포함하는 EPLD.
  20. 제19항에 있어서, 개별적으로 어드레스 가능한 전극은 공통 전극에 수직으로 배치된 복수의 평행선을 포함하는 EPLD.
  21. 제7항에 있어서, 개별적으로 어드레스 가능한 전극은 복수의 평행선을 포함하는 EPLD.
  22. 제7항에 있어서, 발광 영역은 단일의 양자 우물을 포함하는 EPLD.
  23. 제7항에 있어서, 개별적으로 어드레스 가능한 전극 사이의 광학적 크로스토크를 감소시키기 위해 광 차단 소자를 더 포함하는 EPLD.
  24. 제8항에 있어서, 외부 반도체 층은 채널을 형성하기 위해 부분적으로 에칭되고 채널은 (i) 광 흡수 물질, (ii) 전기적 절연 물질, (iii) 반사성 물질, 또는 (iv) (i) 내지 (iii) 중 임의의 것의 조합물 중에서 선택된 물질로 선택적으로 채워지는 EPLD.
  25. 제7항에 따른 EPLD의 복수의 개별적으로 어드레스 가능한 전극 중 적어도 둘을 전기적으로 어드레스하는 단계를 포함하는 픽셀화된 광을 발생시키는 방법.
  26. 픽셀화된 발광 시스템에 있어서,
    공통 전극을 포함하는 발광면을 포함하는 외부 반도체 층;
    복수의 개별적으로 어드레스 가능한 전극을 포함하는 비발광면을 포함하는 내부 반도체 층;
    외부 반도체 층과 내부 반도체 층 사이에 배치된 연속적 발광 영역; 및
    개별적으로 어드레스 가능한 전극 각각에 전류를 공급하기 위한 회로를 포함하고, 개별적으로 어드레스 가능한 전극 각각이 어드레스될 때 픽셀화된 발광 시스템은 공간상 고유한 패턴의 광을 방출하는 픽셀화된 발광 시스템.
  27. 제26항의 픽셀화된 발광 시스템 및 픽셀화된 발광 시스템에 의해 방출된 광을 수신하기 위한 픽셀화된 공간 광 변조기를 포함하는 광학 시스템.
  28. 제27항에 있어서, 발광 시스템은 공간 광 변조기 보다 더 적은 픽셀을 갖는 광학 시스템.
  29. 제27항에 있어서, 상기 픽셀화된 공간 광 변조기는 (i) 투과형 액정 디스플레이, (ii) 반사형 액정 촬상기(imager), 및 (iii) 디지털 마이크로미러 장치 중에서 선택되는 광학 시스템.
  30. 공통 전극을 포함하는 발광면을 포함하는 외부 반도체 층;
    픽셀을 정의하는 복수의 개별적으로 어드레스 가능한 전극을 포함하는 비발광면을 포함하는 내부 반도체 층;
    외부 반도체 층과 내부 반도체 층 사이에 배치된 연속적 발광 영역; 및
    각 픽셀로부터의 출력 광을 제어하기 위한 전용 스위칭 회로를 포함하는 화상 형성 장치.
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