KR101873259B1 - 마이크로 어레이 발광다이오드 제조방법 및 조명 장치 - Google Patents

마이크로 어레이 발광다이오드 제조방법 및 조명 장치 Download PDF

Info

Publication number
KR101873259B1
KR101873259B1 KR1020170014969A KR20170014969A KR101873259B1 KR 101873259 B1 KR101873259 B1 KR 101873259B1 KR 1020170014969 A KR1020170014969 A KR 1020170014969A KR 20170014969 A KR20170014969 A KR 20170014969A KR 101873259 B1 KR101873259 B1 KR 101873259B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
type semiconductor
type
light emitting
layer
Prior art date
Application number
KR1020170014969A
Other languages
English (en)
Inventor
곽준섭
홍인열
김태경
Original Assignee
순천대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 순천대학교 산학협력단 filed Critical 순천대학교 산학협력단
Priority to KR1020170014969A priority Critical patent/KR101873259B1/ko
Priority to US16/483,035 priority patent/US11121170B2/en
Priority to PCT/KR2017/007312 priority patent/WO2018143525A1/ko
Application granted granted Critical
Publication of KR101873259B1 publication Critical patent/KR101873259B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H01L33/0079—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Led Devices (AREA)

Abstract

본 발명은 마이크로 어레이 발광다이오드 제조방법 및 조명 장치에 관한 것으로서, 보다 상세하게는 복수의 발광 픽셀 사이의 암부 영역을 줄일 수 있는 마이크로 어레이 발광다이오드 제조방법 및 조명 장치에 관한 것이다.
본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법은 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 적층하여 반도체 적층구조물을 형성하는 과정; 상기 p형 반도체층 상에 서로 이격되어 2차원적으로 배열되도록 복수의 p형 전극을 형성하는 과정; 및 상기 복수의 p형 전극 사이로 노출된 p형 반도체층에 자가정렬 방식으로 아이솔레이션부를 형성하는 과정;을 포함할 수 있다.

Description

마이크로 어레이 발광다이오드 제조방법 및 조명 장치{Method for manufacturing micro-array light emitting diode and apparatus for lighting}
본 발명은 마이크로 어레이 발광다이오드 제조방법 및 조명 장치에 관한 것으로서, 보다 상세하게는 복수의 발광 픽셀 사이의 암부 영역을 줄일 수 있는 마이크로 어레이 발광다이오드 제조방법 및 조명 장치에 관한 것이다.
마이크로 어레이 발광다이오드는 2차원적으로 배열된 복수의 발광 픽셀로 이루어지며, 배열된 발광 픽셀은 전기적인 제어를 통해 선택적으로 개별 점·소등될 수 있다.
능동형의 액티브 매트릭스(Active Matrix; AM) 마이크로 어레이 발광다이오드는 각각의 발광 픽셀이 개별적으로 트랜지스터(예를 들어, 박막 트랜지스터)에 의해 구동되는 방식으로, 기판 상에 매트릭스 패턴으로 형성되어 각각의 발광 픽셀에 공급되는 전압을 스위칭하는 트랜지스터를 구비하고, 트랜지스터에 전기 신호를 공급하는 구동 회로(예를 들어, CMOS)를 포함하는 트랜지스터 기판을 포함한다. 여기서, 트랜지스터는 박막 트랜지스터일 수 있고, 박막 트랜지스터는 비정질 실리콘 또는 다결정 실리콘으로 형성될 수 있다.
이러한 액티브 매트릭스(AM) 마이크로 어레이 발광다이오드는 각각의 발광 픽셀의 개별 구동을 위해 반도체 적층구조물 상에 마스크(Mask)를 형성한 후에 메사 식각(MESA Etching) 등을 통해 반도체 적층구조물을 복수의 발광 픽셀로 아이솔레이션(Isolation)한다. 종래에는 안정적인 전류의 공급을 위해 발광 픽셀의 사이마다 n형 전극이 형성되어 발광 픽셀 간의 거리가 늘어날 수 밖에 없었고, 이에 따라 복수의 발광 픽셀 사이에 암부(dark region)가 넓게 발생할 수 밖에 없었다. 또한, 종래에는 마스크를 정렬(align)시켜 반도체 적층구조물을 복수의 발광 픽셀로 아이솔레이션하였는데, 마이크로 단위의 정밀도로 마스크를 정렬시켜야 하기 때문에 마스크의 정렬이 어려웠으며, 오정렬(misalign)을 최소화하기 위해 마진(margin)을 두고 마스크를 형성하였기 때문에 복수의 발광 픽셀의 간격이 넓어지는 문제가 있었다. 한편, 종래에는 반도체 적층구조물을 복수의 발광 픽셀로 아이솔레이션할 때에 p형 반도체층 뿐만 아니라 활성층과 n형 반도체층의 일부도 식각하여 복수의 발광 픽셀의 간격이 보다 넓어지게 되었다.
한국공개특허공보 제10-2016-0080264호
본 발명은 복수의 발광 픽셀의 간격을 줄여 발광 픽셀 사이의 암부 영역을 감소시킬 수 있는 마이크로 어레이 발광다이오드 제조방법 및 조명 장치를 제공한다.
본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법은 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 적층하여 반도체 적층구조물을 형성하는 과정; 상기 p형 반도체층 상에 서로 이격되어 2차원적으로 배열되도록 복수의 p형 전극을 형성하는 과정; 및 상기 복수의 p형 전극 사이로 노출된 p형 반도체층에 자가정렬 방식으로 아이솔레이션부를 형성하는 과정;을 포함할 수 있다.
상기 아이솔레이션부를 형성하는 과정에서는 상기 복수의 p형 전극을 마스크로 사용하여 상기 아이솔레이션부를 형성할 수 있다.
상기 아이솔레이션부를 형성하는 과정에서는 상기 노출된 p형 반도체층의 적어도 일부를 식각하거나, 상기 노출된 p형 반도체층의 적어도 일부의 전기절연성을 증대시킬 수 있다.
상기 노출된 p형 반도체층의 적어도 일부의 전기절연성을 증대시키는 경우에는 이온 주입, 플라즈마 처리, 전자빔 조사 중 적어도 어느 하나를 이용할 수 있다.
상기 아이솔레이션부를 형성하는 과정 이후에, 상기 활성층 및 상기 n형 반도체층은 상기 아이솔레이션부를 형성하는 과정 이전과 동일할 수 있다.
상기 n형 반도체층의 일부가 노출되도록 상기 p형 반도체층 및 상기 활성층의 일부를 식각하는 과정; 및 노출된 n형 반도체층 상에 상기 n형 반도체층의 공통 전극으로 n형 전극을 형성하는 과정;을 더 포함할 수 있다.
상기 p형 반도체층 및 상기 활성층의 일부를 식각하는 과정에서는 상기 p형 반도체층 및 상기 활성층의 가장자리부를 식각하고, 상기 n형 전극을 형성하는 과정에서는 상기 가장자리부가 식각된 활성층 및 p형 반도체층의 외측에 상기 n형 전극을 형성할 수 있다.
상기 복수의 p형 전극 상에 층간절연층을 형성하는 과정; 상기 복수의 p형 전극 사이의 층간절연층을 관통하여 상기 n형 반도체층을 노출하는 비아홀을 형성하는 과정; 및 상기 비아홀에 도전성 물질을 충진하는 과정;을 더 포함할 수 있다.
상기 p형 반도체층 상에 상기 복수의 p형 전극의 배열과 동일한 패턴으로 반사층을 형성하는 과정;을 더 포함하고, 상기 복수의 p형 전극을 형성하는 과정 및 상기 반사층을 형성하는 과정은 단일 마스크를 이용하여 수행될 수 있다.
본 발명의 다른 실시예에 따른 조명 장치는 본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법으로 제조된 마이크로 어레이 발광다이오드; 및 상기 복수의 p형 전극과 전기적으로 연결되는 복수의 제1 컨택패드와, 상기 마이크로 어레이 발광다이오드의 n형 전극과 전기적으로 연결되는 제2 컨택패드를 포함하며, 상기 마이크로 어레이 발광다이오드가 실장되는 회로 기판;을 포함할 수 있다.
상기 기판은 광투과성 기판이고, 상기 회로 기판은 열전도성 기판일 수 있다.
열전도성이며, 상기 기판과 상기 회로 기판 사이에 충진되는 언더필층;을 더 포함할 수 있다.
상기 회로 기판은 상기 p형 전극에 연결되어 상기 p형 전극에 공급되는 전류를 스위칭하는 트랜지스터부를 포함할 수 있다.
본 발명의 실시 형태에 따른 마이크로 어레이 발광다이오드 제조방법은 복수의 p형 전극 사이로 노출된 p형 반도체층에 자가정렬 방식으로 아이솔레이션부를 형성하여 반도체 적층구조물을 복수의 발광 픽셀로 아이솔레이션함으로써, 복수의 발광 픽셀의 간격을 줄일 수 있고, 이에 따라 복수의 발광 픽셀 사이의 암부 영역을 감소시킬 수 있다. 이를 통해 마이크로 어레이 발광다이오드의 광도가 향상될 수 있으며, 조명 장치의 시인성이 향상될 수 있다.
또한, 본 발명에서는 n형 전극을 n형 반도체층의 공통 전극으로 사용하여 발광 영역 외측의 비발광 영역에 n형 전극을 형성할 수 있고, 이에 따라 복수의 발광 픽셀의 간격을 더욱 줄일 수 있으며, 복수의 발광 픽셀 사이의 암부 영역을 더욱 감소시킬 수 있다.
그리고 반도체 적층구조물을 복수의 발광 픽셀로 아이솔레이션할 때에 p형 반도체층만을 식각하거나 전기절연성을 증대시켜 복수의 발광 픽셀의 간격을 최소화할 수 있고, 복수의 발광 픽셀 사이의 암부 영역을 최소화할 수 있으며, 활성층이 p형 전극 사이 영역에도 존재하게 되어 각 발광 픽셀의 발광 면적이 넓어질 수 있고, 복수의 발광 픽셀 사이의 암부 영역을 최소화하는 데에 유리해질 수 있다.
한편, 본 발명에서는 복수의 발광 픽셀의 간격을 최소화함으로써 복수의 발광 픽셀의 집적도를 증가시킬 수 있어 n형 전극을 복수의 발광 픽셀의 공통 전극으로 이용하는 데에 용이할 수 있고, n형 반도체층을 통한 전하의 이동 거리가 줄어들 수 있어서 발광 영역의 외측에만 n형 전극을 형성하여도 복수의 발광 픽셀에 안정적인 전원 공급이 이루어질 수 있으며, 전체적인 마이크로 어레이 발광다이오드의 크기가 작아질 수 있다.
도 1은 본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법을 순서적으로 나타낸 단면도.
도 2는 본 발명의 일실시예에 따른 발광 픽셀의 아이솔레이션 방법을 나타내는 단면도.
도 3은 본 발명의 일실시예에 따른 n형 전극의 배선을 설명하기 위한 그림.
도 4는 본 발명의 다른 실시예에 따른 조명 장치를 나타내는 개략 단면도.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 설명 중, 동일 구성에 대해서는 동일한 참조부호를 부여하도록 하고, 도면은 본 발명의 실시예를 정확히 설명하기 위하여 크기가 부분적으로 과장될 수 있으며, 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법을 순서적으로 나타낸 단면도로, 도 1(a)는 기판 상에 반도체 적층구조물을 형성한 단면도, 도 1(b)는 p형 반도체층 및 활성층의 일부를 식각한 단면도, 도 1(c)는 n형 반도체층 상에 n형 전극을 형성한 단면도이고, 도 1(d)는 p형 반도체층 상에 반사층과 p형 전극을 형성한 단면도이며, 도 1(e)는 반도체 적층구조물을 복수의 발광 픽셀로 아이솔레이션한 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법은 기판(110) 상에 n형 반도체층(121), 활성층(122) 및 p형 반도체층(123)을 적층하여 반도체 적층구조물(120)을 형성하는 과정(S100); 상기 p형 반도체층(123) 상에 서로 이격되어 2차원적으로 배열되도록 복수의 p형 전극(140)을 형성하는 과정(S200); 및 상기 복수의 p형 전극(140) 사이로 노출된 p형 반도체층(123)에 자가정렬 방식으로 아이솔레이션부를 형성하는 과정(S300);을 포함할 수 있다.
먼저, 도 1(a)와 같이 기판(110) 상에 n형 반도체층(121), 활성층(122) 및 p형 반도체층(123)을 적층하여 반도체 적층구조물(120)을 형성한다(S100). 이때, 기판(110)의 일면 상에 n형 반도체층(121), 활성층(122) 및 p형 반도체층(123)을 순차적으로 적층하여 반도체 적층구조물(120)을 형성할 수 있다.
기판(110)은 반도체 단결정을 성장시키는데 적합한 기판으로서, 사파이어를 포함하는 투명한 재료를 이용하여 형성될 수 있는데, 사파이어 이외에도 산화아연(ZnO), 질화갈륨(GaN), 탄화규소(SiC), 질화알루미늄(AlN), 실리콘(Silicon; Si), 실리콘 산화물(Silicon Oxide) 등으로 형성될 수 있다. 한편, 사파이어와 같은 물질로 형성된 기판과 반도체층의 격자정합을 향상시키기 위하여 기판(110) 상에 일반적으로 AlN/GaN층 또는 GaN층으로 이루어진 버퍼층(115) 또는 질화갈륨계 지지층(예를 들어, u-GaN)이 형성될 수 있으나, 본 발명의 실시예에서는 버퍼층 또는 질화갈륨계 지지층(115)의 자세한 설명은 생략하기로 한다. 또한, 반도체 적층구조물(120)이 유기 반도체층으로 이루어진 경우에는 실리콘(Si) 기판 외에도 비정질 실리콘(Amorphous Silicon; a-Si) 기판, 다결정 실리콘(Polycrystalline Silicon; Poly Si) 기판, 산화물(Oxide) 기판 등을 사용할 수도 있다.
반도체 적층구조물(120)은 기판(110)의 일면 상에 적층되는 n형 반도체층(121), 활성층(122) 및 p형 반도체층(123)을 포함할 수 있고, n형 반도체층(121), 활성층(122) 및 p형 반도체층(123)이 순차적으로 적층되어 형성될 수 있다. 아래에서는 일실시예로 질화갈륨(GaN)계 반도체에 대해서 주로 설명할 것인데, 이러한 재료에 특별히 한정되는 것은 아니다.
n형 반도체층(121)은 기판(110) 상에 형성될 수 있고, 질화갈륨계 반도체 물질로 이루어질 수 있다. 보다 구체적으로, n형 반도체층(121)은 n형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, n형 도전형 불순물로는 Si, Ge, Sn 등을 사용할 수 있고, Si가 주로 사용되고 있다.
활성층(122)은 n형 반도체층(121) 상에 형성될 수 있고, 다중 양자우물(Multi-Quantum Well) 구조의 InGaN/GaN층으로 이루어질 수 있다. 그리고 활성층(122)은 n형 반도체층(121)과 p형 반도체층(123)에 전압이 인가되거나 전류가 공급되는 경우에 발광할 수 있다.
p형 반도체층(123)은 활성층(122) 상에 형성될 수 있고, 질화갈륨계 반도체 물질로 이루어질 수 있다. 보다 구체적으로, p형 반도체층(123)은 p형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, p형 도전형 불순물로는 Mg, Zn, Be 등을 사용할 수 있고, Mg가 주로 사용되고 있다.
p형 반도체층(123)과 활성층(122)의 일부는 메사 식각(MESA Etching)으로 제거될 수 있으며, 이를 통해 저면에 n형 반도체층(121)의 일부를 노출시킬 수 있다.
본 발명에 따른 마이크로 어레이 발광다이오드 제조방법은 상기 n형 반도체층(121)의 일부가 노출되도록 상기 p형 반도체층(123) 및 상기 활성층(122)의 일부를 식각하는 과정(S150); 및 노출된 n형 반도체층(121) 상에 상기 복수의 발광 픽셀(20)의 공통 전극으로 n형 전극(130)을 형성하는 과정(S160);을 더 포함할 수 있다.
다음으로, 도 1(b)와 같이 상기 n형 반도체층(121)의 일부가 노출되도록 상기 p형 반도체층(123) 및 상기 활성층(122)의 일부를 식각할 수 있다(S150). n형 반도체층(121) 상에 n형 전극(130)을 형성할 수 있도록 p형 반도체층(123) 및 활성층(122)의 일부를 식각하여 n형 반도체층(121)의 일부를 노출시킬 수 있다.
예를 들어, p형 반도체층(123) 상에 포토레지스트(Photo-Resist; PR)를 도포하고, 포토 마스크(photomask)를 사용하여 n형 반도체층(121)의 노출을 위해 식각할 부분의 포토레지스트(PR)를 노광 및 현상한 후에 식각 공정을 통해 p형 반도체층(123) 및 활성층(122)의 일부를 식각함으로써 n형 반도체층(121)의 일부를 노출시킬 수 있다.
여기서, 포토레지스트(PR)는 빛을 조사하면 화학 변화를 일으키는 감광성 수지(photosensitive resin)를 말하며, 감광성, 접착성, 내부식성을 겸비한 고분자 화합물일 수 있고, 포토 리소그래피(photolithography) 공정에서 사용될 수 있다. 그리고 포토 리소그래피 공정은 가공하고자 하는 시료 표면에 포토레지스트(PR)를 도포해서 건조시킨 후에 원하는 패턴(pattern)이 그려져 있는 포토 마스크를 밀착시켜 자외선을 쪼이거나 자외선을 사용한 광학계로 포토 마스크 상을 투영함으로써 원하는 패턴으로 포토레지스트(PR)를 노광시킬 수 있다.
이때, 포토레지스트(PR)에서 노광된 부분은 현상 공정에서 용해될 수 있고, 현상 후 남아있는 포토레지스트(PR)를 경화 건조시킬 수 있다. 이와 같이, 포토 마스크의 패턴이 모사된 포토레지스트(PR)의 막을 마스크(mask)로 하고 습식 식각 방법 또는 건식 식각 방법을 이용하여 원하는 영역의 시료를 식각할 수 있으며, 식각이 완료되면 최후에 남은 포토레지스트(PR)를 제거하여 원하는 패턴을 형성할 수 있다. 여기서, 현상 공정은 현상액을 이용하여 필요한 곳과 필요 없는 부분을 구분하여 패턴을 형성하기 위해 일정 부위의 포토레지스트(PR)를 제거하는 것이며, 질화물계 반도체층인 p형 반도체층(123) 및 활성층(122)의 식각 방법에는 수산화나트륨(NaOH)과 수산화칼륨(KOH)를 이용한 습식 식각 방법과 RIE, ECR, ICP를 이용한 건식 식각 방법 등을 사용할 수 있다. 한편, n형 반도체층(121)의 일부가 노출되도록 p형 반도체층(123) 및 활성층(122)의 일부를 식각한 후에 p형 반도체층(123) 상에 남아있는 포토레지스트(PR)를 제거할 수 있다.
그리고 도 1(c)와 같이, 노출된 n형 반도체층(121) 상에 상기 n형 반도체층(121)의 공통 전극으로 n형 전극(130)을 형성할 수 있다(S160). n형 전극(130)은 활성층(122)과 p형 반도체층(123)의 식각에 의해 노출된 n형 반도체층(121) 상에 형성되어 n형 반도체층(121)과 전기적으로 연결될 수 있다. 이때, n형 반도체층(121)의 공통 전극(common electrode)으로 n형 전극(130)을 형성할 수 있으며, n형 반도체층(121)은 모두 전기적으로 연결되어 있을 수 있고, 반도체 적층구조물(120)이 복수의 발광 픽셀(20)로 아이솔레이션(Isolation)되는 경우에는 n형 전극(130)이 복수의 발광 픽셀(20)의 공통 전극일 수 있다. n형 전극(130)을 n형 반도체층(121) 상에 복수의 발광 픽셀(20)의 공통 전극으로 형성하는 경우에는 전체적인 n형 전극(130)의 면적을 줄일 수 있으며, n형 반도체층(121)의 가장자리(또는 외곽)에만 n형 전극(130)을 형성할 수 있다.
예를 들어, n형 전극(130)을 형성하기 위한 공정으로 반도체 적층구조물(120)의 상부에 걸쳐 다시 포토레지스트(PR)를 전면에 도포하고, 노출된 n형 반도체층(121)에서 n형 전극(130)을 형성할 부분의 포토레지스트(PR)를 노광 및 현상한 후에 금속 물질(예를 들어, n형 금속)을 증착하여 n형 전극(130)을 형성할 수 있다. n형 전극(130)을 형성한 후에는 반도체 적층구조물(120) 상에 남아있는 포토레지스트(PR)를 제거할 수 있다. n형 전극(130)은 화학기상증착법 및 전자빔 증착법과 같은 공지의 증착방법 또는 스퍼터링 등의 공정에 의해 n형 반도체층(121) 상에 형성될 수 있다.
상기 p형 반도체층(123) 및 상기 활성층(122)의 일부를 식각하는 과정(S150)에서는 상기 p형 반도체층(123) 및 상기 활성층(122)의 가장자리부를 식각할 수 있고, 상기 n형 전극(130)을 형성하는 과정(S160)에서는 상기 가장자리부가 식각된 활성층(122) 및 p형 반도체층(123)의 외측에 상기 n형 전극(130)을 형성할 수 있다. 발광 영역인 중앙부가 아니라 비발광 영역인 p형 반도체층(123) 및 활성층(122)의 가장자리부를 식각하므로, 상기 식각에 의해 발광 영역의 면적이 감소하는 것을 방지할 수 있다. 그리고 상기 식각에 의해 노출된 n형 반도체층(121) 상에 n형 전극(130)을 형성할 수 있고, n형 전극(130)을 상기 가장자리부가 식각된 활성층(122) 및 p형 반도체층(123)의 외측(즉, 비발광 영역)에 형성할 수 있으며, 복수의 발광 픽셀(20)의 공통 전극으로 n형 전극(130)을 형성하기 때문에 n형 반도체층(121) 가장자리의 비발광 영역에만 n형 전극(130)을 형성할 수 있다. 이러한 경우, 복수의 발광 픽셀(20)의 사이마다 n형 전극(130)이 형성되지 않고 n형 반도체층(121)의 가장자리(또는 비발광 영역)에만 n형 전극(130)이 형성되므로, 복수의 발광 픽셀(20)의 간격을 줄일 수 있고, 이에 따라 복수의 발광 픽셀(20) 사이의 암부 영역(dark region)을 감소시킬 수 있다. 따라서, 상기 n형 전극(130)을 형성하는 과정(S160)에서는 상기 가장자리부가 식각된 활성층(122) 및 p형 반도체층(123)의 외측에 상기 n형 전극(130)을 형성할 수 있다.
그리고 상기 n형 전극(130)을 형성하는 과정(S160)에서는 n형 전극(130)을 복수의 발광 픽셀(20)이 이루는 마이크로 어레이(Micro-array)의 둘레(즉, 발광 영역의 둘레)를 따라 형성할 수 있으며, 이러한 경우에는 n형 전극(130)에 전원이 인가될 때에 n형 전극(130)과의 거리에 따른 복수의 발광 픽셀(20) 간의 전류(또는 공급 전류량) 차이를 줄일 수 있다. 또한, 본 발명에서는 복수의 발광 픽셀(20)의 간격을 줄일 수 있어 복수의 발광 픽셀(20)이 보다 작은 영역에 모아질 수 있으므로(즉, 상기 마이크로 어레이의 면적이 작아질 수 있으므로), n형 전극(130)에서 복수의 발광 픽셀(20)로 이동하는 전반적인 전하의 이동 거리가 줄어들 수 있고, 이에 따라 n형 전극(130)을 공통 전극으로 형성할 수 있으며, 상기 가장자리부가 식각된 활성층(122) 및 p형 반도체층(123)의 외측(또는 상기 마이크로 어레이의 둘레)에만 n형 전극(130)을 형성할 수 있다.
한편, p형 전극(140)이 아닌 n형 전극(130)을 공통 전극으로 형성하는 이유는 n형 반도체층(121)에 다량의 n형 불순물의 도핑(doping)이 가능하여 n형 반도체층(121)이 p형 반도체층(123)보다 상대적으로 전기전도도가 우수하고 빠르게 전류가 흐를 수 있기 때문이다. 또한, n형 반도체층(121)은 전기전도도가 우수하여 전류가 빠르게 흐를 수 있기 때문에 상기 마이크로 어레이(또는 발광 영역)의 둘레에만 n형 전극(130)을 형성하여도 상기 마이크로 어레이 중앙부의 발광 픽셀(20)과 가장자리부의 발광 픽셀(20) 간의 전류 차이가 거의 없어 문제가 되지 않는다. 이에 따라 n형 반도체층(121)의 가장자리부에만 n형 전극(130)을 형성하여 복수의 발광 픽셀(20) 사이의 암부 영역을 감소시킬 수 있다.
그 다음 도 1(d)와 같이, 상기 p형 반도체층(123) 상에 서로 이격되어 2차원적으로 배열되도록 복수의 p형 전극(140)을 형성한다(S200). p형 반도체층(123)에 전류를 공급할 수 있도록 p형 반도체층(123) 상에 p형 전극(140)을 형성할 수 있다. 이때, p형 전극(140)은 복수의 발광 픽셀(20)에 각각 제공될 수 있도록 서로 이격되어 2차원적으로 배열될 수 있다.
예를 들어, p형 전극(140)을 형성하기 위해 p형 반도체층(123) 상에 다시 포토레지스트(PR)를 도포하고, p형 전극(140)을 형성할 부분의 포토레지스트(PR)를 포토 마스크를 이용하여 노광 및 현상하여 제거한 후에 p형 반도체층(123) 상에 금속 물질(예를 들어, p형 금속)을 증착하고 리프트 오프(lift-off) 방식 및 남은 포토레지스트(PR)를 제거해 p형 전극(140)을 형성할 수 있다. p형 전극(140)은 화학기상증착법 및 전자빔 증착법과 같은 공지의 증착방법 또는 스퍼터링 등의 공정에 의해 p형 반도체층(123) 상에 증착될 수 있다. 여기서, 리프트 오프 방식이란 포토레지스트(PR)를 도포하고 증착 영역에 스폿 모양의 자외선을 조사하여 현상함으로써 포토레지스트(PR)를 제거한 후에 크롬 등의 증착막(또는 차광막)을 증착하여 포토레지스트(PR)와 함께 비증착 영역의 증착막(예를 들어, 크롬)을 제거하는 것을 말한다.
그리고 p형 전극(140)은 p형 반도체층(123) 상에 형성될 수 있고, Ag, Al, Au, Cr, Cu, Ir, Mg, Nd, Ni, Pd, Pt, Rh, Ti, W 등에서 선택된 어느 하나의 금속 또는 둘 이상의 합금으로 형성될 수 있다. 이때, p형 전극(140)은 반사도가 높은 금속을 이용하여 반사전극으로 형성될 수도 있다. 여기서, 상기 반사전극은 활성층(122)에서 발광된 빛 중 기판(110) 쪽이 아닌 반대방향으로 방사되는 빛을 기판(110) 쪽으로 반사시키는 역할을 할 수 있다. 또한, p형 전극(140)은 상기 반사도가 높은 금속 중 둘 이상의 합금으로 형성되거나 이종 금속의 적층구조로 형성될 수도 있고, ITO, IZO, ZnO 또는 In2O3막과 상기 반사도가 높은 금속의 적층구조로 형성될 수도 있다. 그리고 p형 전극(140)과 p형 반도체층(123) 사이에 p형 반도체층(123)과의 접착력을 향상시키기 위한 접착층(미도시)이나, 오믹접속이 가능하게 하는 오믹접속층(미도시) 등이 더 적층될 수도 있다. 한편, p형 전극(140)은 발광 픽셀(20)의 면적(또는 수평 면적)과 동일할 수 있으며, 이러한 경우에는 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 때에 p형 전극(140)을 셀프 마스크(self-mask)로 이용할 수 있고, p형 전극(140)이 반사전극이면 반사면을 늘려 반사면에 의해 반사되는 빛을 최대한 많게 할 수도 있다.
본 발명에 따른 마이크로 어레이 발광다이오드 제조방법은 상기 p형 반도체층(123) 상에 상기 복수의 p형 전극(140)의 배열과 동일한 패턴으로 반사층(150)을 형성하는 과정(S190);을 더 포함할 수 있고, 상기 복수의 p형 전극(140)을 형성하는 과정(S200) 및 상기 반사층(150)을 형성하는 과정(S190)은 단일 마스크를 이용하여 수행될 수 있다.
도 1(d)와 같이, 상기 p형 반도체층(123) 상에 상기 복수의 p형 전극(140)의 배열과 동일한 패턴으로 반사층(150)을 형성할 수 있다(S190). 반사층(150)은 복수의 p형 전극(140)의 배열과 동일한 패턴으로 p형 반도체층(123)과 p형 전극(140)의 사이에 형성될 수 있으며, 반사층(150)과 p형 전극(140)은 적층되어 형성될 수 있다. 여기서, 상기 반사층(150)을 형성하는 과정(S190)은 상기 복수의 p형 전극(140)을 형성하는 과정(S200) 이전에 수행될 수도 있고, 복수의 p형 전극(140)의 형성과 동시에 반사층(150)을 형성할 수도 있다. 본 발명의 마이크로 어레이 발광다이오드(100)는 플립칩(flip-chip) 방식 등의 바텀 에미션(bottom-emission) 방식 발광다이오드일 수 있는데, 바텀 에미션 방식 발광다이오드는 반도체 적층구조물(120)의 상면을 통해 빛을 방출시키는 것이 아니라 기판(110)으로 빛을 방출시키는 발광다이오드이며, 본 발명에서는 활성층(122)에서 발광된 빛 중 기판(110) 쪽이 아닌 반대방향으로 방사되는 빛이 p형 반도체층(123) 상에 형성된 반사층(150)에 의해 반사되어 기판(110)을 통해 효과적으로 출사될 수 있다. 이러한 바텀 에미션 방식 중 플립칩 방식은 칩을 뒤집어 기판(110)에서 빛을 방출시키는 발광다이오드로, 탑에미션(top-emission) 등의 종래 방식에서 반도체 적층구조물(120)의 상면에 있는 p형 전극(140) 등으로 인해 빛이 반사되어 방출되지 못하였던 문제점을 개선한 것이다.
반사층(150)은 금속으로 이루어져 거울면을 형성하는 금속 반사층 또는 서로 다른 굴절율을 갖는 산화물층들(예를 들어, SiO2와 TiO2)을 교번 적층하여 형성하는 분산 브래그 반사(Distributed Bragg Reflecting: DBR)층일 수 있고, 발광효율을 보다 높이기 위해 p형 반도체층(123)과 p형 전극(140) 사이에 제공되어 기판(110)의 반대방향으로 방사되는 빛을 기판(110) 쪽으로 반사시킬 수 있다. 이에 따라 종래의 탑에미션 방식보다 개선된 발광효율을 얻을 수 있다. 한편, 기판(110)의 반대방향으로 방사되는 빛을 기판(110) 쪽으로 반사시키기 위해 p형 전극(23)을 반사전극으로 형성하는 경우에는 반사층(150)이 형성되지 않을 수도 있다.
그리고 상기 복수의 p형 전극(140)을 형성하는 과정(S200) 및 상기 반사층(150)을 형성하는 과정(S190)은 단일 마스크(single mask)를 이용하여 수행될 수 있다. p형 전극(140)을 마스크로 사용하기 위해 복수의 p형 전극(140)과 반사층(150)을 동일한 크기와 패턴으로 형성할 수 있으며, 단일 마스크를 이용하여 순차적으로 적층함으로써, 서로 동일한 크기와 패턴을 갖는 복수의 p형 전극(140)과 반사층(150)을 형성할 수 있다. 여기서, 단일 마스크는 형성된 패턴에 따라 복수의 p형 전극(140)과 반사층(150)을 증착시키는 금속 마스크(metal mask) 및 포토 리소그래피 공정에 사용되는 포토 마스크를 포함할 수 있으며, 금속 마스크인 경우에는 금속 마스크와의 거리에 따라 증착 면적이 달라질 수 있기 때문에 포토 마스크를 이용한 포토 리소그래피 공정을 통해 포토레지스트(PR)막을 마스크로 하여 복수의 p형 전극(140)과 반사층(150)을 형성하는 것이 바람직할 수 있다. 포토레지스트(PR)막을 마스크로 하는 경우에는 복수의 p형 전극(140)과 반사층(150)의 크기(또는 면적)을 최대한 동일하게 형성할 수 있다.
단일 마스크를 이용하여 복수의 p형 전극(140)과 반사층(150)을 형성하는 경우에는 단일 마스크를 통해 한 번의 정렬(align)로 복수의 p형 전극(140)과 반사층(150)을 형성할 수 있어 마스크의 정렬이 용이해질 수 있고, 복수의 p형 전극(140)과 반사층(150)을 형성하는 공정이 간단해질 수 있다. 그리고 단일 마스크를 한 번만 정렬하여 복수의 p형 전극(140)과 반사층(150)을 형성하여 복수의 p형 전극(140)과 반사층(150)의 크기와 패턴이 최대한 동일해 질 수 있다.
이후에, 도 1(e)와 같이 상기 복수의 p형 전극(140) 사이로 노출된 p형 반도체층(123)에 자가정렬(self-align) 방식으로 아이솔레이션부(23)를 형성한다(S300). 여기서, 아이솔레이션부(23)는 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션하는 영역일 수 있고, 상기 노출된 p형 반도체층(123)이 식각된 식각부(23a)와 상기 노출된 p형 반도체층(123)의 절연성이 증대된 절연부(23b)를 포함할 수 있다. 상기 아이솔레이션부(23)를 형성하는 과정(S300)에서는 자가정렬 방식으로 상기 노출된 p형 반도체층(123)에 아이솔레이션부(23)를 형성하여 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있으며, p형 반도체층(123) 상에 형성된 복수의 p형 전극(140) 등의 구성(예를 들어, 상기 복수의 p형 전극 또는 상기 반사층)에 의해 아이솔레이션을 위한 자가정렬이 가능할 수 있다. 이때, 아이솔레이션을 위한 패턴에 따라 복수의 p형 전극(140) 또는 반사층(150)을 형성할 수 있고, 상기 노출된 p형 반도체층(123)의 적어도 일부는 아이솔레이션부(25)로 변화하여 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있다. 여기서, 복수의 p형 전극(140), 반사층(150) 또는 p형 전극(140)과 반사층(150)의 적층구조는 마스크(Mask)로 사용될 수 있으며, 반사층(150)이 마스크로 사용되는 경우에는 복수의 p형 전극(140)의 크기(또는 면적)가 반사층(150)보다 작을 수도 있고, 반사층(150)의 사이(또는 패턴 사이)로 p형 반도체층(123)이 노출될 수 있다.
자가정렬 방식을 이용하여 상기 노출된 p형 반도체층(123)에 아이솔레이션부(23)를 형성함으로써 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션하는 경우, 아이솔레이션을 위한 추가적인 마스크의 정렬이 필요하지 않아 오정렬(misalign)이 있을 수 없고, 이에 따라 마진(margin)없이 복수의 p형 전극(140) 등을 형성한 후에 마스크로 사용하여 아이솔레이션부(23)를 형성할 수 있어서, 복수의 발광 픽셀(20)의 간격을 줄일 수 있으며, 아이솔레이션부(23)에 의해 발생되는 복수의 발광 픽셀(20) 사이의 암부 영역을 감소시킬 수 있다.
다시 말하면, 종래에는 아이솔레이션을 위한 추가적인 마스크를 반도체 적층구조물 상에 형성한 후, 활성층(122) 및 n형 반도체층(121)의 일부까지 식각하는 메사 식각을 통해 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션하였으므로, n형 반도체층(121)의 표면까지 약 150 ㎚ 이상으로 깊게 식각하기 위해 식각 영역의 양측면에 경사(slope)가 발생되고, 복수의 발광 픽셀(20)의 간격이 넓어지는 문제가 발생하였다. 또한, 메사 식각을 위한 마스크는 오정렬을 방지하기 위해 마진을 두어 패턴을 형성하기 때문에 복수의 발광 픽셀(20)의 간격이 약 30 ㎛ 이상으로 넓어질 수 밖에 없었다. 하지만, 본 발명에서는 메사 식각과 같이 깊게 식각하지 않으므로, 메사 식각을 위한 추가적인 마스크가 필요하지 않고, 이로 인해 아이솔레이션을 위한 추가적인 마스크의 정렬이 필요하지 않은 자가정렬 방식으로 아이솔레이션부(23)를 형성할 수 있다. 또한, 마진을 둘 필요가 없으므로, 마진없이 형성된 복수의 p형 전극(140) 등을 마스크로 사용하여 아이솔레이션부(23)를 형성함으로써, 복수의 발광 픽셀(20)의 간격을 약 5 내지 10 ㎛로 줄일 수 있으며, 아이솔레이션부(23)에 의해 발생되는 복수의 발광 픽셀(20) 사이의 암부 영역을 감소시킬 수 있다.
그리고 마스크의 정렬이 필요하지 않아 마스크를 정렬하기 위한 시간도 필요하지 않으므로, 공정 시간을 단축할 수 있고, 공정이 간소화될 수 있다. 한편, p형 반도체층(123) 및 활성층(122)의 일부를 식각하기 위한 마스크(예를 들어, 포토 마스크)의 패턴이 단순화될 수도 있다. 또한, 복수의 발광 픽셀(20)의 간격을 줄일 수 있어 복수의 발광 픽셀(20)이 보다 작은 영역에 모아질 수 있고(즉, 상기 마이크로 어레이의 면적이 작아질 수 있고), n형 전극(130)에서 복수의 발광 픽셀(20)로 이동하는 전반적인 전하의 이동 거리가 줄어들 수 있다. 이에 따라 n형 전극(130)을 공통 전극으로 형성할 수 있으며, 상기 가장자리부가 식각된 활성층(122) 및 p형 반도체층(123)의 외측(또는 상기 마이크로 어레이의 둘레)에만 n형 전극(130)을 형성할 수 있다. 그리고 복수의 p형 전극(140) 또는 반사층(150)의 크기(또는 면적), 모양(또는 형상) 및 간격(또는 패턴 간격)을 조절하는 것만으로 복수의 발광 픽셀(20)의 패턴(즉, 상기 발광 영역의 면적 또는 상기 발광 픽셀의 발광 면적)을 조절할 수 있으며, 복수의 p형 전극(140) 또는 반사층(150) 패턴의 간격을 조절하여 복수의 발광 픽셀(20)의 간격을 줄일 수 있고, 복수의 발광 픽셀(20) 사이의 암부 영역을 감소시킬 수 있다. 또한, 복수의 p형 전극(140) 또는 반사층(150)의 위치가 정렬 위치가 되기 때문에 매우 정밀하게 아이솔레이션부(23)를 형성할 수 있고, 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있다.
상기 아이솔레이션부(23)를 형성하는 과정(S300)에서는 상기 복수의 p형 전극(140)을 마스크로 사용하여 상기 아이솔레이션부(23)를 형성할 수 있다. 이에 따라 복수의 p형 전극(140)을 마스크로 사용하는 자가정렬 방식으로 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있다. 복수의 p형 전극(140)은 금속으로 이루어져 아이솔레이션부(23)를 형성하기 위해 이용되는 식각, 전기절연성 증대 등에 영향을 받지 않을 수 있고, 아이솔레이션을 위한 안정적인 마스크 역할을 수행할 수 있다. 또한, 복수의 p형 전극(140)은 하드 마스크(hard mask)이므로, 포토 마스크 등의 소프트 마스크(soft mask)에서 발생되는 가장자리(edge) 손상 등이 거의 발생하지 않을 수 있고, 이에 따라 포토 마스크를 사용하는 포토 리소그래피 공정보다 정밀하게 아이솔레이션부(23)를 형성할 수 있으며, 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있다.
한편, 아이솔레이션부(23)를 형성하기 위해 이용되는 식각, 전기절연성 증대 등에 안정적인 금속 등으로 이루어진 섀도우마스크(Shadow mask)를 이용하는 경우에는 반도체 적층구조물(120) 등의 손상을 방지하기 위해 반도체 적층구조물(120) 상에 밀착하지 못하고 이격되어 반도체 적층구조물(120)과의 사이에 유격(gap)이 발생하게 되며, 금속 마스크와의 거리에 따라 식각 등의 처리폭이 넓어지는 섀도우마스크의 특성에 따라 아이솔레이션부(23)가 형성되는 영역이 넓어지게 되고, 이로 인해 복수의 발광 픽셀(20)의 간격이 넓어지게 된다. 하지만, 복수의 p형 전극(140)은 반도체 적층구조물(120) 상에 밀착되어 형성되기 때문에 반도체 적층구조물(120)과의 사이에 유격이 발생하지 않아 복수의 발광 픽셀(20)의 간격을 금속 마스크보다 줄일 수 있고, 복수의 발광 픽셀(20) 사이의 암부 영역을 금속 마스크보다 감소시킬 수 있다.
도 2는 본 발명의 일실시예에 따른 발광 픽셀의 아이솔레이션 방법을 나타내는 단면도로, 도 2(a)는 식각에 의한 아이솔레이션 방법을 나타내고, 도 2(b)는 전기절연성을 증대시키는 아이솔레이션 방법을 나타낸다.
도 2를 참조하면, 상기 아이솔레이션부(23)를 형성하는 과정(S300)에서는 상기 노출된 p형 반도체층(123)의 적어도 일부를 식각하거나, 상기 노출된 p형 반도체층(123)의 적어도 일부의 전기절연성을 증대시킬 수 있다. 아이솔레이션을 위한 패턴에 따라 복수의 p형 전극(140) 또는 반사층(150)을 형성하면, 복수의 p형 전극(140) 사이에 p형 반도체층(123)이 노출되게 되며, 노출된 p형 반도체층(123)을 절연 처리하여 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있다. 이때, 도 2(a)와 같이 복수의 p형 전극(140) 사이에 노출된 p형 반도체층(123)의 적어도 일부(또는 일부 두께)를 식각할 수도 있고, 도 2(b)와 같이 상기 노출된 p형 반도체층(123)의 적어도 일부의 전기절연성을 증대시킬 수도 있다.
상기 노출된 p형 반도체층(123)의 적어도 일부를 식각하는 경우에는 복수의 p형 전극(140) 또는 반사층(150)을 마스크로 사용하여 p형 반도체층(123) 중 노출된 식각부(23a)를 식각하여 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있다. 이때, p형 전극(140)은 식각 공정시에 식각이 되지 않으며, 식각에 큰 저항을 가지고 있는 소재(예를 들어, 금속)로 이루어질 수 있다.
상기 노출된 p형 반도체층(123)의 적어도 일부의 전기절연성을 증대시키는 경우에는 이온 주입(ion implantation), 플라즈마 처리(plasma treatment), 전자빔 조사 처리(E-beam treatment) 중 적어도 어느 하나를 이용할 수 있으며, 상기 노출된 p형 반도체층(123)의 적어도 일부를 절연부(23b)로 변화시킬 수 있다. 예를 들어, 상기 노출된 p형 반도체층(123)의 적어도 일부에 이온 주입하여 전기절연성을 증대시킬 수 있으며, 수소(H), 산소(O), 질소(N), 불소(F) 이온을 상기 노출된 p형 반도체층(123)의 적어도 일부(예를 들어, p-GaN)에 주입(implant)하여 상기 노출된 p형 반도체층(123)의 적어도 일부의 전기절연성을 증대시킬 수 있다. p형 반도체층(123)에 이온이 주입되면, p형 반도체층(123)에 데미지(damage)가 가해지거나 트랩(trap)이 생성되어 호핑 전도(carrier hopping)이 감소되고, p형 반도체층(123)에 전류가 흐르지 않게 된다. 이에 따라 복수의 발광 픽셀(20) 사이에 절연부(23b)가 형성될 수 있다. 이때, p형 전극(140)은 이온 주입시에 전기적 특성에 변화가 없는 소재(또는 물질)로 이루어질 수 있으며, 일반적인 금속들은 이온 주입에 큰 영향을 받지 않을 수 있다.
또한, 상기 노출된 p형 반도체층(123)의 적어도 일부를 플라즈마 처리하여 전기절연성을 증대시킬 수 있으며, 수소(H2), 산소(O2), 질소(N2), 사불화탄소(CF4), 플루오르포름(CHF3), 플루오린(Fluorine) 계열 가스 또는 이들의 혼합 가스를 사용하는 플라즈마(plasma)로 상기 노출된 p형 반도체층(123)의 적어도 일부(예를 들어, p-GaN)를 플라즈마 처리할 수 있다. p형 반도체층(123)을 플라즈마 처리하면, 이온 상태의 원자들에 의해 질화갈륨(GaN)에 결함(예를 들어, 이온 상태의 원자들과 갈륨 원자(Ga) 또는 질소 원자(N)의 결합)이 생겨 캐리어(carrier)가 감소하게 되고, 전류가 차단된다. 이에 따라 복수의 발광 픽셀(20) 사이에 절연부(23b)가 형성될 수 있다. 이때, p형 전극(140)은 플라즈마 처리시에 전기적 특성에 변화가 없는 소재로 이루어질 수 있으며, 플라즈마는 일반적인 금속들에 큰 영향을 주지 않는다.
그리고 상기 노출된 p형 반도체층(123)의 적어도 일부를 전자빔 조사 처리하여 전기절연성을 증대시킬 수 있다. 상기 노출된 p형 반도체층(123)의 적어도 일부(예를 들어, p-GaN)에 전자빔(E-beam)을 조사하면, 전자빔의 조사시에 방출된 전자(electron)들이 p형 반도체층(123)의 캐리어 역할을 하는 정공(hole)들과 결합하여 p형 반도체층(123)의 노출된 영역(또는 전자빔이 조사된 영역)에 한해서 전기적 특성이 극단적으로 감소되고, 전류가 흐르지 않게 된다. 이에 따라 복수의 발광 픽셀(20) 사이에 절연부(23b)가 형성될 수 있다.
이때, 전자빔 분위기의 안정화를 위해 아르곤(Ar) 등의 불활성가스 플라즈마 분위기에서 전자빔 조사 처리를 수행할 수 있으며, 불활성가스(예를 들어, 아르곤 가스) 플라즈마 분위기에서 전자빔 조사 처리를 수행하는 경우에는 전자빔 분위기가 안정화되어 전자빔 조사 처리가 효과적일 수 있다. 그리고 p형 전극(140)은 전자빔 조사 처리시에 전기적 특성에 변화가 없는 소재로 이루어질 수 있으며, 전자빔은 일반적인 금속들에 큰 영향을 주지 않는다. 전자빔 조사 처리를 하기 전에는 상기 노출된 p형 반도체층(123)에서 강한 빛을 방출할 수 있으나, 전자빔 조사 처리 후에는 상기 노출된 p형 반도체층(123)이 전자빔에 노출되어 전기적 특성이 감소되고 전류가 흐르지 않게 됨으로써, 빛을 방출할 수 없게 된다.
한편, 본 발명에서는 p형 반도체층(123)의 일부 두께(약 30 ㎚ 이하)에만 아이솔레이션부(23)를 형성할 수 있으며, p형 반도체층(123)은 전기저항이 높기 때문에 전기전도도가 낮아 일부 두께에만 아이솔레이션부(23)를 형성하여도 복수의 발광 픽셀(20) 간에 전하의 이동이 저지될 수 있고, 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있다.
상기 아이솔레이션부(23)를 형성하는 과정(S300) 이후에, 상기 활성층(122) 및 상기 n형 반도체층(121)은 상기 아이솔레이션부(23)를 형성하는 과정(S300) 이전과 동일할 수 있다. 다시 말하면, 상기 노출된 p형 반도체층(123)의 적어도 일부를 식각하는 경우에는 상기 활성층(122) 및 상기 n형 반도체층(121)의 부피가 상기 아이솔레이션부(23)를 형성하는 과정(S300) 이전과 동일할 수 있고, 상기 노출된 p형 반도체층(123)의 적어도 일부의 전기절연성을 증대시키는 경우에는 상기 노출된 p형 반도체층(123)의 하부에 위치한 활성층(122) 및 n형 반도체층(121)이 상기 아이솔레이션부(23)를 형성하는 과정(S300) 이전과 동일하게 전기전도성을 가질 수 있다. 즉, p형 반도체층(123)에만 아이솔레이션부(23)를 형성할 수 있으며, 상기 아이솔레이션부(23)를 형성하는 과정(S300)에서 활성층(122) 및 n형 반도체층(121)은 영향을 받지 않을 수 있다.
상기 노출된 p형 반도체층(123)의 적어도 일부를 식각하는 경우, 활성층(122) 및 n형 반도체층(121)의 부피(또는 전체 부피)가 복수의 발광 픽셀(20)로 아이솔레이션하기 전과 동일할 수 있도록 상기 노출된 p형 반도체층(123)의 적어도 일부를 식각할 수 있다. 즉, 활성층(122) 및 n형 반도체층(121)은 식각하지 않고 상기 노출된 p형 반도체층(123)만을 식각할 수 있으며, 상기 노출된 p형 반도체층(123) 전체를 식각할 수도 있고, 상기 노출된 p형 반도체층(123)의 일부를 식각할 수도 있다. 이러한 경우, 약 30 ㎚로 두께가 얇은 p형 반도체층(123)만 식각함으로 인해 마스크로 사용되는 p형 전극(140) 또는 반사층(150)과의 거리 차이가 별로 나지 않을 수 있어 식각폭을 줄일 수 있으며, 이에 따라 복수의 발광 픽셀(20)의 간격을 보다 줄일 수 있고, 복수의 발광 픽셀(20) 사이의 암부 영역을 보다 감소시킬 수 있다.
더욱이, p형 반도체층(123)의 일부 두께에만 아이솔레이션부(23)를 형성할 수 있으며, p형 반도체층(123)은 전기저항이 높기 때문에 전기전도도가 낮아 일부 두께에만 아이솔레이션부(23)를 형성하여도 복수의 발광 픽셀(20) 간에 전하의 이동이 저지될 수 있고, 반도체 적층구조물(120)을 복수의 발광 픽셀(20)로 아이솔레이션할 수 있다. 이에 따라 두께가 얇은 p형 반도체층(123) 중에서 일부 두께만(즉, 최소한의 두께만 또는 약 30 ㎚ 이내로) 아이솔레이션부(23)를 형성할 수 있으므로, 아이솔레이션부(23)의 폭(예를 들어, 식각폭)은 더욱 줄어들 수 있고, 이에 따라 복수의 발광 픽셀(20)의 간격을 약 5 ㎛ 이하로 최소화할 수 있고, 복수의 발광 픽셀(20) 사이의 암부 영역을 최소화할 수 있다.
또한, 상기 아이솔레이션부(23)를 형성하는 과정(S300)을 오래 수행하게 되면, 식각, 절연성 증대 등이 발광 영역에 영향을 줄 수 있다. 예를 들어, p형 전극(140) 등의 발광 픽셀(20)이 데미지를 입을 수 있고, 데미지의 영향으로 p형 전극(140) 등의 특성이 변화되어 광 흡수가 발생할 수 있으며, 이에 따라 광도 등의 발광 픽셀(20)의 발광 특성이 저하될 수 있다. 한편, 상기 아이솔레이션부(23) 하부의 활성층(122) 또는 n형 반도체층(121)이 영향을 받을 수 있다. 하지만, 본 발명에서는 p형 반도체층(123)의 일부 두께에만 아이솔레이션부(23)를 형성하여 상기 아이솔레이션부(23)를 형성하는 과정(S300)을 수행하는 시간을 단축(또는 최소화)할 수 있으므로, 발광 픽셀(20)의 발광 특성 저하 등 아이솔레이션부(23)의 형성으로 인해 발광 영역에 미치는 영향을 억제 또는 방지할 수 있다.
그리고 활성층(122)을 식각하지 않아 활성층(122)이 복수의 p형 전극(140)의 사이 영역에도 존재하게 됨으로써, 복수의 발광 픽셀(20)의 발광 면적이 넓어질 수 있고, 복수의 발광 픽셀(20) 사이의 암부 영역을 최소화하는 데에 유리해질 수 있다. 그리고 n형 반도체층(121)이 식각되지 않아 n형 반도체층(121)의 저항 감소가 없을 수 있고, n형 전극(130)의 면적(또는 전체 면적)을 줄일 수 있다.
상기 노출된 p형 반도체층(123)의 적어도 일부의 전기절연성을 증대시키는 경우, 상기 노출된 p형 반도체층(123)의 하부(또는 하측)에 위치한 활성층(122) 및 n형 반도체층(121)이 아이솔레이션하기 전과 동일하게 전기전도성을 가질 수 있도록 상기 노출된 p형 반도체층(123)의 적어도 일부의 전기절연성을 증대시킬 수 있다. 즉, 활성층(122) 및 n형 반도체층(121)은 전기절연성을 증대시키지 않고 상기 노출된 p형 반도체층(123)의 전기절연성만을 증대시킬 수 있으며, 상기 노출된 p형 반도체층(123) 전체의 전기절연성을 증대시킬 수도 있고, 상기 노출된 p형 반도체층(123) 일부의 전기절연성을 증대시킬 수도 있다. 이러한 경우, 활성층(122)이 발광 영역 전체에 존재하게 되고 복수의 p형 전극(140)의 사이 영역에도 존재하게 됨으로써, 복수의 발광 픽셀(20)의 발광 면적이 넓어질 수 있고, 복수의 발광 픽셀(20) 사이의 암부 영역을 최소화하는 데에 유리할 수 있다. 더욱이, p형 반도체층(123)의 일부 두께에만 아이솔레이션부(23)를 형성하는 경우에는 아이솔레이션부(23)의 폭이 더욱 줄어들 수 있어 복수의 발광 픽셀(20)의 간격을 최소화할 수 있고, 복수의 발광 픽셀(20) 사이의 암부 영역을 최소화할 수 있다. 또한, n형 반도체층(121) 중 절연성이 증대되는 부분이 생기지 않아 n형 반도체층(121)의 저항 감소가 발생하지 않을 수 있고, n형 전극(130)의 면적을 줄일 수 있다.
도 3은 본 발명의 일실시예에 따른 n형 전극의 배선을 설명하기 위한 그림으로, 도 3(a)는 복수의 p형 전극 상에 형성된 층간절연층을 관통하여 비아홀이 형성된 평면도이고, 도 3(b)는 비아홀에 도전성 물질을 충진하여 n형 전극과 연결한 평면도이며, 도 3(c)는 복수의 p형 전극 상에 형성된 층간절연층과 n형 전극의 연결을 나타낸 단면도이다.
도 3을 참조하면, 본 발명에 따른 마이크로 어레이 발광다이오드 제조방법은 상기 복수의 p형 전극(140) 상에 층간절연층(160)을 형성하는 과정(S410); 상기 복수의 p형 전극(140) 사이의 층간절연층(160)을 관통하여 상기 n형 반도체층(121)을 노출하는 비아홀(60)을 형성하는 과정(S420); 및 상기 비아홀(60)에 도전성 물질을 충진하는 과정(S430);을 더 포함할 수 있다.
복수의 p형 전극(140) 상에 층간절연층(160)을 형성할 수 있다(S410). 층간절연층(160)은 복수의 p형 전극(140) 상에 형성될 수 있으며, 기판(110)의 상부 전면에 복수의 p형 전극(140), n형 전극(130), n형 반도체(121) 등의 노출된 부분을 덮도록 형성될 수 있다. 그리고 층간절연층(160)은 IMD(Inter Metal Dielectric)층 또는 ILD(Inter Layer Dielectric)층일 수 있고, 감광성 폴리이미드(Photo Sensitive PolyImide; PSPI), 이산화 실리콘(SiO2), 사질화이규소(Si2N4), 알루미나(Al2O3), 질화 실리콘(SiN) 등의 우수한 전기적 절연성을 갖는 산화물 또는 질화물 및 절연 특성을 가지며 온도나 습도의 변화를 차단할 수 있는 물질로 형성될 수 있다. 즉, 층간절연층(160)은 절연 특성을 갖는 무기물 또는 유기물로 이루어질 수 있고, 단층 또는 복수층으로 구성될 수 있다. 여기서, 층간절연층(160)은 그 구성 물질에 따라 스핀 코팅 공정, 프린팅 공정, 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 고밀도 플라즈마-화학 기상 증착(HDP-CVD) 공정, 진공 증착 공정 등을 이용하여 형성될 수 있다.
예를 들어, 복수의 p형 전극(140) 상에 절연성이 우수한 감광성 폴리이미드(PSPI) 물질을 사용하여 층간절연층(160)을 형성할 수 있다. 이때, 충분한 절연성을 보장하기 위해서 층간절연층(160)의 두께는 약 0.5 ㎛ 이상일 수 있다. 여기서, 감광성 폴리이미드(PSPI)는 감광성 고분자로, 포지티브 포토레지스트(positive PR)과 같은 특성을 가지고 있으며, 포토 리소그래피 공정을 통해 패턴을 형성할 수 있고, 패턴 형성 후에 경화시키면 폴리머(polymer)로서 절연 및 패시베이션(passivation)의 역할이 가능할 수 있다. 한편, 감광성 폴리이미드(PSPI)는 경화 후에 가장자리의 경사각이 약 60°정도일 수 있고, 코팅 두께는 4 ~ 5 ㎛일 수 있으며, 스핀 코팅의 회전속도(또는 rpm)에 따라 두께를 조절할 수 있다.
그리고 층간절연층(160)은 복수의 p형 전극(140) 간, p형 전극(140)과 n형 전극(130) 사이, p형 전극(140) 및 n형 전극(130)과 특성이 다른 반도체 사이(예를 들어, 상기 p형 전극과 상기 n형 반도체층, 상기 n형 전극과 상기 p형 반도체 등) 등을 서로 절연시킬 수 있다. 여기서, 층간절연층(160)은 p형 전극(140) 및 n형 전극(130)의 배선에 따라 복수층으로 구성될 수도 있다.
또한, 층간절연층(160)은 열, 수분 등의 외부 환경으로부터 복수의 발광 픽셀(20)을 보호할 수도 있다. 층간절연층(160)은 온도나 습도의 변화를 차단할 수 있는 물질로 이루어져 복수의 발광 픽셀(20)을 열로부터 보호할 수 있고, 마이크로 어레이 발광다이오드(100)가 차량용 헤드램프에 사용되는 경우에는 높은 엔진룸 온도(약 150 ℃)에 의한 복수의 발광 픽셀(20)의 손상을 방지 또는 억제할 수 있으며, 마이크로 어레이 발광다이오드(100)의 신뢰성을 향상시킬 수 있다.
그 다음 상기 복수의 p형 전극(140) 사이의 층간절연층(160)을 관통하여 n형 반도체층(121)을 노출하는 비아홀(via hole, 60)을 형성할 수 있다(S420). 이때, 복수의 발광 픽셀(20)에 간섭되지 않도록 비아홀(60)을 형성할 수 있다. 비아홀(60)은 n형 반도체층(121)이 노출되도록 복수의 p형 전극(140) 사이의 층간절연층(160)을 관통하여 형성될 수 있으며, 층간절연층(160)과 n형 반도체층(121)의 사이에 p형 반도체층(123), 절연부(23b) 또는 활성층(122)이 위치하는 경우에는 층간절연층(160)과 n형 반도체층(121)의 사이에 위치하는 p형 반도체층(123), 절연부(23b) 또는 활성층(122)을 관통할 수도 있다. 여기서, 비아홀(60) 중 p형 반도체층(123) 및 활성층(122)을 관통하는 부분은 n형 전극(130)을 형성하기 위해 상기 p형 반도체층(123) 및 상기 활성층(122)의 일부를 식각하는 과정(S150)에서 형성할 수 있으며, 상기 p형 반도체층(123) 및 상기 활성층(122)의 일부를 식각하는 과정(S150)에서 p형 반도체층(123) 및 활성층(122)을 관통하여 형성되는 부분은 서브 비아홀(sub via hole)일 수 있고, n형 반도체층(121)에 아이솔레이션부가 형성되지 않도록 상기 서브 비아홀을 n형 금속 등의 금속 물질(또는 도전성 물질)로 충진한 후에 상기 아이솔레이션부(23)를 형성하는 과정(S300)을 수행할 수 있다. 이러한 경우, 층간절연층(160)만 관통하여 n형 반도체층(121)을 노출시킬 수 있고, 간단하게 비아홀(60)을 형성할 수 있다.
예를 들어, 감광성 폴리이미드(PSPI) 물질로 층간절연층(160)을 형성하고 포토 리소그래피 공정을 통해 비아홀(60)의 형성을 위해 식각되는 부분을 노광 및 현상하여 층간절연층(160)을 패터닝(patterning)함으로써, 층간절연층(160)이 관통될 수 있다. 이때, 층간절연층(160)의 패터닝을 통해 회로 기판(210)에 전기적으로 연결되는 복수의 p형 전극(140) 및 n형 전극(130)을 노출시킬 수도 있다. 상기 p형 반도체층(123) 및 상기 활성층(122)의 일부를 식각하는 과정(S150)에서 상기 서브 비아홀이 형성된 경우에는 감광성 폴리이미드(PSPI)를 이용한 층간절연층(160)의 패터닝만으로 n형 반도체층(121)을 노출시킬 수 있고, 추가적인 식각 공정없이 비아홀(60)을 형성할 수 있다.
한편, 비아홀(60)은 가로 방향으로 복수의 발광 픽셀(20)이 배열되도록 반도체 적층구조물(120)을 아이솔레이션하는 세로 아이솔레이션 라인과 세로 방향으로 복수의 발광 픽셀(20)이 배열되도록 반도체 적층구조물(120)을 아이솔레이션하는 가로 아이솔레이션 라인이 교차하는 부분에 형성될 수 있다. 즉, 비아홀(60)의 대각선 방향에만 발광 픽셀(20)이 위치하고 비아홀(60)의 가로 방향과 세로 방향에는 모두 발광 픽셀(20)이 위치하지 않는 곳(예를 들어, 4개의 상기 발광 픽셀들의 가운데 사이 공간)에 비아홀(60)이 형성될 수 있다. 이러한 경우, 비아홀(60)의 대각선 방향의 폭이 소정 길이(또는 소정폭)를 넘지 않는 한도 내에서 비아홀(60)의 가로 방향 및 세로 방향의 길이를 늘릴 수 있고, 대각선 방향으로 위치한 두 발광 픽셀(20)의 간격이 가로 방향 또는 세로 방향으로 인접한 발광 픽셀(20)의 간격보다 커질 수 있기 때문에 최단폭(예를 들어, 상기 비아홀이 원형일 경우에 상기 비아홀의 직경)의 크기(또는 길이)를 최대한 늘릴 수도 있다.
따라서, 비아홀(60)의 크기(또는 면적)가 커질 수 있고, 이에 따라 비아홀(60)의 형성이 용이해질 수 있으며, 비아홀(60)에 도전성 물질을 충진함으로써 n형 전극(130)에서 연장되어 층간절연층(160) 상에 형성되는 n형 전극라인과 연결될 수 있는 도전성 플러그를 형성하는 경우에 n형 반도체층(121)과 접촉되는 상기 도전성 플러그의 접촉 면적을 늘릴 수 있어 복수의 발광 픽셀(20)의 n형 반도체층(121)에 안정적으로 전류를 공급할 수 있다.
또한, 비아홀(60)의 모양은 원형, 타원형, ‘+’형 등일 수 있으나, 이에 특별히 한정되는 것은 아니며, 도전성 물질(또는 상기 도전성 플러그)을 통한 n형 반도체층(121)으로의 전류 공급 등을 고려하여 비아홀(60)을 효과적으로 형성할 수 있는 모양이면 족하다.
그리고 비아홀(60)에 도전성 물질을 충진할 수 있다(S430). 비아홀(60)에는 도전성 물질이 충진될 수 있으며, 상기 도전성 물질은 n형 반도체층(121)을 상기 n형 전극라인과 연결시켜 주는 상기 도전성 플러그를 형성할 수 있다. 상기 도전성 플러그는 비아홀(60) 내부에 전기전도성 및 열전도성이 우수한 도전성 물질(예를 들어, 금속 물질)이 충진되어 n형 반도체층(121)과 상기 n형 전극라인을 전기적으로 연결하기 위한 것으로, 구리(Cu), 동텅스텐(CuW), 알루미늄(al), 금(Au) 및 은(Ag) 등 전기전도성 및 열전도성이 우수한 금속 재질로 형성될 수 있다.
여기서, 상기 도전성 플러그는 n형 반도체층(121)의 면적 및 특성에 따른 저항 증가 또는 발광 영역(또는 마이크로 어레이)의 면적에 따른 위치별 저항 차이에 따라 위치 및 개수가 달라질 수 있다. 이때, 복수의 발광 픽셀(20)을 도 3(a) 및 (b)와 같이 4개씩 그룹화하여 4개의 발광 픽셀(20)의 가운데 사이 공간마다 상기 도전성 플러그를 형성하면, 모든 복수의 발광 픽셀(20)에 안정적으로(또는 균일하게) 전류가 공급될 수 있다. 즉, 복수의 상기 도전성 플러그를 통해 각 그룹마다 n형 반도체층(121)에 전류가 공급될 수 있고, 상기 도전성 플러그로부터 4개의 발광 픽셀(20)이 동일한 거리에 위치해 있으므로, 상기 도전성 플러그에서 균일하게 4개의 발광 픽셀(20)로 전류가 공급될 수 있다.
또한, 비아홀(60)에 충진되는 상기 도전성 물질은 열전도성도 가져 발광 픽셀(20)에서 발생되는 열을 방출시키는 역할을 할 수도 있다. 상기 도전성 물질에 의해 전달되는 열은 상기 도전성 플러그에서 직접 방열될 수도 있고, 상기 n형 전극라인 등에 전달되어 방열될 수도 있다.
한편, p형 전극(140)은 비아홀(60)의 크기를 늘릴 수 있도록 일반적인 정사각형보다 면적이 줄어든 형상(예를 들어, 정사각형의 모서리가 둥글게 처리된 형상, 정사각형에 내접하거나 정사각형의 내측에 위치 가능한 형상 등)일 수 있다. 여기서, 비아홀(60)을 형성할 수 있는 충분한 공간(또는 상기 발광 픽셀들의 대각선 방향 사이에 충분한 공간)을 확보할 수 있으면서도 각 발광 픽셀(20)의 발광 면적을 확보할 수 있도록 도 3(a)의 확대도와 같이 정사각형의 적어도 하나의 모서리(또는 꼭지점)가 라운드(round) 처리된 형상이 바람직할 수 있다. 이러한 경우, 비아홀(60)의 형성이 용이해질 수 있고, n형 반도체층(121)과 접촉되는 상기 도전성 플러그의 접촉 면적을 늘릴 수 있으며, 발광 픽셀(20) 및 아이솔레이션부(23)의 면적을 확보할 수 있어 복수의 발광 픽셀(20)의 구동 및 마이크로 어레이 발광다이오드(100)의 성능에 영향을 받지 않을 수도 있다. 그리고 n형 전극(130), 상기 n형 전극라인 및 상기 도전성 플러그는 동일한 재료로 이루어질 수 있다. 또한, 일부의 비아홀(60)에는 열전도성을 갖는 절연성 물질이 충진될 수도 있으며, 상기 절연성 물질을 통해 방열을 수행할 수도 있다.
그리고 본 발명의 마이크로 어레이 발광다이오드(100)는 복수의 발광 픽셀(20)의 간격을 최소화함으로써 마이크로 어레이의 크기를 상대적으로 줄일 수 있어 마이크로 어레이(또는 발광 영역)의 외측에 n형 전극(130)을 형성할 수 있는 공간을 확보하는 것이 종래보다 용이해질 수 있고, 전체적인 마이크로 어레이 발광다이오드(100)의 크기가 작아질 수 있다.
이와 같이, 본 발명에 따른 마이크로 어레이 발광다이오드 제조방법에서는 전기저항이 높아 전기전도도가 낮은 p형 반도체층(123)의 일부 두께에만 아이솔레이션부(23)를 형성함으로써, 아이솔레이션부(23)의 폭(예를 들어, 식각폭)을 줄일 수 있고, 이에 따라 p형 반도체층(123)은 복수의 발광 픽셀(20)의 간격(즉, 암부 영역)을 줄일 수 있다. 또한, p형 반도체층(123)의 일부 두께에만 아이솔레이션부(23)를 형성하면 되기 때문에 메사 식각을 위한 추가적인 마스크가 필요하지 않고, 이로 인해 아이솔레이션을 위한 추가적인 마스크의 정렬이 필요하지 않은 자가정렬 방식으로 아이솔레이션부(23)를 형성할 수 있다. 또한, 마진을 둘 필요가 없으므로, 마진없이 형성된 복수의 p형 전극(140)를 마스크로 사용하여 아이솔레이션부(23)를 형성함으로써, 복수의 발광 픽셀(20)의 간격이 종래보다 줄어들 수 있으며, 아이솔레이션부(23)에 의해 발생되는 복수의 발광 픽셀(20) 사이의 암부 영역을 최소화할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 조명 장치를 나타내는 개략 단면도이다.
도 4를 참조하여 본 발명의 다른 실시예에 따른 조명 장치를 보다 상세히 살펴보는데, 본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법과 관련하여 앞서 설명된 부분과 중복되는 사항들은 생략하도록 한다.
본 발명의 다른 실시예에 따른 조명 장치(200)는 본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법으로 제조된 마이크로 어레이 발광다이오드(100); 및 상기 복수의 p형 전극(140)과 전기적으로 연결되는 복수의 제1 컨택패드(211)와, 상기 마이크로 어레이 발광다이오드(100)의 n형 전극(130)과 전기적으로 연결되는 제2 컨택패드(212)를 포함하며, 상기 마이크로 어레이 발광다이오드(100)가 실장되는 회로 기판(210);을 포함할 수 있다.
마이크로 어레이 발광다이오드(100)는 본 발명의 일실시예에 따른 마이크로 어레이 발광다이오드 제조방법으로 제조될 수 있고, 2차원적으로 배열된 복수의 발광 픽셀(20)을 포함할 수 있으며, 복수의 발광 픽셀(20)은 본 발명에 따른 조명 장치(200)의 광원으로서, 전방에 빛을 조사할 수 있다. 복수의 발광 픽셀(20)은 픽셀의 구성 및 전기적인 제어를 통해 복수의 발광 패턴을 만들 수 있으며, 복수의 발광 픽셀(20)은 각각의 구분된 광 조사 영역에서 개별 점소등을 할 수 있다. 즉, 마이크로 어레이 발광다이오드(100)는 복수의 발광 픽셀(20)의 개별적인 점소등을 통하여 복수의 발광 패턴을 구현함으로써, 자동차용 헤드램프에 사용하는 경우에 종래의 자동차용 헤드램프에 사용되는 쉴드에 의한 컷 오프 라인과 같은 동일한 효과를 얻을 수 있으며, 이에 따라 대향차 운전자의 눈부심을 방지할 수 있다.
한편, 복수의 발광 픽셀(20)은 복수의 단위 블록(예를 들어, 라인별)으로 그룹화될 수 있으며, 복수의 단위 블록은 각각 블록별로 발광 패턴을 만들 수 있고, 하나의 단위 블록의 발광 패턴은 상황에 따라서 회로 기판(210)의 트랜지스터부(213)가 제어할 수 있다. 즉, 발광 패턴이 구현되는 하나의 단위 블록이 복수개로 형성되어 하나의 마이크로 어레이 발광다이오드(100)를 구현할 수 있으며, 복수의 단위 블록은 각각의 블록별로 원하는 발광 패턴에 맞게 발광될 수 있도록 트랜지스터부(213)에 의해서 제어될 수 있다.
회로 기판(210)은 복수의 p형 전극(140)과 전기적으로 연결되는 복수의 제1 컨택패드(211) 및 n형 전극(130)과 전기적으로 연결되는 제2 컨택패드(212)를 포함할 수 있고, 마이크로 어레이 발광다이오드(100)가 실장될 수 있다. 회로 기판(210)에는 복수의 p형 전극(140)이 복수의 제1 컨택패드(211)에 부착(bonding)되고 n형 전극(130)이 제2 컨택패드(212)에 부착됨으로써, 마이크로 어레이 발광다이오드(100)가 실장될 수 있다. 이때, 복수의 p형 전극(140)과 복수의 제1 컨택패드(211) 및 n형 전극(130)과 제2 컨택패드(212)는 접착제를 이용하여 부착할 수 있고, 상기 접착제는 복수의 p형 전극(140)과 복수의 제1 컨택패드(211) 및 n형 전극(130)과 제2 컨택패드(212)가 전기적으로 서로 연결되어 외부 회로로부터 받은 전기적 신호를 전달할 수 있도록 전도성을 갖는 솔더 볼(solder ball) 등으로 이루어질 수 있다.
상기 기판(110)은 광투과성 기판일 수 있고, 상기 회로 기판(210)은 열전도성 기판일 수 있다. 마이크로 어레이 발광다이오드(100)은 플립칩 방식의 발광다이오드일 수 있으며, 플립칩 방식의 발광다이오드에서 기판(110)은 투광성 기판일 수 있고, 사파이어 기판을 포함할 수 있다. 기판(110)이 사파이어 기판 등의 투광성 기판인 경우에는 기판(110) 방향을 발광 방향으로 하여 기판(110)의 타면(즉, 상기 반도체 적층구조물이 형성되지 않은 면)을 광출사면으로 활용할 수 있다. 그리고 회로 기판(210)은 열전도성 기판일 수 있고, 방열 금속 기판(Metal PCB)를 포함할 수 있다. 또한, 회로 기판(210)은 열전도도가 우수한 절연 물질로 형성될 수 있으며, 질화붕소(BN), 알루미나(Al2O3), 질화알루미늄(AlN), 베릴륨 옥사이드(BeO) 및 글라스 세라믹(glass-ceramic) 중 선택되는 물질로 형성될 수 있다. 그러나 회로 기판(210)의 소재는 이에 한정되지 않고, 마이크로 어레이 발광다이오드(100) 또는 조명 장치(200)의 열 방출을 활발하게 하기 위한 열전도율이 우수한 다양한 물질을 사용할 수 있다. 회로 기판(210)으로 열전도성 기판을 사용함으로써, 복수의 발광 픽셀(20) 또는 마이크로 어레이 발광다이오드(100)에서 발생되는 열을 외부로 효율적으로 방출하여 마이크로 어레이 발광다이오드(100) 또는 조명 장치(200)의 성능 및 신뢰성을 향상시킬 수 있고, 수명을 연장시킬 수 있다.
본 발명에 따른 조명 장치(200)는 열전도성이면서 상기 기판(110)과 상기 회로 기판(210) 사이에 충진되는 언더필층(220);을 더 포함할 수 있다. 언더필층(220)은 열전도성일 수 있고, 복수의 발광 픽셀(20)에 발생되는 열을 효과적으로 방열시키기 위하여 기판(110)과 회로 기판(210) 사이에 충진될 수 있다. 이때, 언더필층(220)은 언더필(Underfill) 기술을 이용하여 복수의 발광 픽셀(20)이 형성된 기판(110)과 회로 기판(210) 사이의 공간에 금속 등의 열전도도가 우수한 물질을 포함하는 언더필 물질을 충진(또는 주입)하여 경화시킴으로써, 발광 픽셀(20)과 회로 기판(210) 사이에 형성할 수 있다. 여기서, 언더필 기술은 CSP(Chip Scale Package), BGA(Ball Grid Array), 플립칩(Flip Chip), 마이크로 어레이 발광다이오드(100) 등의 발광다이오드 패키지 밑(또는 하측)을 열전도도가 우수한 열전도성 물질이나 절연 수지(resin) 등을 이용하여 메우는 공법이며, 이러한 언더필 기술은 물리적 충격이나 열적 충격을 많이 받는 소자 등에서 사용될 수 있다.
그리고 언더필 물질은 에폭시 수지, 경화제, 충진제, 첨가제의 종류나 함유량에 따라 각기 다른 열팽창계수, 저항, 열전도성 내수성, 점성 등의 특성을 포함할 수 있으며, 3,4-epoxy cyclohexylmethyl-3,4-epoxy cyclohexane carboxylate 등의 에폭시 수지, hexahydro-4-methylphthalic anhydride 등의 경화제, cobalt(Ⅱ) acetylacetonate 등의 첨가제 및 실리카 물질이나 알루미나(Al2O3), 질화붕소(BN), 질화알루미늄(AlN) 등 우수한 열전도도를 가지는 열전도성 물질 중에서 적어도 어느 하나를 포함하여 언더필층(220)을 형성할 수 있다.
이러한 언더필층(220)을 기판(110)과 회로 기판(210) 사이에 충진하여 형성하면, 언더필층(220)을 통해 기판(110)에 형성된 복수의 발광 픽셀(20)을 외부로부터 보호할 수 있을 뿐만 아니라, 열전도성 물질을 통해 마이크로 어레이 발광다이오드(100)에서 회로 기판(210)으로의 열전도도를 실질적으로 향상시켜 마이크로 어레이 발광다이오드(100)에서 발생되는 열에 의한 온도 변화에 따른 기판(110) 및 회로 기판(210)의 열팽창 변형을 저감할 수 있다. 또한, 기판(110) 및 회로 기판(210) 중 적어도 어느 하나에서 충분히 낮은 온도를 유지할 수 있으므로, 마이크로 어레이 발광다이오드(100) 또는 조명 장치(200)의 성능 및 신뢰성을 향상시키고 수명을 연장시킬 수 있다.
한편, 상기 n형 전극라인과 상기 도전성 플러그는 회로 기판(210)에 접촉되어 방열할 수도 있고, 언더필층(220)에 접촉되어 언더필층(220)을 통해 회로 기판(210)으로 열을 전달하여 방열할 수도 있다.
상기 회로 기판(210)은 상기 p형 전극(140)에 연결되어 상기 p형 전극(140)에 공급되는 전류를 스위칭하는 트랜지스터부(213)를 포함할 수 있다. 트랜지스터부(213)는 p형 전극(140)에 연결되어 p형 전극(140)에 공급되는 전류를 스위칭할 수 있고, 발광 픽셀(20)의 점소등을 스위칭할 수 있으며, 회로 기판(210)에 외부 회로로부터 전류가 가해지는 경우에 트랜지스터부(213)의 스위칭 동작에 의해 복수의 발광 픽셀(20)에 개별적으로 전류가 가해져 빛이 방출될 수 있다. 여기서, 복수의 발광 픽셀(20)은 트랜지스터부(213)의 제어신호와 전류를 제공받게 되면, 원하는 발광 패턴에 맞추어 각각의 발광 픽셀(20)이 온(On) 또는 오프(Off)될 수 있다.
한편, 본 발명의 조명 장치(200)는 여러 주변환경 또는 상황에 따라 발광 패턴이 제어될 수 있다. 사용자는 복수의 발광 패턴 중에서 원하는 발광 패턴을 간단한 조작에 의해서 선택할 수 있으며, 사용자가 선택한 발광 패턴에 따라 트랜지스터부(213)와 트랜지스터부(213)를 구동하는 드라이버 모듈(미도시)에 의해 원하는 발광 패턴으로 발광될 수 있다.
본 발명에 따른 조명 장치(200)는 운송수단용 헤드램프일 수 있고, 예를 들어 자동차용 헤드램프일 수 있다. 본 발명의 조명 장치(200)는 차량을 예로 하여 설명하였으나, 이는 예시적인 것에 불과하며, 비행기, 선박 등을 비롯하여 차량이 아닌 다른 제품에도 운송수단을 목적으로 하는 제품이라면 동일하게 본 발명의 조명 장치(200)가 사용될 수 있다.
이처럼, 본 발명에서는 복수의 p형 전극 사이로 노출된 p형 반도체층에 자가정렬 방식으로(또는 복수의 p형 전극을 마스크로 사용하여) 아이솔레이션부를 형성함으로써, 복수의 발광 픽셀의 간격을 줄일 수 있고, 이에 따라 복수의 발광 픽셀 사이의 암부 영역을 감소시킬 수 있다. 이를 통해 마이크로 어레이 발광다이오드의 광도가 향상될 수 있고, 조명 장치의 시인성이 향상될 수 있으며, 암부 영역이 감소된 만큼 각 발광 픽셀의 발광 면적이 증가하거나 보다 작은 영역에 복수의 발광 픽셀이 모아질 수 있다. 또한, n형 전극을 n형 반도체층의 공통 전극으로 사용하여 발광 영역 외측의 비발광 영역에 n형 전극을 형성할 수 있고, 이에 따라 복수의 발광 픽셀의 간격을 더욱 줄일 수 있으며, 복수의 발광 픽셀 사이의 암부 영역을 더욱 감소시킬 수 있다. 그리고 반도체 적층구조물을 복수의 발광 픽셀로 아이솔레이션할 때에 p형 반도체층만을 식각하거나 전기절연성을 증대시켜 복수의 발광 픽셀의 간격을 최소화할 수 있고, 복수의 발광 픽셀 사이의 암부 영역을 최소화할 수 있으며, 활성층이 p형 전극 사이 영역에도 존재하게 되어 각 발광 픽셀의 발광 면적이 넓어질 수 있고, 복수의 발광 픽셀 사이의 암부 영역을 최소화하는 데에 유리해질 수 있다. 한편, 복수의 발광 픽셀의 간격을 최소화함으로써 복수의 발광 픽셀의 집적도를 증가시킬 수 있어 n형 전극을 복수의 발광 픽셀의 공통 전극으로 이용하는 데에 용이할 수 있고, n형 반도체층을 통한 전하의 이동 거리가 줄어들 수 있어서 n형 전극을 형성할 수 있는 공간을 확보하기 용이한 발광 영역의 외측에만 n형 전극을 형성하여도 복수의 발광 픽셀에 안정적으로 전류가 공급될 수 있으며, 전체적인 마이크로 어레이 발광다이오드의 크기가 작아질 수 있다.
상기 설명에서 사용한 “~ 상에”라는 의미는 위치에 관계없이 표면에 직접 접촉하는 경우와 직접 접촉하지는 않지만 위치상 상부(위쪽) 또는 하부(아래쪽)에 대향하여 위치하는 경우를 포함하고, 상부면 또는 하부면 전체에 대향하여 위치하는 것뿐만 아니라 부분적으로 대향하여 위치하는 것도 가능하며, 그 면적에 관계없이 위치상 떨어져 대향하거나 상부면 또는 하부면에 직접 접촉한다는 의미로 사용하였다. 예를 들어, “기판 상에”는 기판의 표면(상부면 또는 하부면)이 될 수도 있고, 기판의 표면에 증착된 막의 표면이 될 수도 있다. 또한, “~ 상부(또는 하부)”의 의미는 직접 접촉하는 경우와 직접 접촉하지는 않지만 상부(또는 하부)에 위치하는 경우를 포함하며, 그 면적에 관계없이 높이가 더 높은 곳(또는 낮은 곳)에 위치하면 족하고, 위치상 위쪽(또는 아래쪽)에 있거나 상부면(또는 하부면)에 직접 접촉해 있다는 의미로 사용하였다.
이상에서 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.
20 : 발광 픽셀 23 : 아이솔레이션부
23a: 식각부 23b: 절연부
60 : 비아홀 100 : 마이크로 어레이 발광다이오드
110 : 기판 115 : 버퍼층(질화갈륨계 지지층)
120 : 반도체 적층구조물 121 : n형 반도체층
122 : 활성층 123 : p형 반도체층
130 : n형 전극 140 : p형 전극
150 : 반사층 160 : 층간절연층
200 : 조명 장치 210 : 회로 기판
211 : 제1 컨택패드 212 : 제2 컨택패드
213 : 트랜지스터부 220 : 언더필층

Claims (13)

  1. 기판 상에 n형 반도체층, 활성층 및 p형 반도체층을 적층하여 반도체 적층구조물을 형성하는 과정;
    상기 p형 반도체층 상에 서로 이격되어 2차원적으로 배열되도록 복수의 p형 전극을 형성하는 과정; 및
    상기 복수의 p형 전극 사이로 노출된 p형 반도체층에 자가정렬 방식으로 아이솔레이션부를 형성하는 과정;을 포함하고,
    상기 아이솔레이션부를 형성하는 과정에서는 상기 노출된 p형 반도체층의 적어도 일부를 식각하거나, 상기 노출된 p형 반도체층의 적어도 일부의 전기절연성을 증대시키며,
    상기 아이솔레이션부를 형성하는 과정 이후에,
    상기 활성층 및 상기 n형 반도체층은 상기 아이솔레이션부를 형성하는 과정 이전과 동일한 마이크로 어레이 발광다이오드 제조방법.
  2. 청구항 1에 있어서,
    상기 아이솔레이션부를 형성하는 과정에서는 상기 복수의 p형 전극을 마스크로 사용하여 상기 아이솔레이션부를 형성하는 마이크로 어레이 발광다이오드 제조방법.
  3. 삭제
  4. 청구항 1에 있어서,
    상기 노출된 p형 반도체층의 적어도 일부의 전기절연성을 증대시키는 경우에는 이온 주입, 플라즈마 처리, 전자빔 조사 중 적어도 어느 하나를 이용하는 마이크로 어레이 발광다이오드 제조방법.
  5. 삭제
  6. 청구항 1에 있어서,
    상기 n형 반도체층의 일부가 노출되도록 상기 p형 반도체층 및 상기 활성층의 일부를 식각하는 과정; 및
    노출된 n형 반도체층 상에 상기 n형 반도체층의 공통 전극으로 n형 전극을 형성하는 과정;을 더 포함하는 마이크로 어레이 발광다이오드 제조방법.
  7. 청구항 6에 있어서,
    상기 p형 반도체층 및 상기 활성층의 일부를 식각하는 과정에서는 상기 p형 반도체층 및 상기 활성층의 가장자리부를 식각하고,
    상기 n형 전극을 형성하는 과정에서는 상기 가장자리부가 식각된 활성층 및 p형 반도체층의 외측에 상기 n형 전극을 형성하는 마이크로 어레이 발광다이오드 제조방법.
  8. 청구항 1에 있어서,
    상기 복수의 p형 전극 상에 층간절연층을 형성하는 과정;
    상기 복수의 p형 전극 사이의 층간절연층을 관통하여 상기 n형 반도체층을 노출하는 비아홀을 형성하는 과정; 및
    상기 비아홀에 도전성 물질을 충진하는 과정;을 더 포함하는 마이크로 어레이 발광다이오드 제조방법.
  9. 청구항 1에 있어서,
    상기 p형 반도체층 상에 상기 복수의 p형 전극의 배열과 동일한 패턴으로 반사층을 형성하는 과정;을 더 포함하고,
    상기 복수의 p형 전극을 형성하는 과정 및 상기 반사층을 형성하는 과정은 단일 마스크를 이용하여 수행되는 마이크로 어레이 발광다이오드 제조방법.
  10. 청구항 1 내지 청구항 2, 청구항 4, 및 청구항 6 내지 청구항 9 중 어느 한 항의 제조방법으로 제조된 마이크로 어레이 발광다이오드; 및
    상기 복수의 p형 전극과 전기적으로 연결되는 복수의 제1 컨택패드와, 상기 마이크로 어레이 발광다이오드의 n형 전극과 전기적으로 연결되는 제2 컨택패드를 포함하며, 상기 마이크로 어레이 발광다이오드가 실장되는 회로 기판;을 포함하는 조명 장치.
  11. 청구항 10에 있어서,
    상기 기판은 광투과성 기판이고, 상기 회로 기판은 열전도성 기판인 조명 장치.
  12. 청구항 10에 있어서,
    열전도성이며, 상기 기판과 상기 회로 기판 사이에 충진되는 언더필층;을 더 포함하는 조명 장치.
  13. 청구항 10에 있어서,
    상기 회로 기판은 상기 p형 전극에 연결되어 상기 p형 전극에 공급되는 전류를 스위칭하는 트랜지스터부를 포함하는 조명 장치.
KR1020170014969A 2017-02-02 2017-02-02 마이크로 어레이 발광다이오드 제조방법 및 조명 장치 KR101873259B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170014969A KR101873259B1 (ko) 2017-02-02 2017-02-02 마이크로 어레이 발광다이오드 제조방법 및 조명 장치
US16/483,035 US11121170B2 (en) 2017-02-02 2017-07-07 Method for manufacturing micro array light emitting diode and lighting device
PCT/KR2017/007312 WO2018143525A1 (ko) 2017-02-02 2017-07-07 마이크로 어레이 발광다이오드 제조방법 및 조명 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170014969A KR101873259B1 (ko) 2017-02-02 2017-02-02 마이크로 어레이 발광다이오드 제조방법 및 조명 장치

Publications (1)

Publication Number Publication Date
KR101873259B1 true KR101873259B1 (ko) 2018-07-02

Family

ID=62913906

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170014969A KR101873259B1 (ko) 2017-02-02 2017-02-02 마이크로 어레이 발광다이오드 제조방법 및 조명 장치

Country Status (3)

Country Link
US (1) US11121170B2 (ko)
KR (1) KR101873259B1 (ko)
WO (1) WO2018143525A1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210019840A (ko) 2019-08-13 2021-02-23 아이디씨코리아 주식회사 발광소자 다이 어레이를 이용한 조명 장치 및 그 제조방법
KR20210153410A (ko) 2020-06-10 2021-12-17 아이디씨코리아 주식회사 매트릭스 배열 마이크로 칩 모듈 및 그 제조방법
US11380818B2 (en) 2019-12-03 2022-07-05 Samsung Electronics Co., Ltd. Semiconductor light emitting device

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10879419B2 (en) * 2018-08-17 2020-12-29 Seoul Viosys Co., Ltd. Light emitting device
US20220173159A1 (en) * 2020-11-30 2022-06-02 Facebook Technologies, Llc Low resistance current spreading to n-contacts of micro-led array
TWI778730B (zh) * 2021-07-30 2022-09-21 宏齊科技股份有限公司 具有共用電極的發光二極體裝置及其封裝結構
US11789221B2 (en) * 2021-10-05 2023-10-17 Aeva, Inc. Techniques for device cooling in an optical sub-assembly
CN113964247B (zh) * 2021-10-19 2024-01-30 淮安澳洋顺昌光电技术有限公司 发光二极管芯片及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014060255A (ja) * 2012-09-18 2014-04-03 Asahi Kasei Corp 窒化物半導体の深紫外発光素子の製造方法
JP2015501085A (ja) * 2011-12-22 2015-01-08 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 表示装置および表示装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101171356B1 (ko) 2005-11-01 2012-08-09 서울옵토디바이스주식회사 다수의 셀이 결합된 발광 소자 및 이의 제조 방법
KR101280040B1 (ko) * 2006-09-12 2013-07-01 삼성전자주식회사 멀티 빔형 레이저 장치 및 이를 이용한 화상형성장치
KR100889956B1 (ko) * 2007-09-27 2009-03-20 서울옵토디바이스주식회사 교류용 발광다이오드
US8754425B2 (en) * 2008-09-08 2014-06-17 3M Innovative Properties Company Electrically pixelated luminescent device
KR20130029543A (ko) * 2011-09-15 2013-03-25 엘지이노텍 주식회사 발광소자, 발광소자 패키지 및 라이트 유닛
KR101941033B1 (ko) 2012-07-05 2019-01-22 엘지이노텍 주식회사 발광소자
JP5929714B2 (ja) 2012-11-07 2016-06-08 日亜化学工業株式会社 半導体発光素子
KR102309092B1 (ko) 2014-12-29 2021-10-06 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광 소자 및 이를 포함하는 발광 소자 어레이
KR102641239B1 (ko) * 2015-07-10 2024-02-29 서울바이오시스 주식회사 발광 다이오드, 그것을 제조하는 방법 및 그것을 갖는 발광 소자 모듈
US10177195B2 (en) * 2016-09-30 2019-01-08 Intel Corporation Micro-LED displays
CN106876406B (zh) * 2016-12-30 2023-08-08 上海君万微电子科技有限公司 基于iii-v族氮化物半导体的led全彩显示器件结构及制备方法
US10002856B1 (en) * 2017-01-26 2018-06-19 International Business Machines Corporation Micro-LED array transfer

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015501085A (ja) * 2011-12-22 2015-01-08 オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツングＯｓｒａｍ Ｏｐｔｏ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ＧｍｂＨ 表示装置および表示装置の製造方法
JP2014060255A (ja) * 2012-09-18 2014-04-03 Asahi Kasei Corp 窒化物半導体の深紫外発光素子の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210019840A (ko) 2019-08-13 2021-02-23 아이디씨코리아 주식회사 발광소자 다이 어레이를 이용한 조명 장치 및 그 제조방법
US11380818B2 (en) 2019-12-03 2022-07-05 Samsung Electronics Co., Ltd. Semiconductor light emitting device
KR20210153410A (ko) 2020-06-10 2021-12-17 아이디씨코리아 주식회사 매트릭스 배열 마이크로 칩 모듈 및 그 제조방법

Also Published As

Publication number Publication date
WO2018143525A1 (ko) 2018-08-09
US11121170B2 (en) 2021-09-14
US20200235161A1 (en) 2020-07-23

Similar Documents

Publication Publication Date Title
KR101873259B1 (ko) 마이크로 어레이 발광다이오드 제조방법 및 조명 장치
JP6661009B2 (ja) オプトエレクトロニクス半導体部品およびオプトエレクトロニクス半導体部品の製造方法
US9287479B2 (en) Luminous devices, packages and systems containing the same, and fabricating methods thereof
US10340425B2 (en) Light emitting diode having light blocking layer
KR100991939B1 (ko) 발광다이오드 및 그의 제조방법
US11935990B2 (en) Light emitting diode having side reflection layer
CN111048546B (zh) 具有多个发光单元的发光二极管
KR101760317B1 (ko) 발광장치
JP4474892B2 (ja) フリップチップ型ｌｅｄ
US9590144B2 (en) Light emitting device having wide beam angle and method of fabricating the same
KR100675268B1 (ko) 다수의 발광 셀이 어레이된 플립칩 구조의 반도체 발광소자 및 이의 제조 방법
KR100646635B1 (ko) 복수 셀의 단일 발광 소자 및 이의 제조 방법
KR102475409B1 (ko) 금속 벌크를 포함하는 발광 소자
KR101582333B1 (ko) 발광다이오드, 플립칩 패키지 및 그의 제조방법
US20210336110A1 (en) Optoelectronic semiconductor device having a support element and an electric contact element, an optoelectronic component and a method of producing the optoelectronic semiconductor device
KR101582331B1 (ko) 발광다이오드, 패키지 및 그의 제조방법
KR102362307B1 (ko) 발광 소자
KR101785646B1 (ko) 발광소자
KR20160112295A (ko) 금속 벌크를 포함하는 발광 소자

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant