CN113964247B - 发光二极管芯片及其制作方法 - Google Patents
发光二极管芯片及其制作方法 Download PDFInfo
- Publication number
- CN113964247B CN113964247B CN202111214759.6A CN202111214759A CN113964247B CN 113964247 B CN113964247 B CN 113964247B CN 202111214759 A CN202111214759 A CN 202111214759A CN 113964247 B CN113964247 B CN 113964247B
- Authority
- CN
- China
- Prior art keywords
- layer
- type electrode
- sub
- type
- emitting diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 90
- 230000000903 blocking effect Effects 0.000 claims abstract description 77
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000000034 method Methods 0.000 claims abstract description 10
- 239000010410 layer Substances 0.000 claims description 443
- 239000000463 material Substances 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 24
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 238000000151 deposition Methods 0.000 claims description 17
- 239000011241 protective layer Substances 0.000 claims description 13
- 238000001259 photo etching Methods 0.000 claims description 8
- 238000009826 distribution Methods 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 3
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 abstract description 8
- 238000005516 engineering process Methods 0.000 abstract description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 229910052697 platinum Inorganic materials 0.000 description 8
- 230000000052 comparative effect Effects 0.000 description 6
- 238000013461 design Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910010413 TiO 2 Inorganic materials 0.000 description 4
- 229910052804 chromium Inorganic materials 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- 229910002601 GaN Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000003153 chemical reaction reagent Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000001795 light effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
- H01L33/145—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure with a current-blocking structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
Abstract
本发明涉及半导体技术领域，尤其是涉及一种发光二极管芯片及其制作方法。发光二极管芯片，包括：基板，以及依次设置于所述基板上的N型半导体层、有源层、P型半导体层、电流阻挡层、透明导电层和P型电极；所述电流阻挡层包括至少两个间隔分布的子层；所述P型电极设置于所述透明导电层上并电连接于所述P型半导体层，其中，至少一个所述子层的正上方未设置有P型电极。本发明在P型半导体层上与P型电极对应处设置子层外，同时在P型半导体层表面其余位置分布设置子层，可协助透明导电层电流的进一步横向扩展，实现低电流密度和高光效，在不提升电压的情况下，增加了光的反射从而达到提升亮度的作用。
Description
技术领域
本发明涉及半导体技术领域，尤其是涉及一种发光二极管芯片及其制作方法。
背景技术
发光二极管(简称LED)是一种常用的发光器件，具有低电压、低功耗、体积小、寿命长等优点，广泛应用于照明和显示等领域。
现有的发光二极管芯片结构中，包括基板、N型半导体层、有源层、P型半导体层、电流阻挡层、透明导电层、N型电极和P型电极等。但现有的发光二极管芯片，电流横向扩展效果低，导致电流密度相对较高并影响光效。
有鉴于此，特提出本发明。
发明内容
本发明的第一目的在于提供发光二极管芯片，以解决现有技术中存在的电流横向扩展效果低，电流密度相对较高等技术问题。
本发明的第二目的在于提供发光二极管芯片的制作方法。
为了实现本发明的上述目的，特采用以下技术方案：
发光二极管芯片，包括：
基板，以及依次设置于所述基板上的N型半导体层、有源层、P型半导体层、电流阻挡层、透明导电层和P型电极；
所述电流阻挡层包括至少两个间隔分布的子层；所述透明导电层以包覆所述电流阻挡层的方式层叠于所述P型半导体层上；
所述P型电极设置于所述透明导电层上并电连接于所述P型半导体层，其中，至少一个所述子层的正上方未设置有P型电极。
本发明通过在P型半导体层上与P型电极对应处设置子层外，部分子层正上方未设置有P型电极，通过子层的排布设计，可协助透明导电层电流的进一步横向扩展，实现低电流密度和高光效，在不提升电压的情况下，增加了光的反射从而达到提升亮度的作用。
在本发明的具体实施方式中，所述电流阻挡层包括至少一个第一子层和至少一个第二子层，所述P型电极位于所述第一子层的上方，所述第二子层的正上方未设置有P型电极。进一步的，单个所述第二子层的尺寸小于单个所述第一子层的尺寸。其中，所述尺寸是指对应的单个子层的水平方向的截面积大小。
通过采用较小尺寸的第二子层，可以阻挡的面积小，不会阻碍较大面积电流向下，避免导致扩展困难从而引起的电压高的情况；并且，随着第二子层的尺寸的减小，在所述P型半导体层表面设计的第二子层数量可提高。
在本发明的具体实施方式中，所述第二子层边缘倾斜设置。第二子层的边缘斜坡与透明导电层能实现较好的反射，进一步提升光输出功率。
在本发明的具体实施方式中，所述第一子层的分布与所述P型电极的分布相同，所述P型电极位于每个所述第一子层的正上方。所述P型电极的位置与每个所述第一子层一一对应。
在实际操作中，所述第一子层的设置方式根据所述发光二极管芯片的P型电极的设置方式确定，在每个所述P型电极正下方的所述P型半导体层上设置所述第一子层。
在本发明的具体实施方式中，所述第一子层和所述第二子层在所述P型半导体层上按周期排列。
在本发明的具体实施方式中，相邻所述第一子层之间设置有至少一个所述第二子层。此种排列方式能够增加中间区域的电流横向扩展。
在本发明的具体实施方式中，所述P型电极为具有多个指状结构的指状(Finger)电极；所述N型电极为具有多个指状结构的指状(Finger)电极。其中，指状电极的指数目不受限，可依据芯片的特性，包括尺寸、叠层质量、光电特性，例如亮度或电流扩散等进行调整。
在本发明的具体实施方式中，所述第一子层和所述第二子层在所述P型半导体层表面沿纵横向交错排布。第一子层和第二子层只要实现交错排布即可。总体上遵循在P型电极和N型电极之间插入第二子层。
在本发明的具体实施方式中，所述第二子层的个数大于或等于所述第一子层的个数，至少一个所述第一子层的四周设置有所述第二子层。
在本发明的具体实施方式中，所述P型电极包括多个指状结构，所述指状结构自所述P型电极向所述芯片中靠近所述N型电极的一端延伸；所述第一子层和所述第二子层沿所述指状结构的延伸方向在所述P型半导体层表面交错排布。
在本发明的具体实施方式中，所述第一子层和/或所述第二子层的图案为圆形或多边形。进一步的，所述多边形包括三角形、四边形、五边形、六边形等等。
在本发明的具体实施方式中，所述第一子层的形状与位于其上的所述P型电极的形状相同。
在本发明的具体实施方式中，单个所述第一子层的直径为20～40μm；单个所述第二子层的直径为6～15μm。
其中，当所述第一子层和/或所述第二子层的图案为多边形时，此处的直径是指多边形的外接圆的直径。
在本发明的具体实施方式中，各个所述第二子层的面积和占整个芯片面积的1％～5％。
在本发明的具体实施方式中，所述芯片还包括：N台阶区，刻蚀P型半导体层、有源层至暴露出N型半导体层形成；
N型电极，布置于所述N台阶区；
第一绝缘层，覆盖所述P型电极和所述N型电极，并包含暴露所述P型电极的第一开口部和暴露所述N型电极的第二开口部。
在本发明的具体实施方式中，所述第一绝缘层的材质为SiO2、TiO2和Ti3O5中的任一种或多种，如为SiO2和/或TiO2，或者是，SiO2和/或Ti3O5。进一步的，所述第一绝缘层为DBR反射层。
在本发明的具体实施方式中，所述第一绝缘层的厚度为2～6μm。进一步的，交替沉积SiO2和Ti3O5形成DBR布拉格反射层。
在本发明的具体实施方式中，所述芯片还包括第二P型电极和第二N型电极；所述第二P型电极设置于所述第一绝缘层上，并通过所述第一开口部与所述P型电极电连接；所述第二N型电极设置于所述第一绝缘层上，并通过所述第二开口部与所述N型电极电连接；所述第二P型电极与所述第二N型电极之间形成第三开口部。
在本发明的具体实施方式中，所述芯片还包括绝缘保护层；所述绝缘保护层设置在所述第二P型电极、所述第二N型电极以及所述第二P型电极和所述第二N型电极之间，所述绝缘保护层上设有暴露所述第二P型电极的第四开口部和暴露所述第二N型电极的第五开口部。
在本发明的具体实施方式中，所述芯片还包括P型焊盘和N型焊盘，所述P型焊盘通过所述第四开口部与所述第二P型电极相连接，所述N型焊盘通过所述第五开口部与所述第二N型电极相连接。
在本发明的具体实施方式中，所述第二N型电极覆盖所述第二开口部及部分所述第一子层。进一步的，所述第二子层在相邻的所述第二开口部之间均匀分布。
在本发明的具体实施方式中，所述基板包括透明不导电基板或者导电基板。进一步的，当所述基板为导电基板时，所述N型电极设置于所述导电基板上。
在本发明的具体实施方式中，所述芯片的电流密度为0.03～0.1mA/mil2。
本发明还提供了上述任意一种所述发光二极管芯片的制作方法，包括如下步骤：
(a)在基板表面依次制作N型半导体层、有源层和P型半导体层，在所述P型半导体层上设置光刻胶层，利用掩膜进行刻蚀，形成N台阶区后去除光刻胶；
(b)在所述P型半导体层沉积电流阻挡层材料并光刻处理形成包括至少两个间隔分布的子层的电流阻挡层；在所述电流阻挡层和所述P型半导体层沉积透明导电层材料并光刻处理形成透明导电层；
(c)在所述透明导电层表面和所述N台阶区表面分别沉积形成P型电极和N型电极，其中，至少一个子层正上方未设置有P型电极。
在本发明的具体实施方式中，所述制作方法还包括：
(d)在所述P型电极和所述N型电极上形成第一绝缘层，所述第一绝缘层覆盖所述P型电极和所述N型电极，并刻蚀形成暴露所述P型电极的第一开口部和暴露所述N型的第二开口部。
在本发明的具体实施方式中，所述制作方法还包括：
(e)在所述第一开口部内和所述第一开口部周围的第一绝缘层上设置第二P型电极，在所述第二开口部内和所述第二开口部周围的第一绝缘层上设置第二N型电极；并在所述第二P型电极与所述第二N型电极之间刻蚀形成第三开口部。
在本发明的具体实施方式中，所述制作方法还包括：
(f)在所述第三开口部内、所述第二P型电极和所述第二N型电极上设置绝缘保护层，并刻蚀形成暴露所述第二P型电极的第四开口部和暴露所述第二N型电极的第五开口部。
在本发明的具体实施方式中，所述制作方法还包括：
(g)在所述第四开口部内和所述第四开口部周围的绝缘保护层上设置P型焊盘，在所述第五开口部内和所述第五开口部周围的绝缘保护层上设置N型焊盘。
在本发明的具体实施方式中，采用电流阻挡层光罩制作形成所述电流阻挡层；所述电流阻挡层光罩依据所述电流阻挡层结构设计进行调整。
在本发明的具体实施方式中，所述电流阻挡层光罩的透光区的排列方式与所述电流阻挡层的子层的排列方式相一致。
在实际操作中，采用光刻胶并利用电流阻挡层光罩在电流阻挡层材料上形成与各子层相对应的掩膜图形，然后利用掩膜保护其下的电流阻挡层材料，进行腐蚀形成对应的各子层。
与现有技术相比，本发明的有益效果为：
(1)本发明通过在P型半导体层上与P型电极对应处设置子层外，部分子层正上方未设置有P型电极，通过子层的排布设计，可协助透明导电层电流的进一步横向扩展，实现低电流密度和高光效，在不提升电压的情况下，增加了光的反射从而达到提升亮度的作用；
(2)本发明通过增加低电流密度的倒装芯片中电流阻挡层的结构起到了提高电流扩展、增加芯片发光效率的效果，进而起到了提升总体光效的效果。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的倒装芯片剖面结构示意图；
图2为本发明实施例提供的倒装芯片平面结构示意图；
图3为本发明实施例提供的电流阻挡层光罩的平面结构示意图；
图4为本发明实施例提供的另一电流阻挡层光罩的平面结构示意图；
图5为本发明实施例提供的倒装芯片的制作方法的流程图；
图6为比较例提供的电流阻挡层光罩的平面结构示意图。
附图标记：
10-基板； 21-N型半导体层； 22-有源层；
23-P型半导体层； 24-N台阶区； 30-电流阻挡层；
31-第一子层； 32-第二子层； 40-透明导电层；
51-N型电极； 52-P型电极； 61-第一绝缘层；
62-第一开口部； 63-第二开口部； 71-第二P型电极；
72-第二N型电极； 73-第三开口部； 81-绝缘保护层；
82-第四开口部； 83-第五开口部； 91-P型焊盘；
92-N型焊盘； 310-第一通孔； 320-第二通孔。
具体实施方式
下面将结合附图和具体实施方式对本发明的技术方案进行清楚、完整地描述，但是本领域技术人员将会理解，下列所描述的实施例是本发明一部分实施例，而不是全部的实施例，仅用于说明本发明，而不应视为限制本发明的范围。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。实施例中未注明具体条件者，按照常规条件或制造商建议的条件进行。所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
图1为本发明实施例提供的倒装芯片剖面结构示意图；图2为本发明实施例提供的倒装芯片结构示意图；如图1和图2所示，本实施例提供的倒装发光二极管芯片，包括：
基板10，以及依次设置于所述基板10上的N型半导体层21、有源层22、P型半导体层23、电流阻挡层30、透明导电层40和P型电极52；
所述电流阻挡层30包括至少两个间隔分布的子层；所述透明导电层40以包覆所述电流阻挡层30的方式层叠于所述P型半导体层23上；
所述P型电极52设置于所述透明导电层40上并电连接于所述P型半导体层，其中，至少一个所述子层的正上方未设置有P型电极。
进一步的，所述芯片还包括：N台阶区24，刻蚀P型半导体层、有源层至暴露出N型半导体层形成；
N型电极51，布置于所述N台阶区24。
进一步的，所述基板10包括透明不导电基板或者导电基板。进一步的，当所述基板10为导电基板时，所述N型电极51设置于所述导电基板上。
进一步的，所述电流阻挡层30包括至少一个第一子层31和至少一个第二子层32，所述P型电极52位于所述第一子层31的上方，所述第二子层32的正上方未设置有P型电极。
第一子层31的设置能够阻挡P型电极52注入的电流，P型电极52注入的电流不能通过第一子层31上的透明导电层40注入所述P型半导体层23，需要从第一子层31上的透明导电层40流到所述P型半导体层23上的透明导电层40，再从该处透明导电层40注入所述P型半导体层23。进一步配合第二子层32，辅助第一子层31，将由位于第一子层31边缘的透明导电层40直接注入所述P型半导体层23的部分电流进一步扩展，在不提升电压的情况下，协助透明导电层40横向扩展提高光的反射，提升产品光效，同时避免仅单一电流阻挡层设置导致的局部电流过大、电流分布不均匀导致的产品稳定性差等问题。
进一步的，所述基板10包括透明不导电基板或者导电基板。如所述基板10的材质可以为蓝宝石，但不局限于此。所述N型半导体层21的材质可以为N型掺杂的氮化镓，所述P型半导体层23的材质可以为P型掺杂的氮化镓，但不局限于此。所述有源层22可包括交替层叠设置的量子阱和量子垒。
进一步的，所述透明导电层40为ITO透明导电层。所述透明导电层40的厚度可以为
进一步的，所述电流阻挡层30的材质可以为氧化硅。所述电流阻挡层30中，所述第一子层31和第二子层32的厚度可以为
进一步的，单个所述第二子层32的尺寸小于单个所述第一子层31的尺寸。其中，此处所述尺寸是指对应的单个子层的水平方向的截面积大小。
通过采用较小尺寸的第二子层32，可以阻挡的面积小，不会阻碍较大面积电流向下，避免导致扩展困难从而引起的电压高的情况；并且，随着第二子层32的尺寸的减小，在所述P型半导体层23表面设计的第二子层32的数量可提高。
进一步的，所述第二子层32的边缘可倾斜设置。第二子层32的边缘斜坡与透明导电层40能实现较好的反射，进一步提升光输出功率。
进一步的，所述第一子层31的分布与所述P型电极52的分布相同，所述P型电极52位于每个所述第一子层31的正上方。所述P型电极52的位置与每个所述第一子层31一一对应。
在实际操作中，所述第一子层31的设置方式根据所述发光二极管芯片的P型电极52的设置方式确定，在每个所述P型电极52正下方的所述P型半导体层23上设置所述第一子层31。
进一步的，所述第一子层31和所述第二子层32在所述P型半导体层23上按周期排列。
进一步的，相邻所述第一子层31之间设置有至少一个所述第二子层32。此种排列方式能够增加中间区域的电流横向扩展。
进一步的，所述P型电极52为具有多个指状结构的指状(Finger)电极；所述N型电极51为具有多个指状结构的指状(Finger)电极。其中，指状电极的指数目不受限，可依据芯片的特性，包括尺寸、叠层质量、光电特性，例如亮度或电流扩散等进行调整。
进一步的，所述第一子层31和所述第二子层32在所述P型半导体层23表面沿纵横向交错排布。第一子层31和第二子层32只要实现交错排布即可，总体上遵循在P型电极52和N型电极51之间插入第二子层32。
进一步的，所述第二子层32的个数大于或等于所述第一子层31的个数，至少一个所述第一子层31的四周设置有所述第二子层32。所述第二子层32围绕所述第一子层31排列，可进一步改善电流的横向扩展。
进一步的，所述P型电极52包括多个指状结构，所述指状结构自所述P型电极52向所述芯片中靠近所述N型电极51的一端延伸；所述第一子层31和所述第二子层32沿所述指状结构的延伸方向在所述P型半导体层23表面交错排布。
图3为本发明实施例提供的电流阻挡层光罩的平面结构示意图，其中第一通孔310和第二通孔320在光刻处理过程中，分别形成与所述第一子层31和第二子层32对应的掩膜图形，然后利用掩膜保护其下的电流阻挡层材料，进行腐蚀形成对应的所述第一子层31和第二子层32。即，所述第一子层31和所述第二子层32的排列方式与光罩中的第一通孔310和第二通孔320相对应，即所述第一子层31和所述第二子层32在所述P型半导体层23上的排列方式与所述第一通孔310和第二通孔320一致。在实际操作中，所述电流阻挡层光罩中的第一通孔310和第二通孔320的结构设置可依据电流阻挡层结构设计进行调整。
图4为本发明实施例提供的另一电流阻挡层光罩的平面结构示意图。
其中，第一通孔310和第二通孔320分别与所述第一子层31和所述第二子层32的排列方式相一致。
进一步的，所述电流阻挡层光罩的透光区(即第一通孔310和第二通孔320)的排列方式与所述电流阻挡层的所述第一子层31和所述第二子层32的排列方式相一致。
所述第一子层31和所述第二子层32的排列方式不局限于此。
进一步的，所述第一子层31和/或所述第二子层32的图案为圆形或多边形。进一步的，所述多边形包括三角形、四边形、五边形、六边形等等。
进一步的，所述第一子层31的形状与位于其上的所述P型电极52的形状相同。
进一步的，单个所述第一子层31的直径20～40μm；单个所述第二子层32的直径6～15μm。其中，当所述第一子层31和/或所述第二子层32的图案为多边形时，此处的直径是指多边形的外接圆的直径。
进一步的，各个所述第二子层32的面积和占整个芯片面积的1％～5％。当第二子层32的面积占比在上述范围内时，芯片不会因为太大面积的电流阻层挡导致电压升高；当占比大于5％时，由于电流导通受阻碍导致电压升高，从而使整体光效降低；当占比低于1％时，由于面积占比太少无法起到提升芯片亮度的作用。
如在不同实施方式中，各个所述第二子层32的面积和可以占整个芯片面积的1％、1.5％、2％、2.5％、3％、3.5％、4％、4.5％、5％等等；优选的，各个所述第二子层32的面积和占整个芯片面积的2％±0.2％。
进一步的，所述芯片还包括：第一绝缘层61，其覆盖所述P型电极52和所述N型电极51，并具有暴露所述P型电极52的第一开口部62和暴露所述N型电极51的第二开口部63。
进一步的，所述第一绝缘层61的材质为SiO2、TiO2和Ti3O5中的任一种或多种，如为SiO2和/或TiO2，或者是，SiO2和/或Ti3O5。进一步的，所述第一绝缘层61为DBR反射层。
进一步的，所述第一绝缘层61的厚度为2～6μm。进一步的，交替沉积SiO2和Ti3O5形成DBR布拉格反射层。
进一步的，所述芯片还包括第二P型电极71和第二N型电极72；所述第二P型电极71设置于所述第一绝缘层61上，并通过所述第一开口部62与所述P型电极52电连接；所述第二N型电极72设置于所述第一绝缘层61上，并通过所述第二开口部63与所述N型电极51电连接；所述第二P型电极71与所述第二N型电极72之间形成第三开口部73。
进一步的，所述第二P型电极71的材质可以为Cr、Ni、Al、Ti、Au和Pt等金属中的一种或几种的组合，所述第二P型电极71的厚度可以为1～3μm；所述第二N型电极72的材质可以为Cr、Ni、Al、Ti、Au和Pt等金属中的一种或几种的组合，所述第二N型电极72的厚度可以为1～3μm。
进一步的，所述芯片还包括绝缘保护层81；所述绝缘保护层81设置在所述第二P型电极71、所述第二N型电极72以及所述第二P型电极71和所述第二N型电极72之间，所述绝缘保护层81上设有暴露所述第二P型电极71的第四开口部82和暴露所述第二N型电极72的第五开口部83。
进一步的，所述绝缘保护层81的材质可以为氧化硅、氮化硅和氮氧化硅等中的任一种或多种；所述绝缘保护层81的厚度可以为
进一步的，所述芯片还包括P型焊盘91和N型焊盘92，所述P型焊盘91通过所述第四开口部82与所述第二P型电极71相连接，所述N型焊盘92通过所述第五开口部83与所述第二N型电极72相连接。
进一步的，所述第二N型电极72覆盖所述第二开口部63及部分所述第一子层31。进一步的，所述第二子层32在相邻的所述第二开口部63之间均匀分布。
进一步的，所述P型焊盘91的材质可以为Ni、Al、Ti、Au和Pt等金属中的一种或几种的组合，所述P型焊盘91的厚度可以为2～4μm；所述N型焊盘92的材质可以为Ni、Al、Ti、Au和Pt等金属中的一种或几种的组合，所述N型焊盘92的厚度可以为2～4μm。
在实际应用中，将所述芯片中的基板10朝上放置，将位于芯片底部的P型焊盘91和N型焊盘92分别焊接在电路板上，导通电路板通电，驱动N型半导体层21和P型半导体层23分别将电子和空穴注入有源层22中，有源层22发出的光线通过基板10射出。
其中，P型焊盘91和N型焊盘92的材质及厚度等可根据实际需求进行选择，以保证芯片固定在电路板上。
进一步的，所述芯片的电流密度为0.03～0.1mA/mil2。
如在不同实施方式中，所述芯片的电流密度可以为0.03mA/mil2、0.04mA/mil2、0.05mA/mil2、0.06mA/mil2、0.07mA/mil2、0.08mA/mil2、0.09mA/mil2、0.1mA/mil2等等。
本发明通过改变低电流密度芯片中的电流阻挡层结构，起到了提高电流扩展，增加光的反射，提高芯片发光效率，进而起到了提升总体光效的效果。在倒装常规发光二极管芯片中增加电流阻挡层会提升芯片的电压和亮度，但通过在低电流密度的倒装发光二极管芯片中改变电流阻挡层结构，可以在保证电压不提升的情况下，有效的提升芯片的亮度，从而达到提升光效的作用。
本发明还提供了上述任意一种所述发光二极管芯片的制作方法，包括如下步骤：
(a)在基板表面依次制作N型半导体层、有源层和P型半导体层，在所述P型半导体层上设置光刻胶层，利用掩膜进行刻蚀，形成N台阶区后去除光刻胶；
(b)在所述P型半导体层沉积电流阻挡层材料并光刻处理形成包括至少两个间隔分布的子层的电流阻挡层；在所述电流阻挡层和所述P型半导体层沉积透明导电层材料并光刻处理形成透明导电层；
(c)在所述透明导电层表面和所述N台阶区表面分别沉积形成P型电极和N型电极，其中，至少一个子层正上方未设置有P型电极。
在本发明的具体实施方式中，所述制作方法还包括：
(d)在所述P型电极和所述N型电极上形成第一绝缘层，所述第一绝缘层覆盖所述P型电极和所述N型电极，并刻蚀形成暴露所述P型电极的第一开口部和暴露所述N型的第二开口部。
在本发明的具体实施方式中，所述制作方法还包括：
(e)在所述第一开口部内和所述第一开口部周围的第一绝缘层上设置第二P型电极，在所述第二开口部内和所述第二开口部周围的第一绝缘层上设置第二N型电极；并在所述第二P型电极与所述第二N型电极之间刻蚀形成第三开口部。
在本发明的具体实施方式中，所述制作方法还包括：
(f)在所述第三开口部内、所述第二P型电极和所述第二N型电极上设置绝缘保护层，并刻蚀形成暴露所述第二P型电极的第四开口部和暴露所述第二N型电极的第五开口部。
在本发明的具体实施方式中，所述制作方法还包括：
(g)在所述第四开口部内和所述第四开口部周围的绝缘保护层上设置P型焊盘，在所述第五开口部内和所述第五开口部周围的绝缘保护层上设置N型焊盘。
在本发明的具体实施方式中，采用电流阻挡层光罩制作形成所述电流阻挡层；所述电流阻挡层光罩依据所述电流阻挡层结构设计进行调整。
图5为本发明实施例提供的倒装芯片的制作方法的流程图，参考图5，所述制作方法具体包括：
S1：在基板表面依次生长N型半导体层、有源层和P型半导体层；
S2：使用光刻胶在P型半导体层表面形成MESA图层的图案，以MESA图层为掩膜进行ICP刻蚀，形成由P型半导体层延伸至N型半导体层的N台阶区，并去除光刻胶；
S3：在P型半导体层上沉积电流阻挡层材料，然后使用光刻胶、利用电流阻挡层光罩在所述电流阻挡层材料上形成CBL图层掩膜，然后对电流阻挡层材料进行刻蚀，形成与CBL图层掩膜相对应的电流阻挡层，并去除光刻胶；
S4：在电流阻挡层和P型半导体层上沉积ITO材料，使用光刻胶形成ITO图层掩膜，然后对ITO材料进行刻蚀，去除光刻胶；
S5：采用光刻胶进行光刻形成掩膜，并在透明导电层表面和N台阶区表面分别沉积形成P型电极和N型电极，再去除光刻胶；至少一个子层正上方未设置有P型电极；
S6：交替沉积SiO2及Ti3O5，使用光刻胶形成第一绝缘层掩膜，然后进行ICP刻蚀，刻蚀至P型电极和N型电极，去除光刻胶；在所述P型电极和所述N型电极上形成第一绝缘层，第一绝缘层覆盖所述P型电极和所述N型电极，并刻蚀形成暴露所述P型电极的第一开口部和暴露所述N型的第二开口部；
S7：采用光刻胶进行光刻形成掩膜，并在P型电极表面和N型电极表面分别沉积形成第二P型电极和第二N型电极，再去除光刻胶；其中，第二P型电极设置在所述第一开口部内和所述第一开口部周围的第一绝缘层上，第二N型电极设置在所述第二开口部内和所述第二开口部周围的第一绝缘层上；并在所述第二P型电极与所述第二N型电极之间刻蚀形成第三开口部；
S8：在第二P型电极表面、第二N型电极表面和第三开口部上通过PECVD法沉积绝缘保护层材料，使用光刻胶形成绝缘保护层掩膜，通过ICP刻蚀形成暴露所述第二P型电极的第四开口部和暴露所述第二N型电极的第五开口部，再去除光刻胶；
S9：通过黄光和沉积制备P型焊盘和N型焊盘；其中，P型焊盘通过所述第四开口部与所述第二P型电极相连，N型焊盘通过第五开口部与所述第二N型电极相连。
实施例1
本实施例提供了发光二极管芯片，参考图1和图2，包括：
基板10、N型半导体层21、有源层22、P型半导体层23、电流阻挡层30、透明导电层40、N型电极51和P型电极52；
所述N型半导体层21、所述有源层22和所述P型半导体层23依次层叠在所述基板10上，并具有由所述P型半导体层23延伸至所述N型半导体层21所形成的N台阶区24；
所述电流阻挡层30设置于所述P型半导体层23上，且所述电流阻挡层30包括若干个间隔分布的子层；所述透明导电层40以包覆所述电流阻挡层30的方式层叠于所述P型半导体层23上；
所述N型电极51设置于所述N台阶区24的所述N型半导体层21上，所述P型电极52设置于所述透明导电层40上并电连接于所述P型半导体层23，其中，至少一个所述子层的正上方未设置有P型电极52。
其中，所述P型电极52为具有多个指状结构的指状电极，所述N型电极51为具有多个指状结构的指状电极。
所述透明导电层40为ITO透明导电层，厚度为所述电流阻挡层30的材质为氧化硅，厚度为/>
所述芯片还包括第一绝缘层61，所述第一绝缘层61覆盖所述P型电极52和所述N型电极51，并具有暴露所述P型电极52的第一开口部62和暴露所述N型电极51的第二开口部63。所述第一绝缘层的厚度为5μm，是由交替沉积SiO2和Ti3O5形成DBR布拉格反射层。
所述芯片还包括第二P型电极71和第二N型电极72；所述第二P型电极71设置于所述第一绝缘层61上，并通过所述第一开口部62与所述P型电极52电连接；所述第二N型电极72设置于所述第一绝缘层61上，并通过所述第二开口部63与所述N型电极51电连接；所述第二P型电极71与所述第二N型电极72之间形成第三开口部73。所述第二P型电极71的材质为Cr、Ni、Al、Ti、Au和Pt金属组合电极，厚度为2μm；所述第二N型电极的材质为Cr、Ni、Al、Ti、Au和Pt金属组合电极，厚度为2μm。
所述芯片还包括绝缘保护层81，所述绝缘保护层81设置在所述第二P型电极71、所述第二N型电极72以及所述第二P型电极71和所述第二N型电极72之间，所述绝缘保护层81上设有暴露所述第二P型电极71的第四开口部82和暴露所述第二N型电极72的第五开口部83。所述绝缘保护层81的材质为氧化硅，厚度为
所述芯片还包括P型焊盘91和N型焊盘92，所述P型焊盘91通过所述第四开口部82与所述第二P型电极71相连接，所述N型焊盘92通过所述第五开口部83与所述第二N型电极72相连接。所述P型焊盘91的材质为Ni、Al、Ti、Au和Pt金属组合电极，厚度为3μm；所述N型焊盘92的材质为Ni、Al、Ti、Au和Pt金属组合电极，厚度为3μm。
所述电流阻挡层30包括若干个第一子层31和若干个第二子层32，所述P型电极52位于所述第一子层31的正上方，所述第二子层32的正上方未设置有P型电极。
单个所述第二子层32的尺寸小于单个所述第一子层31的尺寸；单个所述第二子层32的图形为圆形，直径为10μm；单个所述第一子层的图形为圆形，直径为26μm；各个所述第二子层32的面积占整个芯片面积的2％。所述第一子层31和第二子层32在所述P型半导体层的排列方式参考图3的第一通孔310和第二通孔320的排列方式。
实施例2
本实施例提供了发光二极管芯片，参考实施例1，区别仅在于：电流阻挡层中，第一子层31和第二子层32的排列方式不同。
本实施例的所述第一子层31和第二子层32在所述P型半导体层23的排列方式参考图4的第一通孔310和第二通孔320的排列方式。
比较例1
比较例1提供了发光二极管芯片，参考实施例1，区别在于：电流阻挡层中仅包括若干个第一子层31。第一子层31在所述P型半导体层23的排列方式参考图6的第一通孔310的排列方式。
实验例1
将实施例1和实施例2以及比较例1的倒装发光二极管芯片在测试电流为65mA的相同测试条件下进行对比试验，本发明实施例1和实施例2提供的LED芯片的发光亮度相较于比较例1分别提升了0.3％和0.4％。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (25)
1.发光二极管芯片，其特征在于，包括：
基板，以及依次设置于所述基板上的N型半导体层、有源层、P型半导体层、电流阻挡层、透明导电层和P型电极；
所述电流阻挡层包括至少两个间隔分布的子层；所述透明导电层以包覆所述电流阻挡层的方式层叠于所述P型半导体层上；
所述P型电极设置于所述透明导电层上并电连接于所述P型半导体层，其中，至少一个所述子层的正上方未设置有P型电极；
所述电流阻挡层包括至少一个第一子层和至少一个第二子层，所述P型电极位于所述第一子层的上方，所述第二子层的正上方未设置有P型电极；
单个所述第二子层的尺寸小于单个所述第一子层的尺寸；各个所述第二子层的面积和占整个芯片面积的1%~5%。
2.根据权利要求1所述的发光二极管芯片，其特征在于，所述第一子层的分布与所述P型电极的分布相同，所述P型电极位于每个所述第一子层的正上方。
3.根据权利要求2所述的发光二极管芯片，其特征在于，所述第一子层和所述第二子层在所述P型半导体层上按周期排列。
4.根据权利要求2所述的发光二极管芯片，其特征在于，相邻所述第一子层之间设置有至少一个所述第二子层。
5.根据权利要求2所述的发光二极管芯片，其特征在于，所述第一子层和所述第二子层在所述P型半导体层表面沿纵横向交错排布。
6.根据权利要求2所述的发光二极管芯片，其特征在于，所述第二子层的个数大于或等于所述第一子层的个数，至少一个所述第一子层的四周设置有所述第二子层。
7.根据权利要求2所述的发光二极管芯片，其特征在于，单个所述第一子层的直径为20~40μm；单个所述第二子层的直径为6~15μm。
8.根据权利要求2所述的发光二极管芯片，其特征在于，所述第一子层和/或所述第二子层的图案为圆形或多边形。
9.根据权利要求8所述的发光二极管芯片，其特征在于，所述多边形包括三角形、四边形、五边形和六边形中的任一种或多种。
10.根据权利要求8所述的发光二极管芯片，其特征在于，所述第一子层的形状与位于其上的所述P型电极的形状相同。
11.根据权利要求2所述的发光二极管芯片，其特征在于，所述芯片还包括：N台阶区，刻蚀P型半导体层、有源层至暴露出N型半导体层形成；
N型电极，布置于所述N台阶区；
第一绝缘层，覆盖所述P型电极和所述N型电极，并包含暴露所述P型电极的第一开口部和暴露所述N型电极的第二开口部。
12.根据权利要求11所述的发光二极管芯片，其特征在于，所述芯片还包括第二P型电极和第二N型电极；所述第二P型电极设置于所述第一绝缘层上，并通过所述第一开口部与所述P型电极电连接；所述第二N型电极设置于所述第一绝缘层上，并通过所述第二开口部与所述N型电极电连接；所述第二P型电极与所述第二N型电极之间形成第三开口部。
13.根据权利要求12所述的发光二极管芯片，其特征在于，所述芯片还包括绝缘保护层；所述绝缘保护层设置在所述第二P型电极、所述第二N型电极以及所述第二P型电极和所述第二N型电极之间，所述绝缘保护层上设有暴露所述第二P型电极的第四开口部和暴露所述第二N型电极的第五开口部。
14.根据权利要求13所述的发光二极管芯片，其特征在于，所述芯片还包括P型焊盘和N型焊盘，所述P型焊盘通过所述第四开口部与所述第二P型电极相连接，所述N型焊盘通过所述第五开口部与所述第二N型电极相连接。
15.根据权利要求12所述的发光二极管芯片，其特征在于，所述第二N型电极覆盖所述第二开口部及部分所述第一子层。
16.根据权利要求12所述的发光二极管芯片，其特征在于，所述第二子层在相邻的所述第二开口部之间均匀分布。
17.根据权利要求11所述的发光二极管芯片，其特征在于，所述基板包括透明不导电基板或者导电基板；
当所述基板为导电基板时，所述N型电极设置于所述导电基板上。
18.根据权利要求1-17任一项所述的发光二极管芯片，其特征在于，所述发光二极管芯片的电流密度为0.03~0.1mA/mil2。
19.权利要求1-18任一项所述的发光二极管芯片的制作方法，其特征在于，包括如下步骤：
（a）在基板表面依次制作N型半导体层、有源层和P型半导体层，在所述P型半导体层上设置光刻胶层，利用掩膜进行刻蚀，形成N台阶区后去除光刻胶；
（b）在所述P型半导体层沉积电流阻挡层材料并光刻处理形成包括至少两个间隔分布的子层的电流阻挡层；在所述电流阻挡层和所述P型半导体层沉积透明导电层材料并光刻处理形成透明导电层；
（c）在所述透明导电层表面和所述N台阶区表面分别沉积形成P型电极和N型电极，其中，至少一个子层正上方未设置有P型电极。
20.根据权利要求19所述的发光二极管芯片的制作方法，其特征在于，还包括：
（d）在所述P型电极和所述N型电极上形成第一绝缘层，所述第一绝缘层覆盖所述P型电极和所述N型电极，并刻蚀形成暴露所述P型电极的第一开口部和暴露所述N型电极的第二开口部。
21.根据权利要求20所述的发光二极管芯片的制作方法，其特征在于，还包括：（e）在所述第一开口部内和所述第一开口部周围的第一绝缘层上设置第二P型电极，在所述第二开口部内和所述第二开口部周围的第一绝缘层上设置第二N型电极；并在所述第二P型电极与所述第二N型电极之间刻蚀形成第三开口部。
22.根据权利要求21所述的发光二极管芯片的制作方法，其特征在于，还包括：（f）在所述第三开口部内、所述第二P型电极和所述第二N型电极上设置绝缘保护层，并刻蚀形成暴露所述第二P型电极的第四开口部和暴露所述第二N型电极的第五开口部。
23.根据权利要求22所述的发光二极管芯片的制作方法，其特征在于，还包括：（g）在所述第四开口部内和所述第四开口部周围的绝缘保护层上设置P型焊盘，在所述第五开口部内和所述第五开口部周围的绝缘保护层上设置N型焊盘。
24.根据权利要求23所述的发光二极管芯片的制作方法，其特征在于，采用电流阻挡层光罩制作形成所述电流阻挡层；所述电流阻挡层光罩依据所述电流阻挡层的结构进行设计。
25.根据权利要求24所述的发光二极管芯片的制作方法，其特征在于，所述电流阻挡层光罩的透光区的排列方式与所述电流阻挡层的子层的排列方式相一致。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111214759.6A CN113964247B (zh) | 2021-10-19 | 2021-10-19 | 发光二极管芯片及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202111214759.6A CN113964247B (zh) | 2021-10-19 | 2021-10-19 | 发光二极管芯片及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113964247A CN113964247A (zh) | 2022-01-21 |
| CN113964247B true CN113964247B (zh) | 2024-01-30 |
Family
ID=79465252
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202111214759.6A Active CN113964247B (zh) | 2021-10-19 | 2021-10-19 | 发光二极管芯片及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113964247B (zh) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120041646A (ko) * | 2010-10-21 | 2012-05-02 | 갤럭시아포토닉스 주식회사 | 전류 저지층을 포함하는 발광 다이오드 및 발광 다이오드 패키지 |
| JP2012231000A (ja) * | 2011-04-26 | 2012-11-22 | Toshiba Corp | 半導体発光装置 |
| CN108400206A (zh) * | 2018-02-26 | 2018-08-14 | 湘能华磊光电股份有限公司 | Led芯片结构及其制备方法 |
| CN110993765A (zh) * | 2015-02-17 | 2020-04-10 | 新世纪光电股份有限公司 | 具有布拉格反射镜的发光二极管及其制造方法 |
| CN111799356A (zh) * | 2020-06-11 | 2020-10-20 | 淮安澳洋顺昌光电技术有限公司 | 一种具有凸点焊盘的led芯片设计方法 |
| CN112201738A (zh) * | 2020-11-03 | 2021-01-08 | 厦门士兰明镓化合物半导体有限公司 | 倒装led芯片的制备方法 |
| CN212676295U (zh) * | 2020-04-29 | 2021-03-09 | 厦门士兰明镓化合物半导体有限公司 | 倒装发光二极管芯片 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160315238A1 (en) * | 2015-02-17 | 2016-10-27 | Genesis Photonics Inc. | Light-emitting diode chip |
| TWI747111B (zh) * | 2015-02-17 | 2021-11-21 | 新世紀光電股份有限公司 | 發光二極體晶片 |
| KR101873259B1 (ko) * | 2017-02-02 | 2018-07-02 | 순천대학교 산학협력단 | 마이크로 어레이 발광다이오드 제조방법 및 조명 장치 |
-
2021
- 2021-10-19 CN CN202111214759.6A patent/CN113964247B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20120041646A (ko) * | 2010-10-21 | 2012-05-02 | 갤럭시아포토닉스 주식회사 | 전류 저지층을 포함하는 발광 다이오드 및 발광 다이오드 패키지 |
| JP2012231000A (ja) * | 2011-04-26 | 2012-11-22 | Toshiba Corp | 半導体発光装置 |
| CN110993765A (zh) * | 2015-02-17 | 2020-04-10 | 新世纪光电股份有限公司 | 具有布拉格反射镜的发光二极管及其制造方法 |
| CN108400206A (zh) * | 2018-02-26 | 2018-08-14 | 湘能华磊光电股份有限公司 | Led芯片结构及其制备方法 |
| CN212676295U (zh) * | 2020-04-29 | 2021-03-09 | 厦门士兰明镓化合物半导体有限公司 | 倒装发光二极管芯片 |
| CN111799356A (zh) * | 2020-06-11 | 2020-10-20 | 淮安澳洋顺昌光电技术有限公司 | 一种具有凸点焊盘的led芯片设计方法 |
| CN112201738A (zh) * | 2020-11-03 | 2021-01-08 | 厦门士兰明镓化合物半导体有限公司 | 倒装led芯片的制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113964247A (zh) | 2022-01-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102299959B1 (ko) | 반도체 발광 소자 | |
| US9318530B2 (en) | Wafer level light-emitting diode array and method for manufacturing same | |
| EP2944862B1 (en) | Light emitting device and lighting device including the light emitting device | |
| US8138518B2 (en) | Light emitting diode, package structure and manufacturing method thereof | |
| TWI472062B (zh) | 半導體發光裝置及其製造方法 | |
| KR20120016424A (ko) | 멀티셀 구조를 갖는 발광다이오드 및 그 제조방법 | |
| CN102891160A (zh) | 半导体发光装置和发光设备 | |
| KR101949718B1 (ko) | 웨이퍼 레벨의 발광 다이오드 어레이 | |
| JP5628064B2 (ja) | 光半導体素子 | |
| CN113851564A (zh) | 发光二极管及其制作方法 | |
| CN110021691B (zh) | 一种半导体发光器件 | |
| CN113903843B (zh) | 发光二极管及发光装置 | |
| KR20110085726A (ko) | 반도체 발광소자 및 이를 제조하는 방법 | |
| CN113964247B (zh) | 发光二极管芯片及其制作方法 | |
| JP3878715B2 (ja) | 発光素子 | |
| KR101171326B1 (ko) | 발광 소자 및 이의 제조 방법 | |
| CN216120333U (zh) | 半导体发光元件 | |
| CN101859820A (zh) | 发光二极管结构 | |
| CN101009342A (zh) | 发光二极管结构 | |
| TWI599017B (zh) | 晶圓等級之發光二極體陣列及其製造方法 | |
| CN104393138A (zh) | 一种具有电极出光的发光二极管 | |
| CN205645855U (zh) | 紫外线发光元件 | |
| KR101798134B1 (ko) | 웨이퍼 레벨의 발광 다이오드 어레이 및 그의 제조방법 | |
| CN204257688U (zh) | 一种具有电极出光的发光二极管 | |
| KR102217128B1 (ko) | 발광 다이오드 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |