KR20110042984A - 평판표시장치 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 평판표시장치 및 그의 제조방법에 관한 것으로, 본 발명에 따른 평판표시장치는 어레이 셀영역과 상기 어레이 셀의 외곽영역으로 구분되는 기판과, 상기 어레이 셀영역 내에 형성되는 박막 트랜지스터과, 상기 어레이 셀의 외곽영역에 형성되는 테스트 패턴과, 상기 테스트 패턴 상에 형성되며 상기 테스트 패턴 표면의 노출여부를 판단가능하게 하는 포토 아크릴막을 포함한다.
포토 아크릴막, 테스트, 현상

Description

평판표시장치 및 그의 제조방법{Flat panel display and method manufacturing the same}
본 발명은 평판표시장치 및 그의 제조방법에 관한 것이다.
최근의 정보화 사회에서 표시소자는 시작정보 전달매체로서 그 중요성이 어느때보다 강조되고 있다. 과거 주류를 이루고 있던 음극선관(Cathode Ray Tube) 또는 브라운관은 무게와 부피가 큰 문제점이 있었다.
따라서, 전자제품의 경박단소 추세를 만족할 수 있고 양산성이 향상되고 있어 많은 응용분야에서 음극선관 또는 브라운관을 빠른 속도로 대체하고 있는 평판표시장치가 널리 실용화되어 시판되고 있다.
평판표시소자에는 액정표시소자(Liquid Crystal Display: LCD), 전계 방출 표시소자(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 및 유기전계발광소자(Organic Electroluminescence device : OLED), 전기영동 표시소자(Electrophoretic Display Device : EPD)등이 있다.
이와 같은 평판표시소자에는 스위칭소자로써 박막트랜지스터가 형성되는 데, 박막 트랜지스터의 절연막으로써 포토아크릴(photoacryl)막을 사용한다.
상기 포토아크릴막은 코팅된 후 노광 및 현상, 큐어(cure)공정을 거치게 되는 데, 코팅된 두께가 일반적인 포토레지스트보다 높게 형성되며, 컬러를 띠지 않으므로 현상 공정시 EPD(end point of detect) 확인이 불가하여 적정 현상여부를 정확하게 가늠하기 어렵다.
따라서 경험적인 방법으로 적정현상시간을 진행한 후, 현미경검사 및 두께를 측정하는 텐코(tencor)장비 등을 통해 포토아크릴막의 적정 현상여부를 분석 및 검사한다.
그러나, 포토아크릴막은 일반적인 포토레지스트보다 높게 형성되므로, 코팅, 노광, 현상등의 공정시간이 대체적으로 길어지고, 이들 각각의 공정시간 후에 진행되는 대기시간 또한 길어지게 되는 데, 이는 현상 속도 및 현상 시간에 크게 영향을 주게 된다.
따라서, 현미경 검사 또는 텐코 장비등을 통해 포토 아크릴막의 적정 현상여부 분석 및 검사의 오류가 발생될 가능성이 높다.
또한, 포토 아크릴막의 적정 현상여부를 분석하는 현미경검사는 포토 아크릴막의 하부막의 종류에 따라 포토아크릴막의 미현상 및 잔막 발생여부를 쉽게 판단하기 어려우며, 텐코 장비 또한 잔막 및 미현상 발생여부를 정확하게 판단하기 어려운 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 평판표시장치의 스위칭소자로 사용되는 박막트랜지스터의 절연막인 포토 아크릴막의 현상 공정시 미현상 및 잔막 발생여부를 용이하게 판단할 수 있도록 하는 평판표시장치 및 그의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 평판표시장치는 어레이 셀영역과 상기 어레이 셀의 외곽영역으로 구분되는 기판과, 상기 어레이 셀영역 내에 형성되는 박막 트랜지스터과, 상기 어레이 셀의 외곽영역에 형성되는 테스트 패턴과, 상기 테스트 패턴 상에 형성되며 상기 테스트 패턴 표면의 노출여부를 판단가능하게 하는 포토 아크릴막을 포함한다.
상기 테스트 패턴은 상기 박막 트랜지스터의 게이트 전극의 형성 공정시 형성되거나, 상기 박막트랜지스터의 반도체층, 소스/드레인전극의 형성 공정시 형성되거나, 테스트 패턴 형성용 공정을 단독으로 진행하여 형성된다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 평판표시장치의 제조방법은 어레이 셀영역과 상기 어레이 셀의 외곽영역으로 구분되는 기판이 제공되는 단계와, 상기 어레이 셀영역에 박막트랜지스터 및 상기 어레이 셀의 외곽영역에 테스트 패턴을 각각 형성하는 단계와, 상기 박막트랜지스터 및 테스트 패턴 상에 포토 아크릴막을 형성하는 단계와, 상기 포토 아크릴막을 노광 및 현상하여 드레인 콘택홀 및 테스트 패턴홀을 형성하는 단계를 포함한다. 상기 포토 아크릴막을 노광 및 현상하여 드레인 콘택홀 및 테스트 패턴홀을 형성하는 단계는 상기 어레이 셀의 외곽영역의 포토 아크릴막 현상 공정시 상기 테스트 패턴의 노출여부에 따라 상기 어레이 셀영역에 형성된 포토 아크릴막의 잔막 및 미현상여부를 판단할 수 있도록 한다.
상기 박막트랜지스터와 상기 포토 아크릴막 사이에 무기 절연막을 형성하는 단계를 더 포함하고, 상기 무기절연막은 상기 어레이 셀영역 및 상기 어레이 셀의 외곽영역에 모두 형성되거나, 상기 어레이 셀영역에만 형성된다.
이상에서와 같은 본 발명에 따른 평판표시장치 및 이의 제조방법은 어레이 셀의 외곽영역에 테스트 패턴 및 포토 아크릴막을 형성함으로써, 포토 아크릴막의 현상공정시 포토 아크릴막의 잔막 및 미현상 여부에 따라 테스트 패턴의 노출여부가 결정되고, 테스트 패턴의 노출여부에 따라 어레이 셀영역에 형성된 포토 아크릴막의 잔막 및 미현상여부를 판단할 수 있게 되는 효과가 있다.
이하는 첨부된 도면을 참조하여 본 발명에 따른 실시예를 보다 상세히 설명하고자 한다.
본 발명에 따른 평판표시장치의 제조방법은 상기 평판표시장치 중 액정표시장치의 제조방법으로 한정하여 설명하도록 한다.
도 1은 본 발명에 따른 테스트 패턴과 다수의 어레이 셀이 형성된 대면적 기 판을 개략적으로 도시한 평면도이고, 도 2는 도 1의 하나의 어레이 셀 일부를 확대한 확대 평면도이다.
도 1에 도시된 바와 같이, 액정표시장치의 어레이기판(10)은 대면적 기판(20)에 다수의 어레이 셀(AC)을 형성하고, 이를 어레이 셀(AC) 별로 절단함으로써 제작될 수 있다.
그리고, 어레이 셀(AC)은 다수의 단위화소로 형성되며, 도 2에 도시된 바와 같은 하나의 단위화소는 기판 상에 일방향으로 연장된 게이트 배선(GL)과, 게이트 배선과 수직한 방향으로 교차하는 데이터 배선(DL)으로 구성된다. 상기 게이트 배선(GL)과 데이터 배선(DL)의 교차지점에는 박막트랜지스터(TFT)가 형성되고, 이때의 박막트랜지스터(TFT)는 게이트 배선에서 돌출된 게이트 전극(12a), 데이터 배선에서 돌출된 소스전극(18a)과, 이 소스전극(18a)과 이격된 드레인 전극(18b)과, 상기 게이트 전극(12a)과 소스/드레인전극(18a, 18b) 사이의 층간에 형성된 반도체층(18b)으로 이루어진다. 그리고, 박막트랜지스터(TFT)의 드레인전극(18b)과 콘택홀을 통해 연결되는 화소전극(24a)이 형성된다.
그리고, 게이트 전극(12a)상부에 형성되어 게이트 전극(12a)와 반도체층(18b), 소스전극(18a) 및 드레인 전극(18b)을 절연하는 게이트 절연막(미도시)와, 소스/드레인 전극(18a)상에 형성되며 콘택홀이 형성되는 보호막(미도시)가 구비된다. 이때, 보호막은 주로 포토 아크릴막을 사용한다.
그리고, 대면적 기판(20)상에 다수의 단위화소가 동시에 형성되어 어레이 셀(AC)을 형성하고, 이때 다수의 어레이 셀(AC)의 외곽영역에 테스트 패턴(TP)을 형성하게 된다. 테스트 패턴(TP)은 도 1a에 도시된 바와 같이, 어레이 셀(AC)의 외곽영역 중심에 형성될 수도 있고, 도 1b에 도시된 바와 같이, 어레이 셀(AC)의 외곽영역 가장자리에 형성될 수도 있다. 즉, 어레이 셀(AC)의 외곽영역은 더미 영역이므로, 어레이 셀(AC)에 형성되는 구성요소들에 영향을 미치지 않는다.
이러한 어레이 셀의 외곽영역에 형성되는 테스트 패턴(TP)은 어레이 셀영역의 박막트랜지스터 상에 형성된 포토 아크릴막의 잔막 발생여부 및 미현상을 판단하기 위해 형성된다. 다시 말해, 어레이 셀의 외곽영역에 형성되는 테스트 패턴(TP)은 금속막으로 형성된 패턴으로써, 테스트 패턴 상에 형성된 포토 아크릴막의 현상공정시 테스트 패턴 홀(미도시)이 형성되고, 포토 아크릴막의 잔막 및 미현상 여부에 따라 테스트 패턴(TP)의 노출여부가 결정되고, 테스트 패턴의 노출여부에 따라 어레이 셀영역에 형성된 포토 아크릴막의 잔막 및 미현상여부를 판단할 수 있게 된다.
상기 테스트 패턴(TP)은 어레이 셀영역에 형성되는 박막 트랜지스터의 게이트 전극의 형성 공정시 형성될 수도 있고, 반도체층, 소스/드레인전극의 형성공정시 형성될 수도 있고, 테스트 패턴 형성용 공정을 단독으로 진행할 수도 있다.
다음은 본 발명에 따른 액정표시장치의 테스트 패턴 형성방법을 박막트랜지스터 제조방법과 함께 설명하고자 한다.
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 액정표시장치의 박막트랜지스터 제조방법 및 테스트 패턴 형성방법을 설명하는 공정순서도이다.
도 3a 내지 도 3f에는 박막트랜지스터가 형성되는 영역인 어레이 셀 영역을 A영역으로 기재하고 있고, 테스트 패턴이 형성되는 영역인 어레이 셀 영역의 외곽영역을 B영역으로 기재하고 있다.
먼저, 도 3a에 도시된 바와 같이, 기판(10) 상에 제1 금속막을 증착한 다음 제1 마스크(미도시)를 적용한 사진식각을 통해 패터닝하여, 어레이 셀 영역(A)에 게이트 전극(12a)을 형성한다.
그리고, 도 3b에 도시한 바와 같이, 상기 게이트 전극(12a)이 형성된 기판(10) 상에는 절연물질을 전면 증착하여, 어레이 셀 영역(A)에 게이트 절연막(13)을 형성한다.
그리고, 도 3c에 도시한 바와 같이, 상기 게이트 절연막(13) 상에는 비정질실리콘(amorphous silicon)막, 불순물 비정질 실리콘막, 제2 금속막을 증착한 다음 제2 마스크(미도시)를 적용한 사진식각을 통해 패터닝하여, 어레이 셀 영역(A)에 반도체층(14a), 오믹콘택층(16a) 및 소스전극(18a) 및 드레인 전극(18b)을 형성하고, 어레이 셀영역의 외곽영역(B)에 테스트 패턴(TP)을 형성한다.
이 테스트 패턴(TP)은 비정질 실리콘막(14b), 불순물 비정질 실리콘막(16b), 제2 금속막(18c)가 적층된 후 패터닝되어 형성된 막이고, 도 1a에 도시된 바와 같이, 어레이 셀(AC)의 외곽영역의 중심영역에 형성된다.
이때, 테스트 패턴(TP)은 게이트 전극(12a)의 형성공정과 동시에 형성될 수도 있다.
그리고, 도 3d에 도시한 바와 같이, 상기 소스 및 드레인 전극(18a, 18b) 및 테스트 패턴(TP)가 형성된 기판(10) 상에 보호막인 포토 아크릴막(20)을 전면에 증 착한다.
이어, 도 3e에 도시한 바와 같이, 상기 드레인 전극(18b) 및 테스트 패턴(TP) 상의 포토 아크릴막(20)에 제3 마스크(미도시)를 이용한 노광 및 현상공정을 통해 선택적으로 패터닝하여, 드레인전극(18b) 및 테스트 패턴(TP)을 노출하는 드레인 콘택홀(22a) 및 테스트 패턴 홀(22b)을 형성한다.
이때, 테스트 패턴 홀(22b)은 상기 포토 아크릴막(20)의 노광 및 현상공정 후 형성되고, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 일정 전류 또는 전압을 측정함으로써, 어레이 셀 외곽영역의 포토 아크릴막(20)의 잔막 및 미현상 여부를 판단할 수 있고, 이를 통해 어레이 셀의 포토 아크릴막의 잔만 및 미현상 여부를 판단할 수 있게 된다. 즉, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 일정 전류 또는 저항을 측정했을 때, 포토 아크릴막(20)의 현상공정이 완료된 후 형성된 테스트 패턴 홀(22b)일 경우, 테스트 패턴(TP)이 노출되면, 일정 전류 또는 전압이 측정될 것이고, 포토 아크릴막(20)의 미현상된 후 형성된 테스트 패턴 홀(22b)일 경우, 테스트 패턴(TP)이 노출되지 않아 일정 전류 또는 전압이 측정되지 않을 것이다. 따라서, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 테스트 패턴(TP)에 흐르는 일정 전류 또는 전압을 측정함으로써, 어레이 셀 외곽영역의 포토 아크릴막(20)의 잔막 및 미현상 여부를 판단할 수 있고, 이를 통해 어레이 셀의 포토 아크릴막의 잔만 및 미현상 여부를 판단할 수 있게 된다.
그리고, 도 3f에 도시한 바와 같이, 상기 포토 아크릴막(20)의 현상이 완료 된 상태임으로 확인한 후, 상기 포토 아크릴막(20) 상에 투명 전극물질을 증착한 다음 제4 마스크(미도시)를 통해 패터닝하여 화소전극(24a)을 형성하며, 화소전극(24a)이 상기 드레인 콘택홀(22a)을 통해 드레인 전극(18b)에 접속되도록 형성함으로써 본 공정을 완료한다.
한편, 본 발명에 따른 제1 실시예에서는 포토 아크릴막(20) 하부에 소스/드레인 전극용 제2 금속막이 바로 형성되지만, 포토 아크릴막(20)은 유기 절연막으로써 인접한 막과 접착력이 떨어져 무기 절연막인 실리콘 질화막을 더 형성할 수도 있다. 본 발명에 따른 제2 실시예에서는 포토 아크릴막(20)의 하부에 무기 절연막이 형성되었을 때의 테스트 패턴 형성방법에 대해 설명하고자 한다.
도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른 액정표시장치의 박막트랜지스터 제조방법 및 테스트 패턴 형성방법을 설명하는 공정순서도이다.
한편, 도 4a에 도시된 어레이 셀영역(A)의 기판(10)상에 형성된 게이트 전극(12a), 게이트 절연막(13), 반도체층(14a), 오믹콘택층(16a) 및 소스전극(18a) 및 드레인 전극(18b)은 본 발명의 제1 실시예에서의 도 3a에서 도 3c의 공정을 통해 형성되는 게이트 전극(12a), 게이트 절연막(13), 반도체층(14a), 오믹콘택층(16a) 및 소스전극(18a) 및 드레인 전극(18b)의 형성공정과 동일하므로, 이에 대한 설명은 생략하도록 한다.
이어, 도 4b에 도시된 바와 같이, 소스 전극(18a) 및 드레인 전극(18b)가 형성된 기판(10) 전면에 제1 보호막인 실리콘 질화막(19)을 형성한다. 그리고, 기판(10) 전면에 제3 금속막을 증착한 다음 마스크를 적용한 사진식각을 통해 패터닝 하여, 어레이 셀영역의 외곽영역(B)의 실리콘 질화막(19) 상에 테스트 패턴(30)을 형성한다.
이 테스트 패턴(30)은 단일 금속막으로 형성될 수도 있고, 이층 이상의 금속막으로 형성될 수도 있고, 도 1a에 도시된 바와 같이, 어레이 셀(AC)의 외곽영역의 중심영역에 형성된다.
이어, 도 4c에 도시된 바와 같이, 실리콘 질화막(19) 및 테스트 패턴(30)이 형성된 기판 상에 제2 보호막인 포토 아크릴막(20)을 전면에 증착한다.
이어, 도 4d에 도시한 바와 같이, 상기 드레인 전극(18b)상의 포토 아크릴막(20) 및 실리콘 질화막(19)과 테스트 패턴(30) 상의 포토 아크릴막(20)에 제3 마스크(미도시)를 이용한 노광 및 현상공정을 통해 선택적으로 패터닝하여, 드레인전극(18b) 및 테스트 패턴(30)을 노출하는 드레인 콘택홀(22a) 및 테스트 패턴 홀(22b)을 형성한다.
이때, 테스트 패턴 홀(22b)은 상기 포토 아크릴막(20)의 노광 및 현상공정 후 형성되고, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 일정 전류 또는 전압을 측정함으로써, 어레이 셀 외곽영역의 포토 아크릴막(20)의 잔막 및 미현상 여부를 판단할 수 있고, 이를 통해 어레이 셀의 포토 아크릴막의 잔만 및 미현상 여부를 판단할 수 있게 된다. 즉, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 일정 전류 또는 저항을 측정했을 때, 포토 아크릴막(20)의 현상공정이 완료된 후 형성된 테스트 패턴 콘택홀(22b)일 경우, 테스트 패턴(30)이 노출되면, 일정 전류 또는 전압이 측정될 것이고, 포토 아크릴막(20)의 미현상된 후 형성된 테스트 패턴 홀(22b)일 경우, 테스트 패턴(30)이 노출되지 않아 일정 전류 또는 전압이 측정되지 않을 것이다. 따라서, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 테스트 패턴(30)에 흐르는 일정 전류 또는 전압을 측정함으로써, 어레이 셀 외곽영역의 포토 아크릴막(20)의 잔막 및 미현상 여부를 판단할 수 있고, 이를 통해 어레이 셀의 포토 아크릴막의 잔만 및 미현상 여부를 판단할 수 있게 된다.
그리고, 도 4e에 도시한 바와 같이, 상기 포토 아크릴막(20)의 현상이 완료된 상태임으로 확인한 후, 상기 포토 아크릴막(20) 상에 투명 전극물질을 증착한 다음 제4 마스크(미도시)를 통해 패터닝하여 화소전극(24a)을 형성하며, 화소전극(24a)이 상기 드레인 콘택홀(22a)을 통해 드레인 전극(18b)에 접속되도록 형성함으로써 본 공정을 완료한다.
한편, 본 발명에 따른 제2 실시예에서는 테스트 패턴(30)의 형성공정을 단일 공정으로 진행함으로써, 공정순서 및 공정단가가 증가하게 되므로, 무기 절연막인 실리콘 질화막을 더 구비하되, 테스트 패턴(30)의 형성공정을 박막 트랜지스터 제조방법과 동시에 진행할 수도 있다. 본 발명에 따른 제3 실시예에서는 포토 아크릴막(20)의 하부에 무기 절연막이 형성되고, 테스트 패턴(30)의 형성공정을 박막 트랜지스터 제조방법과 동시에 진행하는 방법에 대해 설명하고자 한다.
도 5a 내지 도 5e는 본 발명의 제3 실시예에 따른 액정표시장치의 박막트랜지스터 제조방법 및 테스트 패턴 형성방법을 설명하는 공정순서도이다.
한편, 도 5a에 도시된 어레이 셀영역(A)의 기판(10)상에 형성된 게이트 전 극(12a), 게이트 절연막(13), 반도체층(14a), 오믹콘택층(16a) 및 소스전극(18a) 및 드레인 전극(18b)은 본 발명의 제1 실시예에서의 도 3a에서 도 3c의 공정을 통해 형성되는 게이트 전극(12a), 게이트 절연막(13), 반도체층(14a), 오믹콘택층(16a) 및 소스전극(18a) 및 드레인 전극(18b)의 형성공정과 동일하므로, 이에 대한 설명은 생략하도록 한다.
이때, 어레이 셀영역의 외곽영역(B)의 기판(10)상에 테스트 패턴(40)이 형성되는 데, 상기 테스트 패턴(40)은 어레이 셀영역(A)의 게이트 전극(12a)의 형성공정과 동시에 형성될 수도 있고, 어레이 셀영역(A)의 반도체층(14a), 오믹콘택층(16a) 및 소스전극(18a) 및 드레인 전극(18b)의 형성공정과 동시에 형성될 수도 있다.
그리고, 상기 테스트 패턴(40, TP)은 도 1b에 도시된 바와 같이, 어레이 셀(AC)의 외곽영역 가장자리영역에 형성된다.
이어, 도 5b에 도시된 바와 같이, 기판(10) 전면에 제1 보호막인 실리콘 질화막(19)을 형성한다. 이때, 어레이 셀영역의 외곽영역(B)의 가장자리영역에는 기판을 공정진행장비에 고정시키는 클립이 위치되고, 이 영역에는 막이 증착되지 않기 때문에, 어레이 셀영역의 외곽영역(B)의 가장자리영역에 형성된 테스트 패턴(40) 상에는 실리콘 질화막(19)이 형성되지 않는다.
이어, 도 5c에 도시된 바와 같이, 실리콘 질화막(19) 및 테스트 패턴(40)이 형성된 기판(10) 상에 제2 보호막인 포토 아크릴막(20)을 전면에 증착한다.
이어, 도 5d에 도시한 바와 같이, 상기 드레인 전극(18b)상의 포토 아크릴 막(20) 및 실리콘 질화막(19)과 테스트 패턴(40) 상의 포토 아크릴막(20)에 제3 마스크(미도시)를 이용한 노광 및 현상공정을 통해 선택적으로 패터닝하여, 드레인전극(18b) 및 테스트 패턴(40)을 노출하는 드레인 콘택홀(22a) 및 테스트 패턴 홀(22b)을 형성한다.
이때, 테스트 패턴 홀(22b)은 상기 포토 아크릴막(20)의 노광 및 현상공정 후 형성되고, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 일정 전류 또는 전압을 측정함으로써, 어레이 셀 외곽영역의 포토 아크릴막(20)의 잔막 및 미현상 여부를 판단할 수 있고, 이를 통해 어레이 셀의 포토 아크릴막의 잔만 및 미현상 여부를 판단할 수 있게 된다. 즉, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 일정 전류 또는 저항을 측정했을 때, 포토 아크릴막(20)의 현상공정이 완료된 후 형성된 테스트 패턴 홀(22b)일 경우, 테스트 패턴(40)이 노출되면, 일정 전류 또는 전압이 측정될 것이고, 포토 아크릴막(20)의 미현상된 후 형성된 테스트 패턴 홀(22b)일 경우, 테스트 패턴(40)이 노출되지 않아 일정 전류 또는 전압이 측정되지 않을 것이다. 따라서, 테스트 패턴 홀(22b)의 저면에 테스트기(미도시)를 접지시켜 테스트 패턴(40)에 흐르는 일정 전류 또는 전압을 측정함으로써, 어레이 셀 외곽영역의 포토 아크릴막(20)의 잔막 및 미현상 여부를 판단할 수 있고, 이를 통해 어레이 셀의 포토 아크릴막의 잔만 및 미현상 여부를 판단할 수 있게 된다.
그리고, 도 5e에 도시한 바와 같이, 상기 포토 아크릴막(20)의 현상이 완료된 상태임으로 확인한 후, 상기 포토 아크릴막(20) 상에 투명 전극물질을 증착한 다음 제4 마스크(미도시)를 통해 패터닝하여 화소전극(24a)을 형성하며, 화소전극(24a)이 상기 드레인 콘택홀(22a)을 통해 드레인 전극(18b)에 접속되도록 형성함으로써 본 공정을 완료한다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명에 따른 테스트 패턴과 다수의 어레이 셀이 형성된 대면적 기판을 개략적으로 도시한 평면도
도 2는 도 1의 하나의 어레이 셀 일부를 확대한 확대 평면도
도 3a 내지 도 3f는 본 발명의 제1 실시예에 따른 액정표시장치의 박막트랜지스터 제조방법 및 테스트 패턴 형성방법을 설명하는 공정순서도
도 4a 내지 도 4e는 본 발명의 제2 실시예에 따른 액정표시장치의 박막트랜지스터 제조방법 및 테스트 패턴 형성방법을 설명하는 공정순서도
도 5a 내지 도 5e는 본 발명의 제3 실시예에 따른 액정표시장치의 박막트랜지스터 제조방법 및 테스트 패턴 형성방법을 설명하는 공정순서도

Claims (8)

  1. 어레이 셀영역과 상기 어레이 셀의 외곽영역으로 구분되는 기판과,
    상기 어레이 셀영역 내에 형성되는 박막 트랜지스터과,
    상기 어레이 셀의 외곽영역에 형성되는 테스트 패턴과,
    상기 테스트 패턴 상에 형성되며 상기 테스트 패턴 표면의 노출여부를 판단가능하게 하는 포토 아크릴막을 포함하는 것을 특징으로 하는 평판표시장치.
  2. 제1 항에 있어서, 상기 테스트 패턴은
    상기 박막 트랜지스터의 게이트 전극의 형성 공정시 형성되거나, 상기 박막트랜지스터의 반도체층, 소스/드레인전극의 형성 공정시 형성되거나, 테스트 패턴 형성용 공정을 단독으로 진행하여 형성되는 것을 특징으로 하는 평판표시장치.
  3. 어레이 셀영역과 상기 어레이 셀의 외곽영역으로 구분되는 기판이 제공되는 단계와,
    상기 어레이 셀영역에 박막트랜지스터 및 상기 어레이 셀의 외곽영역에 테스트 패턴을 각각 형성하는 단계와,
    상기 박막트랜지스터 및 테스트 패턴 상에 포토 아크릴막을 형성하는 단계와,
    상기 포토 아크릴막을 노광 및 현상하여 드레인 콘택홀 및 테스트 패턴홀을 형성하는 단계를 포함하는 것을 특징으로 하는 평판표시장치의 제조방법.
  4. 제3 항에 있어서, 상기 포토 아크릴막을 노광 및 현상하여 드레인 콘택홀 및 테스트 패턴홀을 형성하는 단계는
    상기 어레이 셀의 외곽영역의 포토 아크릴막 현상 공정시 상기 테스트 패턴의 노출여부에 따라 상기 어레이 셀영역에 형성된 포토 아크릴막의 잔막 및 미현상여부를 판단할 수 있도록 하는 것을 특징으로 하는 평판표시장치의 제조방법.
  5. 제3 항에 있어서, 상기 테스트 패턴은
    상기 박막 트랜지스터의 게이트 전극의 형성 공정시 형성되거나, 상기 박막트랜지스터의 반도체층, 소스/드레인전극의 형성 공정시 형성되거나, 테스트 패턴 형성용 공정을 단독으로 진행하여 형성되는 것을 특징으로 하는 평판표시장치의 제조방법.
  6. 제3 항에 있어서, 상기 박막트랜지스터와 상기 포토 아크릴막 사이에 무기 절연막을 형성하는 단계가 더 포함되는 것을 특징으로 하는 평판표시장치의 제조방법.
  7. 제6 항에 있어서, 상기 무기절연막은
    상기 어레이 셀영역 및 상기 어레이 셀의 외곽영역에 모두 형성되는 것을 특 징으로 하는 평판표시장치의 제조방법.
  8. 제6 항에 있어서, 상기 무기절연막은
    상기 어레이 셀영역에만 형성되는 것을 특징으로 하는 평판표시장치의 제조방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140095900A (ko) * 2013-01-25 2014-08-04 엘지디스플레이 주식회사 액정표시장치의 어레이 테스트 패드 설계 및 제조방법

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