KR20110041405A - 전력 반도체장치와 그 제조방법 - Google Patents

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KR20110041405A
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KR
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solder
circuit pattern
power semiconductor
terminal
semiconductor device
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KR1020100097146A
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히로시 니시보리
쿠니히로 요시하라
미노루 우에시마
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미쓰비시덴키 가부시키가이샤
센주긴조쿠고교 가부시키가이샤
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Abstract

본 발명은, 회로 패턴의 무전해 Ni-P 도금의 두께를 후막화하지 않고 Ni-P 도금 중의 Ni가 땜납 내부로 확산하는 것을 억제하고, 또한, 신뢰성 및 수율을 높일 수 있는 전력 반도체장치와 그 제조방법을 제공하는 것을 목적으로 한다. 기판과, 상기 기판 위에 형성되고, Ni-P 도금층으로 Cu를 덮는 구성의 소자용 회로 패턴과, 땜납을 거쳐 상기 소자용 회로 패턴에 고착된 반도체 소자를 구비한다. 그리고, 상기 땜납은 Sn과 Sb과 Cu의 합금이고, 또한 Cu의 중량 백분율은 0.5% 이상 1% 이하 중 어느 하나인 것을 특징으로 한다.

Description

전력 반도체장치와 그 제조방법{POWER SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREFOR}
본 발명은 적어도 2종류의 무연 땜납을 사용해서 제조되는 전력 반도체장치와 그 제조방법에 관한 것이다.
전력 반도체장치는 예를 들면, IGBT나 고내압 다이오드 등의 전력 반도체소자를 수지 케이스 내에 수용해서 패키지화한 것이다. 전형적인 전력 반도체장치에 대해서 도 17을 참조해서 설명한다. 도 17은 전력 반도체소자의 납땜에 대해 설명하는 도면이기 때문 수지 케이스는 생략되어 있다. 도 17에 기재된 것과 같이, 세라믹 기판(200)의 상면에는 회로 패턴(202, 204)이 형성된다. 회로 패턴 202에는 제1 스텝 땜납(210)을 거쳐 전력 반도체 소자(214)가 고정된다. 제1 스텝 땜납(210)의 조성은 95wt%Sn-5wt%Sb이다. wt%란 중량 백분율이다. 더구나, 회로 패턴 204에는 제2 스텝 땜납(218)을 거쳐 전극 단자(220)가 고정된다. 제2 스텝 땜납(218)의 조성은 96.5wt%Sn-3wt%Ag-0.5wt%Cu이다.
한편, 세라믹 기판(200)의 하부면에는 이면 패턴(206)이 형성된다. 이면 패턴(206)에는 제1 스텝 땜납(212)을 거쳐 히트싱크(216)가 고정된다. 히트싱크(216)는 전해 Ni 도금으로 덮여 있다. 여기에서, 회로 패턴(202, 204), 이면 패턴(206)은 모두 Cu의 패턴이 무전해 Ni-P 도금(이하, 「Ni-P 도금」이라고 칭한다)으로 덮인 것이다. 세라믹 기판(200)과 회로 패턴(202, 204), 이면 패턴(206)은 합쳐서 절연 기판(208)으로 부르는 경우가 있다.
이와 같은 구성의 전력 반도체장치는 리플로우 납땜이 2회 행해져서 완성된다. 즉, 1회째의 리플로우 납땜에서는 제1 스텝 땜납 210, 212가 용융된다. 이에 따라, 전력 반도체 소자(214) 및 히트싱크(216)를 회로 패턴 202, 이면 패턴(206)에 고정한다. 2회째의 리플로우 납땜에서는 제2 스텝 땜납(218)이 용융된다. 이에 따라, 수지 케이스에 인서트된 전극 단자(220)를 회로 패턴 204에 고정한다.
여기에서, 2회째의 리플로우 납땜은 제1 스텝 땜납 210, 212가 재용융하지 않는 온도로 행해지지 않으면 안된다. 즉, 2회째의 리플로우 납땜으로 제1 스텝 땜납 210, 212가 재용융하면, 전력 반도체 소자(214)와 절연 기판(208)의 기울음, 어긋남, 혹은 땜납의 튀어나옴 등의 불량 발생의 요인이 된다. 바꿔 말하면, 제1 스텝 땜납 210, 212의 고상선 온도는 제2 스텝 땜납(218)의 액상선 온도보다도 충분히 높지 않으면 안된다. 고상선 온도란, 용융한 땜납을 서서히 냉각해 가, 땜납이 완전하게 고체화할 때의 온도이다. 액상선 온도란, 고체의 땜납을 서서히 가열해 가, 땜납이 완전하게 용해할 때의 온도이다. 상기한 구성에서는 제1 스텝 땜납 210은 고상선 온도가 240℃이고, 제2 스텝 땜납(218)의 액상선 온도는 220℃다. 따라서, 2회째의 리플로우 납땜에서 제1 스텝 땜납 210, 212의 재용융을 회피할 수 있다.
특허문헌 1∼6에는 무연 땜납에 관한 기술에 대해 기재가 있다.
일본국 특개평 09-181125호 공보 일본국 특개평 10-286689호 공보 일본국 특개평 10-193171호 공보 일본국 특개 2001-144111호 공보 일본국 특개 2001-244622호 공보 일본국 특개 2009-60101호 공보
제1 스텝 땜납 210, 212에 Sn-Sb의 2원계 땜납을 사용하면, 리플로우 납땜시에 회로 패턴 202, 이면 패턴(206)의 Ni-P 도금의 Ni가 땜납 내부로 확산하기 쉽다. 제1 스텝 땜납 210, 212에의 Ni의 확산이 진행되면, 이동한 Ni가 있었던 장소에는 Ni-P 도금의 근방의 Cu가 이동해 온다. 그 결과, Cu와 Ni-P 도금의 계면에 커켄달 보이드(Kirkendall viod)로 불리는 미소한 틈이 발생한다. 그리고 열이력의 과정에서 Ni-P 도금이 박리하여 반도체 소자의 방열성이 악화하는 문제가 있었다.
더구나, Ni-P 도금 내부의 Ni이 땜납 내부로 확산함으로써, Ni-P 도금에 차지하는 P 농도가 상대적으로 높아지게 된다(P 리치). 이에 따라, Ni-P 도금의 접합 신뢰성이 저하하는 문제도 있었다.
Ni이 땜납 내부로 확산한 예에 대해 도 18을 참조해서 설명한다. 도 18은 이면 패턴 중의 Ni-P 도금과 Cu(이면 Cu 패턴)의 계면 및 그 근방에 대해, 175℃에서 200시간의 고온 보존 평가를 행한 후의 단면 SEM 상의 윤곽선을 추출한 도면이다. 도 18에는 Ni-P 도금의 Ni이 땜납으로 확산하여, 이면 Cu 패턴과 Ni-P 도금의 계면에 Ni-P 도금 박리부가 형성된 모양이 기재되어 있다. 또한, Ni-P 도금 형성 직후에는 4㎛이었던 Ni-P 도금의 막두께는 0.6㎛까지 저하하고 있었다. 더구나 그 0.6㎛의 Ni-P 도금의 전체가 P 리치화하고 있었다. 이때, 도 18에서는 절연 기판의 하부면에 대해 설명했지만, 절연 기판의 상면에 대해서도 마찬가지이다.
이와 같은 접합 신뢰성 저하의 문제는, 형성된 Ni-P 도금 두께가 얇을수록 현저하다. 따라서, 보통 2㎛ 정도의 두께로 형성되는 Ni-P 도금을 5㎛ 정도까지 두껍게 해서 접합 신뢰성의 문제를 회피하는 것이 생각된다. 그렇지만, Ni-P 도금 두께를 두껍게 하는 것은, 절연 기판 메이커의 도금처리에 있어서 생산성을 저해하는 요인이 된다. 또한, 절연 기판의 코스트업으로도 된다. 더구나, 요구되는 신뢰성의 레벨이 높은 경우에는 Ni-P 도금의 후막화에서는 완전히 대응할 수 없는 경우도 있었다. 따라서, Ni-P 도금 두께의 후막화로는 근본적인 해결로는 되지 않는 문제가 있었다.
본 발명은, 전술한 것과 같은 과제를 해결하기 위해 이루어진 것으로서, 회로 패턴 등의 Ni-P 도금 두께를 후막화하지 않고 Ni-P 도금의 Ni가 땜납 내부로 확산하는 것을 억제하고, 또한, 신뢰성 및 수율을 높일 수 있는 전력 반도체장치와 그 제조방법을 제공하는 것을 목적으로 한다.
본원의 발명에 따른 전력 반도체장치는, 기판과, 상기 기판 위에 형성되고, Ni-P 도금층으로 Cu를 덮는 구성의 소자용 회로 패턴과, 땜납을 거쳐 상기 소자용 회로 패턴에 고착된 반도체 소자를 구비한다. 그리고, 상기 땜납은 Sn과 Sb과 Cu의 합금이고, 또한 Cu의 중량 백분율은 0.5% 이상 1% 이하 중 어느 하나인 것을 특징으로 한다.
본원의 발명에 따른 전력 반도체장치는, 기판과, 상기 기판 위에 형성된 도금하지 않은 Cu 패턴인 회로 패턴과, Sn과 Sb과 Cu의 합금을 재료로 하는 땜납을 거쳐 상기 회로 패턴에 고착된 반도체 소자와, 상기 기판 위에 형성된 단자용 회로 패턴과, Sn-Ag계 또는 Sn-Ag-Cu계의 무연 땜납을 재료로 하는 단자용 땜납에 의해 상기 단자용 회로 패턴에 고착된 단자를 구비한다. 그리고, 상기 땜납의 Cu의 중량 백분율은 0.5% 이상 1% 이하 중 어느 하나이고 고상선 온도는 235℃ 이상 238℃ 이하 중 어느 하나이며, 상기 단자용 땜납은 액상선 온도가 215℃ 이상 220℃ 이하 중 어느 하나인 것을 특징으로 한다.
본원의 발명에 따른 전력 반도체장치의 제조방법은, Ni-P 도금층으로 Cu를 덮는 구성의 소자용 회로 패턴과 단자용 회로 패턴이 상면에 형성된 기판을 준비하는 공정과, 상기 소자용 회로 패턴에 제1 땜납을 도포하는 공정과, 상기 제1 땜납 위에 반도체 소자를 탑재하는 공정과, 상기 제1 땜납을 용융하여 상기 반도체 소자를 상기 소자용 회로 패턴에 고착하는 제1 리플로우 공정과, 상기 단자용 회로 패턴에 제2 땜납을 도포하는 공정과, 상기 제2 땜납 위에 단자를 탑재하는 공정과, 상기 제2 땜납을 용융하여 상기 단자를 상기 단자용 회로 패턴에 고착하는 제2 리플로우 공정을 구비한다. 그리고, 상기 제1 땜납은 Sn과 Sb과 Cu의 합금으로서, Sn의 중량 백분율이 91% 이상 93% 이하 중 어느 하나이고, Sb의 중량 백분율이 6.5% 이상 8% 이하 중 어느 하나이고, Cu의 중량 백분율은 0.5% 이상 1% 이하 중 어느 하나이고, 상기 제2 땜납은 액상선 온도가 215℃ 이상 220℃ 이하 중 어느 하나인 Sn-Ag계 또는 Sn-Ag-Cu계의 무연 땜납이고, 상기 제2 리플로우는 235℃ 미만에서 행해지는 것을 특징으로 한다.
본 발명에 의해 저렴하고 신뢰성이 높은 전력 반도체장치를, 고수율로 제조할 수 있다.
도 1은 전력 반도체장치의 전체의 구성에 대해 설명하는 도면이다.
도 2는 전력 반도체장치의 제조방법을 설명하는 흐름도다.
도 3은 제1 땜납에 의한 납땜을 설명하는 도면이다.
도 4는 제2 땜납에 의한 납땜을 설명하는 도면이다.
도 5는 와이어본딩에 대해 설명하는 도면이다.
도 6은 제어 기판에 대해 설명하는 도면이다.
도 7은 밀봉 겔 주입전의 전력 반도체장치의 구성에 대해 설명하는 도면이다.
도 8은 땜납간 온도차를 개념적으로 설명하는 도면이다.
도 9는 Sn-xSb의 고상선 온도와 액상선 온도를 설명하는 도면이다.
도 10은 Sn-5Sb-xCu의 고상선 온도와 액상선 온도를 설명하는 도면이다.
도 11은 Sn-7Sb-xCu의 고상선 온도와 액상선 온도를 설명하는 도면이다.
도 12는 땜납 합금 조성을 변화시켰을 때의 용융율 등에 대해 설명하는 도면이다.
도 13은 인장강도, 신장(elongation)에 대해 설명하는 도면이다.
도 14는 저사이클 피로특성에 대해 설명하는 도면이다.
도 15는 Ni-P 도금 전극의 용해 시험 결과를 도시한 도면이다.
도 16은 고온 보존 평가를 행한 후의 단면 SEM 상의 윤곽선을 추출한 도면이다.
도 17은 과제를 설명하기 위한 도면이다.
도 18은 과제를 설명하기 위한 도면이다.
실시예
본 실시예는 도 1∼도 16을 참조해서 설명한다. 이때, 다른 도면번호라도 동일 또는 대응하는 구성요소에는 동일한 부호를 붙이고 복수회의 설명을 생략하는 경우가 있다. 도 1은 본 실시예의 전력 반도체장치의 단면도다. 이후, 도 1을 참조해서 본 실시예의 전력 반도체장치의 구성에 대해 설명한다.
본 실시예의 전력 반도체장치는, 전력 반도체 소자 40, 42 등을 수지 케이스(10)내 부에 수용해서 패키지화한 것이다. 전력 반도체 소자 40, 42는, 열전도성과 절연 기능을 갖는 세라믹 기판(14)에 고정되는 것이다. 세라믹 기판(14)의 상면에는 회로 패턴(16, 18, 20)이 형성된다. 그리고 회로 패턴 16은 소자가 고정되는 소자용 회로 패턴이고, 회로 패턴 18, 20은 단자가 고정되는 단자용 회로 패턴이다. 회로 패턴(16, 18, 20)은 Cu의 패턴이 Ni-P 도금층으로 덮이는 구성이다.
회로 패턴 16에는 제1 땜납 30, 32를 사용해서 전력 반도체 소자 40, 42가 고정된다. 전력 반도체 소자 40, 42는 예를 들면, IGBT나 FWDi이지만 특별히 한정하지 않는다. 제1 땜납 30, 32의 조성(성분)은, 92.4wt%Sn-7wt%Sb-0.6wt%Cu이다. 여기에서 wt%란 중량 백분율을 의미한다. 이때, 설명의 편의상, wt%의 표시를 생략하는 경우가 있다. 또한, Sb 및 Cu의 중량 백분율이 정해지면 Sn의 중량 백분율도 정해진다. 따라서 Sn의 중량 백분율은 생략하는 경우가 있다. 예를 들면, 92.4wt%Sn-7wt%Sb-0.6wt%Cu의 땜납이면 Sn-7Sb-0.6Cu로 표시하는 일이 있다. 또한, 간단히 5%의 Cu 첨가량 등이라고 하는 경우에는 중량 백분율이 5%인 것을 의미한다.
회로 패턴 18에는 제2 땜납(50)을 사용해서 전극 단자(52)가 고정된다. 제2 땜납(50)의 조성은 Sn-3Ag-0.5Cu다. 전극 단자(52)는 전력 반도체장치와 외부를 접속하는 단자다. 그리고, 전극 단자(52)는 수지 케이스(10)에 인서트 형성되어 있다.
회로 패턴 20은 알루미늄 와이어 64를 거쳐 신호 단자 68과 전기적으로 접속되어 있다. 또한, 전력 반도체 소자 40, 42의 상면에는 알루미늄 와이어 60, 62가 접속된다. 알루미늄 와이어 60은 전력 반도체 소자 40과 신호 단자 66을 전기적으로 접속한다. 신호 단자 66, 68은 전력 반도체 소자의 제어신호 등을 전송하는 단자다. 그리고, 신호 단자 66, 68은 수지 케이스(10)에 인서트 형성되어 있다.
한편, 세라믹 기판의 이면에는 이면 패턴(22)이 형성된다. 이면 패턴(22)은 Cu의 패턴이 Ni-P 도금으로 덮이는 구성이다. 이때, 회로 패턴(16, 18, 20) 및 이면 패턴(22)에 포함되는 Cu의 패턴은, 세라믹 기판(14)의 표면 및 이면 각각에 활성 금속법 등을 사용해서 부착시키는 것으로 해도 된다. 이면 패턴(22)에는 제1 땜납 34를 사용해서 히트싱크(46)가 고정된다. 히트싱크(46)는 예를 들면 열전도성이 높은 Cu 등을 재질로 한다. 히트싱크(46)의 전체 표면은 5㎛ 정도의 두께의 전해 Ni 도금(통칭, 「전기 Ni 도금」으로도 불린다)으로 표면처리되어 있다. 전계 Ni 도금은 Ni-P 도금에 비해 Ni 먹힘(Ni 확산)이 발생하기 어렵고 저렴하게 형성할 수 있다. 또한, P가 함유되어 있지 않기 때문에 P 리치화도 되지 않는다. 여기에서, 회로 패턴(16, 18, 20)에 전계 Ni 도금을 사용하지 않는 것은 이하의 이유에 따른다. 즉, 전계 Ni 도금은 원리상 일체형 금속의 경우에만 실용되는 것에 대해, 회로 패턴은 섬 형상으로 분단되고, 또한 회로 패턴이 형성된 면과 이면 패턴이 형성된 면이 세라믹 기판으로 분리되어 있기 때문이다. 회로 패턴과 같이 분리되어 있는 경우에는, 전해(전기) Ni 도금이 곤란해져, 화학적인 무전해 Ni-P 도금이 실시된다. 이때, P(인)는, 도금 막질의 안정성으로부터 첨가된다. 그리고, 이와 같은 구성의 히트싱크(46)는 접착제(72)에 의해 수지 케이스(10)와 접착된다.
전술한 전력 반도체 소자 40, 42 및 알루미늄 와이어 60, 62, 64 등을 먼지나 이물질로부터 보호하고, 또한 케이스 내부의 절연성을 높이기 위해서, 수지 케이스(10)에는 일정 수준까지 밀봉 겔(70)이 충전된다. 그리고, 수지 케이스(10)의 내부이며 밀봉 겔(70)에 덮이지 않는 부분에는 제어 기판(80)이 배치된다. 제어 기판(80)은 스루홀(90, 92)을 갖는다. 그리고 스루홀(90, 92)에는 신호 단자(66, 68)가 삽입되고, 땜납 94, 96에 의해 각각 고정되는 동시에 전기적인 접속이 행해진다. 제어 기판(80)에는 전자부품(82, 84)이 각각 땜납 87, 88로 고정되어 있다. 또한, 외부 접속 소켓(86)도 땜납 89로 고정된다. 그리고, 외부 접속 소켓(86)을 외부에 노출시키도록 덮개(98)가 배치된다.
여기에서, 회로 패턴(16, 18, 20) 및, 이면 패턴(22)의 Ni-P 도금은 2㎛ 정도의 두께의 무전해도금이다. Ni-P 도금은 납땜성의 향상 등을 목적으로 형성된다.
본 실시예의 전력 반도체장치는 상기한 구성을 구비하는 것이다. 이후, 도 2를 참조해서 이 전력 반도체장치의 제조방법에 대해 설명한다. 도 2는 본 실시예의 전력 반도체장치의 제조방법을 설명하는 흐름도다.
우선 절연 기판(12)에 제1 땜납 30, 32가 도포된다(스텝 100). 전술한 것과 같이, 절연 기판(12)에는 회로 패턴(16, 18, 20) 및 이면 패턴(22)이 형성되어 있다. 이어서, 스텝 102에서는, 제1 땜납 30, 32 위에 전력 반도체 소자(40, 42)가 탑재된다. 이어서 스텝 104에서는, 히트싱크(46)에 제1 땜납 34가 도포된다. 이어서 스텝 106에서는, 히트싱크(46)에 도포된 제1 땜납 34 위에, 절연 기판(12)을 탑재한다.
이어서, 스텝 108에서는 제1 리플로우 공정에 의한 납땜이 행해진다. 제1 리플로우 공정은, 가열 리플로우로 내에서 제1 땜납(30, 32, 34)을 용융하여, 전력 반도체 소자(40, 42) 및 히트싱크(46)를 절연 기판(12)에 납땜하는 공정이다. 스텝 108을 마치면 도 3에 나타낸 구조가 완성된다. 즉, 제1 땜납 30은 전력 반도체 소자 40을 회로 패턴 16에 고정하고, 제1 땜납 32는 전력 반도체 소자 42를 회로 패턴 16에 고정한다. 또한 제1 땜납 34는 히트싱크(46)를 이면 패턴(22)에 고정한다. 그리고 스텝 108의 후의 스텝 110에서는 세정 공정이 실시된다.
이어서, 스텝 112에서는, 히트싱크(46)의 외주부에 열경화 타입의 접착제(72)가 도포된다. 접착제(72)는 후술하는 수지 케이스(10)를 고정하기 위한 것이다. 이어서, 스텝 114에서는 절연 기판(12)의 회로 패턴 18 위에 제2 땜납(50)이 도포된다. 이어서, 스텝 116에서는 접착제(72)와 중첩하도록 수지 케이스(10)가 배치된다. 이 수지 케이스(10)에는 전극 단자(52)와 신호 단자(66, 68)가 인서트되어 있고, 스텝 S116에서 수지 케이스의 배치가 행해졌을 때, 전극 단자(52)의 일단이 제2 땜납(50)이 도포된 회로 패턴 18 위에 위치한다. 수지 케이스(10)와 히트싱크(46)는 접착제(72)로 고정되지만, 더욱 더 고정을 견고하게 하기 위해 나사 체결을 행해도 된다.
이어서, 스텝 118에서는, 제2 리플로우 공정에 의한 납땜 및 접착제(72)의 큐어가 행해진다. 제2 리플로우 공정은, 가열 리플로우로 내에서 제2 땜납(50)을 용융하여, 전극 단자(52)를 회로 패턴 18에 고정한다. 여기에서, 제2 땜납(50)으로서 사용하는 Sn-3Ag-0.5Cu의 고상선 온도는 217℃이고, 액상선 온도는 220℃이다. 따라서 제2 리플로우 공정에 필요한 최저한의 온도는 220℃이지만, 제2 땜납(50)을 완전 용융시킬 목적으로 제2 리플로우 공정은 230℃에서 행해진다. 그런데, 상세한 것은 후술하지만, 제1 땜납(30, 32, 34)으로서 사용하는 Sn-7Sb-0.6Cu의 고상선 온도는 237℃이고, 액상선 온도는 242℃이다. 따라서, 제2 리플로우 공정에 있어서 제1 땜납(30, 32, 34)이 재용융하는 일은 없다.
스텝 118을 마치면 도 4에 나타낸 구조가 완성된다. 즉, 회로 패턴 18과 전극 단자(52)는 제2 땜납(50)에 의해 고정된다. 또한, 수지 케이스(10)는 접착제(72) 및 필요에 따라 나사에 의해, 히트싱크(46)에 고정된다. 스텝 118의 뒤에는, 스텝 120에서 세정 공정이 실시된다.
이어서, 스텝 122에서는 알루미늄 와이어에 의한 와이어본딩이 행해진다. 스텝 122를 마치면 도 5에 나타낸 구조가 완성된다. 즉, 알루미늄 와이어 60은 신호 단자 66과 전력 반도체 소자 40을 전기적으로 접속한다. 알루미늄 와이어 62는 전력 반도체 소자 40과 전력 반도체 소자 42를 전기적으로 접속한다. 알루미늄 와이어 64는 회로 패턴 20과 신호 단자 68을 전기적으로 접속한다.
이어서, 스텝 124에서는 도 6에 나타낸 제어 기판이 제조된다. 스텝 124에서 제조되는 제어 기판은 정면도인 도 6에 나타낸 구조를 갖는다. 제어 기판(80)에는 스루홀(90, 92)이 설치되어 있다. 제어 기판(80)에는 땜납 87에 의해 전자부품 82가 고정된다. 마찬가지로 땜납 88에 의해 전자부품 84가 고정된다. 더구나, 땜납 89에 의해 외부 접속 소켓(86)이 고정된다. 이어서, 스텝 126에서는 전술한 제어 기판(80)이 신호 단자(66, 68)에 고정된다.
도 7은 제어 기판(80)과 신호 단자(66, 68)가 고정된 상태를 설명하는 도면이다. 도 7에서 알 수 있는 것과 같이, 제어 기판(80)의 스루홀(90, 92)에 신호 단자(66, 68)가 삽입된다. 그리고 신호 단자(66, 68)는 땜납 94, 96에 의해 제어 기판(80)에 고정된다. 이 납땜은, 액상선 온도가 210℃ 부근의 비교적 저융점의 땜납을 사용한 스폿 가열법에 의해 행해진다. 따라서, 제1 땜납(30, 32, 34) 및 제2 땜납(50)의 재용융의 염려는 없다.
이어서, 스텝 128에서는 밀봉 겔(70)이 수지 케이스(10) 내부에 주입된다. 그 후에, 필요한 큐어 공정이 행해진다. 여기에서, 밀봉 겔(70)의 큐어 온도는 전술한 모든 땜납의 재용융 온도보다 낮다. 이어서, 스텝 130에서는 덮개(98)가 부착된다. 이어서, 스텝 132에서는 불량품 검출을 위한 검사 공정이 실시된다. 여기까지의 공정을 마치면 도 1에 나타낸 본 실시예의 전력 반도체장치가 완성된다.
이후, 본 실시예의 제1 땜납(30, 32, 34)이, 92.4Sn-7Sb-0.6Cu인 것의 의의 등에 대해 설명한다. 본 실시예의 전력 반도체장치는 이하의 우수한 특성을 갖는 것이다. 즉, 「제1 땜납의 재용융 방지」, 「Ni의 확산 방지」, 「용융율의 저감」, 「양호한 납땜성」, 「양호한 기계적 특성」을 동시에 충족한다. 이들에 대해서 개별적으로 설명해 간다.
「제1 땜납의 재용융 방지」에 대해 설명한다. 본 실시예의 전력 반도체장치에 따르면, 제2 리플로우 공정에서 제2 땜납(50)을 용융할 때의 제1 땜납(30, 32, 34)의 재용융을 회피할 수 있다. 여기에서, 제2 리플로우 공정에 있어서 제1 땜납(30, 32, 34)이 재용융하는 것을 회피하기 위해서는, 제1 땜납(30, 32, 34)의 고상선 온도가 제2 땜납(50)의 액상선 온도보다 15℃ 이상 높은 것을 요한다. 이후, 제1 땜납(30, 32, 34)의 고상선 온도와 제2 땜납(50)의 액상선 온도의 온도차를 「땜납간 온도차」로 칭한다.
땜납간 온도차로서 15도를 요하는 근거는 다음과 같다. 제2 리플로우 공정에서는, 제2 땜납(50)을 완전 용융시키기 위해 제2 땜납(50)의 액상선 온도보다 10℃ 높은 온도까지 승온된다. 그리고, 제1 땜납(30, 32, 34)의 재용융을 확실하게 방지하기 위해 5℃ 정도의 마진을 갖게 해 두는 것이 요구된다. 전술한 10℃와 5℃의 합에서 15℃가 된다. 그리고, 본 실시예에서는 제1 땜납의 고상선 온도는 237℃이고, 제2 땜납의 액상선 온도는 220℃이다. 따라서, 땜납간 온도차는 17℃로서, 15℃ 이상의 땜납간 온도차를 확보할 수 있다. 이것을 개념적으로 표시하면 도 8에 나타낸 것과 같이 된다. 따라서, 본 실시예의 전력 반도체장치에 따르면, 제1 땜납(30, 32, 34)의 재용융을 방지할 수 있기 때문에 전력 반도체 소자(40, 42)나 절연 기판(12)의 기울음, 어긋남, 혹은 땜납의 튀어나옴 등의 불량의 발생을 억제할 수 있다.
「Ni의 확산 방지」에 대해 설명한다. 본 실시예의 전력 반도체장치에 따르면, 회로 패턴(16, 18, 20)의 Ni-P 도금의 두께를 후막화하지 않고 Ni-P 도금의 Ni가 땜납 중에 확산하는 것을 억제할 수 있다. 즉, Ni-P 도금의 박리를 억제하고, Ni-P 도금에 차지하는 P 농도가 상대적으로 높아지는 것에 따른 접합 신뢰성 저하의 문제를 해소할 수 있다. 이 효과는, 본 실시예의 제1 땜납(30, 32, 34)에 첨가된 Cu에 의해 얻어진다. 더욱 상세하게는, 제1 땜납(30, 32, 34)에 Cu가 첨가되어 있는 것에 의해, 제1 땜납(30, 32, 34)의 용융시에 Cu-Sn-Ni의 화합물층이 Ni-P 도금층과 제1 땜납(30, 32, 34)의 계면에 형성된다. 이 Cu-Sn-Ni의 화합물층이 배리어층으로 되어 Ni-P 도금층의 Ni이 제1 땜납(30, 32, 34)으로 확산하는 것을 방지한다. 이와 같은 효과를 「Ni 확산 방지 효과」로 칭한다.
Ni 확산 방지 효과를 얻기 위해 필요한 Cu 첨가량에 대해서 도 15를 참조해서 설명한다. 도 15에는, 납땜에 의한 Ni-P 도금 전극(Ni-P 도금에 해 한다)의 용해를 조사한 조사 결과가 표시되어 있다. 여기에서, Ni-P 도금 전극의 초기 막두께는 1.7㎛으로 하였다. 이 Ni-P 도금 전극에 대하여, 도 15의 땜납 합금 조성의 란에 기재되는 땜납으로 납땜을 행하였다. 납땜은 240℃ 이상에서 8분 30초, 280℃ 이상으로 6분 30초, 피크 온도를 297℃로 하는 리플로우 공정에 의해 행하였다. 납땜 후, 접합부의 단면 조직 SEM을, 2000배로 20mm의 범위에서의 계면 상태를 관찰하였다. 그리고 대표적인 Ni 용해 상태를 나타낸 부분을 3개소 촬영하고, 각 개소에 대해 잔존 Ni 막두께를 측정하였다. 그 결과가 도 15에 표시되어 있다. 도 15로부터 0.5% 이상의 Cu 첨가량에 의해 Ni 용해를 억제할 수 있다는 것을 알 수 있다. 한편 0.3% 이하의 Cu 첨가량에서는 Ni 용해 억제가 불충분하다. Sn-7Sb-xCu(x는 임의의 수)의 합금에서는 Cu 첨가량이 0.3% 이하에서는 1.7㎛이었던 Ni-P 도금 전극의 일부가 관통한다. 한편, 동일한 합금에서 Cu 첨가량이 0.5%∼1%인 경우에는 가장 얇은 부분이라도 0.5㎛의 Ni-P 도금 전극이 잔존하고 있다. Sn-5Sb-xCu의 합금의 경우에도, Cu 첨가량이 0.3% 이하에서는 Ni-P 도금 전극의 일부가 관통한다. 그리고 Cu 첨가량이 0.5% 이상인 경우에는 가장 얇은 부분이라도 0.4㎛의 Ni-P 도금 전극이 잔존한다. 이상에서, Ni-P 도금의 Ni의 땜납으로의 확산은, Sb 첨가량이 아니고 Cu 함유량에 의해 정해지는 것을 알 수 있다. 여기까지의 고찰에 의해 Ni 확산 방지 효과를 얻기 위해서는 Cu 첨가량을 0.5% 이상으로 할 필요가 있다. 본 실시예의 제1 땜납(30, 32, 34)은, Sn-7Sb-0.6Cu이다. 따라서, Ni 확산 방지 효과를 얻을 수 있다.
여기에서, Ni 확산 방지 효과에 의한 전력 반도체장치의 신뢰성 레벨 향상에 대해 도 16을 참조해서 설명한다. 도 16은, 본 실시예의 전력 반도체장치에 대해 175℃에서 1000 시간의 고온 보존 평가를 행한 후의 단면 SEM 상의 윤곽선을 추출한 것이다. 이때, 175℃라는 온도 설정은 통상의 신뢰성 레벨보다도 높은 온도에서 평가하기 위한 것이다. 신뢰성 평가로서 고온 보존 평가를 선택한 이유는 -40℃∼125℃ 등의 저고온을 수분의 인터벌로 반복하는 히트 사이클에 있어서는 충분한 열이력이 부여되지 않아, 효과 확인이 불충분하게 되는 것을 사전 평가에 의해 확인하고 있기 때문이다. 도 16에서 알 수 있는 것과 같이, 이면 패턴(22)의 Cu 패턴과 Ni-P 도금 사이에 Ni-P 도금의 박리 현상은 보이지 않는다. 또한, Ni-P 도금의 잔류 두께도 1000 시간에 이르는 평가이지만 2.5㎛로 두껍다. 더구나, P 리치화한 층은 불과 0.5㎛이었다. P 리치화 등에 대해서는 원소 매핑 분석 수법에 근거하고 있다. 또한, 단면 SEM 상의 관찰과 동시에 행해진 초음파 해석 화상에 대해서도 백화현상은 관찰되지 않았다. 본 실시예의 구성에 따르면, 전술한 것과 같이, 매우 높은 신뢰성을 달성할 수 있다. 그 때문에, Ni-P 도금층의 후막화를 필요로 하지 않는다. Ni-P 도금층으로서는 2㎛ 내지 3㎛ 정도까지의 막두께를 갖고 있으면 상기한 효과를 얻을 수 있다.
「용융율의 저감」에 대해 설명한다. 전술한 것과 같이, 제1 땜납의 재용융을 방지하기 위해 땜납간 온도차를 15℃ 이상으로 하는 것이 필요하다. 또한, Ni 확산 방지 효과를 얻기 위해 제1 땜납(30, 32, 34)에 Cu를 첨가할 필요가 있다. 여기에서, 제2 땜납(50)의 조성을 Sn-3Ag-0.5Cu로 고정하면, 제1 땜납(30, 32, 34)의 고상선 온도는 235℃ 이상인 것이 필요하다. Sn-Sb의 2원계 땜납이면, 도 9의 상도(phase diagram)(상태도)에 나타낸 것과 같이, 고상선 온도를 235℃ 이상으로 하는 것은 용이하다. 이때, 도 9 등에 있어서 고/액으로 있는 것은 각각 고상선 온도, 액상선 온도의 의미이다. 그런데, 도 10의 상도에 나타낸 것과 같이 Sn-5Sb에 Cu를 첨가한 합금(도 10에서는 Sn-5Sb-xCu로 표시한다)에서는 Cu 농도에 관계 없이 고상선 온도는 약 233℃를 유지한다. 따라서, Sn-5Sb에 Cu를 첨가한 합금에서는 필요한 땜납간 온도차를 얻을 수 없다.
한편, 도 11의 상도에 나타낸 것과 같이 Sn-7Sb에 Cu를 첨가한 합금(도 11에서는 Sn-7Sb-xCu로 표시한다)에서는 Cu 농도에 관계 없이 고상선 온도는 약 237℃를 유지한다. 이 경우이면 땜납간 온도차를 15℃ 이상으로 할 수 있다.
이와 같이 하여, SnSbCu계 합금의 각 구성요소를 변동시켜 고상선 온도, 액상선 온도, 237℃에 있어서의 용융율에 대해 조사한 결과를 도 12에 나타낸다. 여기에서, 용융율이란, DSC(Differential Scanning Calorimetry: 시차 주사 열량) 측정에서의 완전 융해에 이르는 전체 흡열 반응량에 대한 그 온도에 이르는 흡열반응량의 비율이다. 본 실시예에서는 237℃에 있어서의 용융율을 조사하였다.
용융율을 조사함으로써 고상선 온도 근방에서의 땜납의 용융 상태를 확인할 수 있다. 즉, 예를 들면 고상선 온도가 240℃인 Sn-5Sb에 있어서도 DSC 측정에 의해 237℃에서도 약간 흡열반응을 개시하고 있다는 것을 알 수 있다. 약간 흡열반응을 개시하고 있는 경우에는, 땜납은 실질상 고체상태인 채이지만 내부에서는 극히 일부 액상화가 개시되고 있다. Sn-5Sb-0.6Cu에서는, 같은 237℃에서의 용융율은, 65%로 급상승한다. 한편, 제1 땜납(30, 32, 34)의 고상선 온도인 237℃에 있어서의 용융율은 충분히 낮게 억제되어, 그것의 액상화(재용융)를 방지할 필요가 있다. 실질적으로 재용융에 의한 문제를 억제하기 위해서는, 237℃에 있어서의 용융율이 10% 이하인 것이 바람직하다. 도 12로부터, 용융율을 10% 이하로 하기 위해서는 Sb 첨가량은 6.5% 이상이 바람직하다. 또한, Sb 첨가량은 7% 이상으로 하면 용융율은 3% 이하가 되므로 더욱 바람직하다. 본 실시예의 제1 땜납(30, 32, 34)은, Sn-7Sb-0.6Cu이기 때문에 237℃에서도 충분히 낮은 용융율이다.
「양호한 납땜성」에 대해 설명한다. 액상선 온도가 고상선 온도에 근접한 쪽이 납땜성이 향상된다. 즉, 액상선 온도가 고상선 온도로부터 멀어지면 멀어질수록 땜납의 용융 온도 영역이 넓어진다. 땜납의 용융 온도 영역이 넓어지면, 땜납의 응고 수축 과정에 있어서의 땜납의 수축시 공극의 발생이나, 접합재 상대(예를 들면, 절연 기판이나 히트싱크)와의 선팽창계수의 언매치에 의한 땜납의 미세 크랙 등의 문제가 발생한다.
따라서, 도 12에 나타낸 각 땜납 합금 조성에 대해 고상선 온도와 액상선 온도의 차이에 주목한다. Cu 첨가량이 0.6%인 경우에 있어서, Sb 첨가량이 7%로부터 8%로 상승했을 경우에는 액상선 온도는 4℃밖에 상승하지 않는다. 그렇지만, Cu 첨가량이 0.6%인 경우에 Sb 첨가량이 8%로부터 9%로 상승했을 경우에는 액상선 온도는 9℃나 상승한다. 따라서 Sb 첨가량이 8%을 초과하면 액상선 온도의 변동이 커지는 것을 알 수 있다. 여기까지의 고찰에 의해, 가령 설비나 기재의 연구에 의해 납땜 온도를 높게 설정하는 것이 가능하였다고 하더라도, 프로세스 안정화를 위해서는 Sb 첨가량은 8% 이하가 바람직하다. 한편, Sb 농도를 7%에 고정하여 생각해 보면, Cu 첨가량이 1%이면 액상선 온도가 238℃ 이하로서 납땜에는 유리하다. 그러나 Cu 첨가량이 1%을 초과되면 액상선 온도는 급격하게 상승하여 2%의 Cu 첨가량에서는 액상선 온도가 280℃가 된다. 따라서, Cu 첨가량이 1%을 초과해서 액상선 온도가 급상승하는 것을 방지하기 위해, Cu 농도를 엄격하게 관리할 필요가 있다. 또한, 액상선 온도의 Cu 첨가량 의존성에 대해서는 Sb 첨가량이 6.5%∼8%의 범위에 있어서 Sb 첨가량이 7%인 경우와 동일하다. 따라서, 어느쪽의 Sb 첨가량에 있어서도 Cu 첨가량은 1% 이하로 하는 것이 필요하다. 이상에서, 양호한 납땜성을 얻기 위해서는 Sb 첨가량은 8% 이하가 바람직하고, Cu 첨가량은 1% 이하가 바람직하다. 본 실시예에서 사용되는 제1 땜납(30, 32, 34)은, Sn-7Sb-0.6Cu이기 때문에 위의 요건을 만족시킨다.
「양호한 기계적 특성」에 대해 설명한다. 도 13은 SnSb 합금의 인장특성 및 신장과 Sb 함유량의 관계에 대해 설명하는 도면이다. SnSb 합금의 인장강도나 신장은 Sb 첨가량을 늘리면 증가하는 경향이다. 그러나, Sn 첨가량이 10%을 초과하면 신장이 현저하게 저하한다. 도 14는 SnSb 합금의 저사이클 피로특성과 Sb 함유량의 관계에 대해 설명하는 도면이다. 도 14에는 참고로서 종래 이용되고 있었던 Sn-3.5Ag 합금의 저사이클 피로특성에 대해서도 기재한다. 도 14로부터, SnSb 합금의 Sb 첨가량이 7%∼10%이면 Sn-3.5Ag과 비교해서 양호한 저사이클 피로특성이 얻어진다. 그렇지만 Sn-15Sb와 Sn-3.5Sb의 경우에는 동 특성이 저하한다. 여기에서, 본 실시예에서 사용되는 제1 땜납(30, 32, 34)은, Sn-7Sb-0.6Cu이다. 따라서 양호한 인장강도, 신장, 저사이클 피로특성을 갖는다.
본 실시예는 다양한 변형이 가능하다. 예를 들면, 전술한 기재로부터 명확하지만, 제1 땜납(30, 32, 34)은 Sn-7Sb-0.6Cu에 한정되지 않는다. 상기한 모든 효과를 얻기 위해서는, Sb 첨가량은 6.5%∼8%(보다 바람직하게는 7% ∼8%) 또한, Cu 첨가량은 0.5% 이상∼1%이면 된다. 또한, 이 범위의 조성에 대응하는 고상선 온도는 235℃∼238℃이다.
예를 들면, 제2 땜납(50)은 Sn-3Ag-0.5Cu인 것으로 했지만 본 발명은 이것에 한정되지 않는다. 즉, 제2 땜납(50)은 액상선 온도가 215℃ 정도∼220℃의 SnAg계 또는 SnAgCu계의 납 프리 땜납이면 된다.
예를 들면, 부재 코스트 저감을 목적으로 하여 히트싱크(46)를 전해 Ni 도금리스(unplated)로 해도 된다. 이 경우, 제1 땜납 34에 첨가되어 있는 Cu 이외에, 히트싱크(46)의 Cu도 Ni-P 도금(Ni)의 박리 억제 효과에 기여한다. 즉, 히트싱크(46)의 Cu가 제1 땜납 34에 침입하여, 제1 땜납 34의 Cu 첨가량을 상승시킨다. 여기에서, 발명자들은, 제1 땜납의 Cu 첨가량은 1.6% 정도에서 포화하는 것을 실험적으로 확인하고 있다. 이것은 제1 땜납과 같이 Sn-7Sb에 Cu를 첨가하는 경우 뿐만 아니라 Sn-5Sb에 Cu를 첨가하는 경우에도 동일하다. Cu 첨가량이 1.6%로 포화하면 고상선 온도와 액상선 온도는, Sn-5Sb의 경우, 각각 240℃, 243℃가 233℃, 263℃로 고상선 온도는 7℃ 저하하지만, Sn-7Sb-0.6Cu의 경우에는, 237℃, 242℃가 237℃, 263℃로 된다. 이와 같이 제1 땜납 34의 Cu 첨가량이 1.6%까지 증가해도 고상선 온도는 Cu 첨가량이 0.6%인 경우와 동일한 값이다. 따라서, 제1 땜납 34의 재용융은 발생하지 않는다. 이것과 동일한 관점에서, 회로 패턴(16, 18, 20), 이면 패턴(22)의 Ni-P 도금을 폐지해도 237℃의 고상선 온도는 유지할 수 있다.
예를 들면, 본 실시예에서는 회로 패턴(16, 18, 20)과 이면 패턴(22)은 Cu의 패턴을 갖고 있지만 이것에 한정되지 않는다. Cu 대신에 Al을 사용한 경우에도 본 발명의 효과를 잃어버리지 않는다. 즉, Ni-P 도금층으로 Al을 덮는 구성의 회로 패턴, 이면 패턴의 경우에도, Ni-P 도금의 Ni의 확산에 의해 Ni-P 도금 박리의 문제가 생긴다고 예상된다. 그와 같은 경우에도 본 발명에 따른 제1 땜납에 따르면 Ni의 확산을 방지할 수 있다고 생각된다.
10 수지 케이스, 12 절연 기판, 14 세라믹 기판, 16 회로 패턴, 18 회로 패턴, 20 회로 패턴, 22 이면 패턴, 30 제1 땜납, 32 제1 땜납, 34 제1 땜납, 40 전력 반도체 소자, 42 전력 반도체 소자, 46 히트싱크, 50 제2 땜납, 52 전극 단자, 66 신호 단자, 68 신호 단자

Claims (7)

  1. 기판과,
    상기 기판 위에 형성되고, 무전해 Ni-P 도금층으로 Cu를 덮는 구성의 소자용 회로 패턴과,
    땜납을 거쳐 상기 소자용 회로 패턴에 고착된 전력 반도체 소자를 구비하고,
    상기 땜납은 Sn과 Sb과 Cu의 합금이고, 또한 Cu의 중량 백분율은 0.5% 이상 1% 이하 중 어느 하나인 것을 특징으로 하는 전력 반도체장치.
  2. 제 1항에 있어서,
    상기 합금은, Sn의 중량 백분율이 91% 이상 93% 이하 중 어느 하나이고, Sb의 중량 백분율이 6.5% 이상 8% 이하 중 어느 하나인 것을 특징으로 하는 전력 반도체장치.
  3. 제 2항에 있어서,
    상기 기판 위에 형성된 단자용 회로 패턴과,
    단자용 땜납에 의해 상기 단자용 회로 패턴에 고착된 단자를 구비하고,
    상기 단자용 땜납은 액상선 온도가 215℃ 이상 220℃ 이하 중 어느 하나인 Sn-Ag계 또는 Sn-Ag-Cu계의 무연 땜납이고,
    상기 땜납의 고상선 온도는 235℃ 이상 238℃ 이하 중 어느 하나인 것을 특징으로 하는 전력 반도체장치.
  4. 제 1항에 있어서,
    상기 Ni-P 도금층의 두께는 2㎛ 이상 3㎛ 이하 중 어느 하나인 것을 특징으로 하는 전력 반도체장치.
  5. 기판과,
    상기 기판 위에 형성된 도금하지 않은 Cu 패턴인 회로 패턴과,
    Sn과 Sb과 Cu의 합금을 재료로 하는 땜납을 거쳐 상기 회로 패턴에 고착된 전력 반도체 소자와,
    상기 기판 위에 형성된 단자용 회로 패턴과,
    Sn-Ag계 또는 Sn-Ag-Cu계의 무연 땜납을 재료로 하는 단자용 땜납에 의해 상기 단자용 회로 패턴에 고착된 단자를 구비하고,
    상기 땜납의 Cu의 중량 백분율은 0.5% 이상 1% 이하 중 어느 하나이고 고상선 온도는 235℃ 이상 238℃ 이하 중 어느 하나이고,
    상기 단자용 땜납은 액상선 온도가 215℃ 이상 220℃ 이하 중 어느 하나인 것을 특징으로 하는 전력 반도체장치.
  6. 제 5항에 있어서,
    상기 기판의 상기 회로 패턴이 형성된 면과 반대의 면에 형성된 이면 패턴과,
    상기 땜납과 동일한 조성의 땜납에 의해 상기 이면 패턴에 고착된 히트싱크를 구비하고,
    상기 히트싱크는 도금하지 않은 Cu인 것을 특징으로 하는 전력 반도체장치.
  7. Ni-P 도금층으로 Cu를 덮는 구성의 소자용 회로 패턴과 단자용 회로 패턴이 상면에 형성된 기판을 준비하는 공정과,
    상기 소자용 회로 패턴에 제1 땜납을 도포하는 공정과,
    상기 제1 땜납 위에 전력 반도체 소자를 탑재하는 공정과,
    상기 제1 땜납을 용융하여 상기 전력 반도체 소자를 상기 소자용 회로 패턴에 고착하는 제1 리플로우 공정과,
    상기 단자용 회로 패턴에 제2 땜납을 도포하는 공정과,
    상기 제2 땜납 위에 단자를 탑재하는 공정과,
    상기 제2 땜납을 용융하여 상기 단자를 상기 단자용 회로 패턴에 고착하는 제2 리플로우 공정을 구비하고,
    상기 제1 땜납은 Sn과 Sb과 Cu의 합금으로서, Sn의 중량 백분율이 91% 이상 93% 이하 중 어느 하나이고, Sb의 중량 백분율이 6.5% 이상 8% 이하 중 어느 하나이고, Cu의 중량 백분율은 0.5% 이상 1% 이하 중 어느 하나이고,
    상기 제2 땜납은 액상선 온도가 215℃ 이상 220℃ 이하 중 어느 하나인 Sn-Ag계 또는 Sn-Ag-Cu계의 무연 땜납이고,
    상기 제2 리플로우는 235℃ 미만에서 행해지는 것을 특징으로 하는 전력 반도체장치의 제조방법.
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