KR20110020532A - 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 - Google Patents

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치의 프로그램 방법에 관한 것이다. 본 발명의 프로그램 방법에 따르면, 프로그램 데이터가 수신되고, 그리고 프로그램 데이터에 기반하여, 제 1 소거 상태의 메모리 셀들이 제 2 소거 상태 및 프로그램 상태로 프로그램된다.

Description

불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템{NONVOLATILE MEMORY DEVICE, METHOD OF PROGRAMMING THE SAME AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리에 관한 것으로, 더 상세하게는 불휘발성 메모리 장치, 그것의 프로그램 방법, 그리고 그것을 포함하는 메모리 시스템에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비화 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다. 플래시 메모리 장치는 크게 노어 타입과 낸드 타입으로 구분된다.
본 발명의 목적은 향상된 신뢰성을 갖는 불휘발성 메모리 장치 및 그것의 프로그램 방법을 제공하는 데에 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 프로그램 데이터를 수신하고; 그리고 상기 프로그램 데이터에 기반하여, 제 1 소거 상태의 메모리 셀들을 제 2 소거 상태 및 프로그램 상태로 프로그램하는 것을 포함한다.
실시 예로서, 상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태 및 프로그램 상태로 프로그램하는 것은 동시에 수행된다.
실시 예로서, 상기 프로그램 데이터가 최하위 비트(LSB, Least Significant Bit)로부터 몇 번째 비트에 대응하는지에 따라, 상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태로 프로그램하는 방법을 설정한다.
상기 프로그램하는 방법을 설정하는 것은 상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태로 프로그램하기 위한 검증 전압의 레벨을 설정하는 것을 포함한다.
실시 예로서, 상기 프로그램 데이터를 수신하고; 그리고 상기 프로그램 데이터에 기반하여, 상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태 및 프로그램 상태로 프로그램하는 것은, 워드 라인 단위로 번갈아 수행된다.
실시 예로서, 제 2 프로그램 데이터를 수신하고; 그리고 상기 제 2 프로그램 데이터에 기반하여, 상기 제 2 소거 상태의 메모리 셀들을 제 3 소거 상태 및 제 2 프로그램 상태로 프로그램하는 것을 더 포함한다.
실시 예로서, 상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태 및 상기 프로그램 상태로 프로그램하는 것은, 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program) 방식으로 수행된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치의 프로그램 방법은 적어도 두 개의 프로그램 단계를 통해, 소거 상태의 메모리 셀들을 소거 상태 및 적어도 하나의 프로그램 상태로 프로그램하고, 상기 적어도 두 개의 프로그램 단계에서, 상기 소거 상태의 메모리 셀들의 문턱 전압은 단계적으로 가변된다.
실시 예로서, 상기 적어도 두 개의 프로그램 단계에서, 상기 소거 상태의 메모리 셀들의 문턱 전압을 가변하기 위한 검증 전압의 변화량은 단계적으로 가변된다.
본 발명의 실시 예에 따른 불휘발명 메모리 장치는 메모리 셀 어레이; 상기 메모리 셀 어레이에 프로그램 데이터를 프로그램하고, 상기 메모리 셀 어레이에 저장된 데이터를 읽도록 구성되는 읽기 및 쓰기 회로; 그리고 상기 읽기 및 쓰기 회 로를 제어하도록 구성되는 제어 로직을 포함하고, 상기 제어 로직은 상기 프로그램 데이터에 기반하여 제 1 소거 상태의 메모리 셀들이 제 2 소거 상태 및 프로그램 상태로 프로그램 되도록 상기 읽기 및 쓰기 회로를 제어한다.
본 발명에 따르면, 프로그램 시에 발생되는 커플링 효과(coupling effect)가 감소된다. 따라서, 불휘발성 메모리 장치의 신뢰성이 향상된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조 번호들을 이용하여 인용될 것이다.
이하에서, "프로그램 단계"는 프로그램 데이터를 메모리 셀들에 프로그램하는 단계를 나타낼 것이다. 예를 들면, 하나의 워드 라인에 대응하는 메모리 셀들에 최하위 비트들(LSB, Least Significant Bit)을 프로그램하는 동작은 하나의 프로그램 단계를 구성할 것이다. 동일한 메모리 셀들에 최상위 비트들(MSB, Most Significant Bit)을 프로그램하는 동작은 다른 하나의 프로그램 단계를 구성할 것이다. 다른 워드 라인에 대응하는 메모리 셀들에 프로그램 데이터를 프로그램하는 동작은 다른 하나의 프로그램 단계를 구성할 것이다.
이하에서, "소거 셀" 또는 "소거 셀들"은 특정 프로그램 단계에서 소거 상태 를 유지하는 메모리 셀 또는 메모리 셀들을 나타낼 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템(10)을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(10)은 컨트롤러(100) 및 불휘발성 메모리 장치(200)를 포함한다.
컨트롤러(100)는 호스트(Host) 및 불휘발성 메모리 장치(200)에 연결된다. 호스트(Host)로부터의 요청에 응답하여, 컨트롤러(100)는 불휘발성 메모리 장치(200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(100)는 불휘발성 메모리 장치(200)의 읽기, 쓰기, 그리고 소거 동작을 제어하도록 구성된다. 컨트롤러(100)는 불휘발성 메모리 장치(200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 컨트롤러(100)는 불휘발성 메모리 장치(200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
컨트롤러(100)는 램(RAM, Ramdon Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 그리고 메모리 인터페이스(memory interface)와 같은 잘 알려진 구성 요소들을 포함할 것이다. 램(RAM)은 프로세싱 유닛의 동작 메모리로서 이용될 것이다. 프로세싱 유닛은 컨트롤러(100)의 제반 동작을 제어할 것이다.
호스트 인터페이스는 호스트(Host) 및 컨트롤러(100) 사이의 데이터 교환을 수행하기 위한 프로토콜을 포함할 것이다. 예시적으로, 컨트롤러(100)는 USB (Universal Serial Bus) 프로토콜, MMC (multimedia card) 프로토콜, PCI (peripheral component interconnection) 프로토콜, PCI-E (PCI-express) 프로토 콜, ATA (Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI (small computer small interface) 프로토콜, ESDI (enhanced small disk interface) 프로토콜, 그리고 IDE (Integrated Drive Electronics) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(호스트)와 통신하도록 구성될 것이다. 메모리 인터페이스는 불휘발성 메모리 장치(200)와 인터페이싱할 것이다.
불휘발성 메모리 장치(200)는 데이터를 저장하기 위한 메모리 셀 어레이, 메모리 셀 어레이에 데이터를 기입 및 독출하기 위한 읽기 및 쓰기 회로, 외부로부터 전달되는 어드레스를 디코딩하여 읽기 및 쓰기 회로에 전달하는 어드레스 디코더, 불휘발성 메모리 장치(200)의 제반 동작을 제어하기 위한 제어 로직 등을 포함할 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)는 도 2를 참조하여 더 상세하게 설명된다.
메모리 시스템(10)은 오류 정정 블록을 추가적으로 포함할 수 있다. 오류 정정 블록은 불휘발성 메모리 장치(200)로부터 읽어진 데이터의 오류를 검출하고, 정정하도록 구성될 것이다. 예시적으로, 오류 정정 블록은 컨트롤러(100)의 구성 요소로서 제공될 것이다. 다른 예로서, 오류 정정 블록은 불휘발성 메모리 장치(200)의 구성 요소로서 제공될 것이다.
컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 것이다. 예를 들면, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등을 구성할 것이다.
다른 예로서, 컨트롤러(100) 및 불휘발성 메모리 장치(200)는 하나의 반도체 장치로 집적되어 반도체 드라이브(SSD, Solid State Drive)를 구성할 것이다. 예시적으로, 반도체 드라이브(SSD)는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 것이다. 메모리 시스템(10)이 반도체 드라이브(SSD)로 이용되는 경우, 메모리 시스템(10)에 연결된 호스트(Host)의 동작 속도는 획기적으로 개선될 것이다.
다른 예로서, 메모리 시스템(10)은 컴퓨터, 휴대용 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), 디지털 카메라(digital camera), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치 들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나(예를 들면, 반도체 드라이브(SSD), 메모리 카드 등)에 적용될 것이다.
다른 예로서, 불휘발성 메모리 장치(200) 또는 메모리 시스템(10)은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 불휘발성 메모리 장치(200) 또는 메모리 시스템(10)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 것이다.
도 2는 도 1의 불휘발성 메모리 장치(200)를 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 실시 예에 따른 불휘발성 메모리 장치(200)는 메모리 셀 어레이(210), 어드레스 디코더(220), 읽기 및 쓰기 회로(230), 그리고 제어 로직(240)을 포함한다.
메모리 셀 어레이(210)는 워드 라인들(WL)을 통해 어드레스 디코더(220)에 연결되고, 비트 라인들(BL)을 통해 읽기 및 쓰기 회로(230)에 연결된다. 메모리 셀 어레이(210)는 복수의 메모리 셀들을 포함한다. 예시적으로, 행 방향으로 배열되는 메모리 셀들은 워드 라인들(WL)에 연결될 것이다. 열 방향으로 배열되는 메모리 셀들은 비트 라인들(BL)에 연결될 것이다. 예시적으로, 메모리 셀 어레이(210)는 셀 당 하나 또는 그 이상의 비트를 저장할 수 있도록 구성될 것이다.
어드레스 디코더(220)는 워드 라인들(WL)을 통해 메모리 셀 어레이(210)에 연결된다. 어드레스 디코더(220)는 제어 로직(240)의 제어에 응답하여 동작한다. 어드레스 디코더(220)는 외부로부터 어드레스(ADDR)를 전달받는다. 예시적으로, 어드레스(ADDR)는 도 1의 컨트롤러(100)로부터 전달될 것이다.
어드레스 디코더(220)는 전달된 어드레스(ADDR) 중 행 어드레스를 디코딩할 것이다. 디코딩된 행 어드레스를 이용하여, 어드레스 디코더(220)는 워드 라인들(WL)을 선택할 것이다. 어드레스 디코더(220)는 전달된 어드레스(ADDR) 중 열 어드레스를 디코딩할 것이다. 디코딩된 열 어드레스는 읽기 및 쓰기 회로(230)에 전달될 것이다. 예시적으로, 어드레스 디코더(220)는 행 디코더, 열 디코더, 어드레스 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 것이다.
읽기 및 쓰기 회로(230)는 비트 라인들(BL)을 통해 메모리 셀 어레이(210)에 연결된다. 읽기 및 쓰기 회로(230)는 외부와 데이터(DATA)를 교환하도록 구성된다. 예시적으로, 읽기 및 쓰기 회로(230)는 도 1의 컨트롤러(100)와 데이터(DATA)를 교환하도록 구성될 것이다. 읽기 및 쓰기 회로(230)는 제어 로직(240)의 제어에 응답하여 동작한다. 읽기 및 쓰기 회로(230)는 어드레스 디코더(220)로부터 디코딩된 열 어드레스를 수신할 것이다. 디코딩된 열 어드레스를 이용하여, 읽기 및 쓰기 회 로(230)는 비트 라인들(BL)을 선택할 것이다.
예시적으로, 읽기 및 쓰기 회로(230)는 외부로부터 수신된 데이터를 메모리 셀 어레이(210)에 기입할 것이다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)로부터 데이터를 읽고, 읽어진 데이터를 외부로 출력할 것이다. 읽기 및 쓰기 회로(230)는 메모리 셀 어레이(210)의 제 1 저장 영역으로부터 데이터를 읽고, 읽어진 데이터를 메모리 셀 어레이(210)의 제 2 저장 영역에 기입할 것이다. 예를 들면, 읽기 및 쓰기 회로(230)는 카피-백(copy-back) 동작을 수행할 것이다.
예시적으로, 읽기 및 쓰기 회로(230)는 페이지 버퍼, 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 것이다. 다른 예로서, 읽기 및 쓰기 회로(230)는 감지 증폭기, 쓰기 드라이버, 열 선택 회로, 데이터 버퍼 등과 같이 잘 알려진 구성 요소들을 포함할 것이다.
제어 로직(240)은 어드레스 디코더(220)와 읽기 및 쓰기 회로(230)에 연결된다. 제어 로직(240)은 불휘발성 메모리 장치(200)의 제반 동작을 제어한다. 제어 로직(240)은 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 동작한다. 예시적으로, 제어 신호(CTRL)는 도 1의 컨트롤러(100)로부터 전달될 것이다.
제어 로직(240)은 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)를 포함한다. 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 메모리 셀 어레이(210)에 대한 프로그램 동작을 제어하도록 구성된다. 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)의 기능은 도 6 내지 13을 참조하여 더 상세하게 설명된다.
도 2에서, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 제어 로직(240)의 구성 요소인 것으로 도시되어 있다. 그러나, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 제어 로직(240)의 구성 요소인 것으로 한정되지 않는다. 예시적으로, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 제어 로직(240)과 별도의 기능 블록을 형성할 수 있음이 이해될 것이다.
예시적으로, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 디지털 회로, 아날로그 회로, 또는 디지털 및 아날로그 회로들이 결합된 형태로 구현될 것이다. 다른 예로서, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 제어 로직(240)에서 구동되는 소프트웨어의 형태로 구현될 것이다. 다른 예로서, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 하드웨어 및 소프트웨어가 결합된 형태로 구현될 것이다.
도 3은 도 2의 메모리 셀 어레이(210)의 메모리 셀들의 일부를 보여주는 다이어그램이다. 도 3을 참조하면, 3 개의 비트 라인들(BLn-1 ~ BLn+1), 3 개의 워드 라인들(WLm-1 ~ WLm+1), 그리고 9 개의 메모리 셀들(MC1~MC9)이 도시되어 있다. 그러나, 메모리 셀 어레이(210)의 비트 라인들, 워드 라인들, 그리고 메모리 셀들의 수는 한정되지 않음이 이해될 것이다.
간결한 설명을 위하여, 메모리 셀들(MC1~MC9)은 ROM, PROM, EPROM, EEPROM, 플래시 메모리 등과 같이, 메모리 셀 트랜지스터의 문턱 전압을 가변함으로써 데이터를 저장하는 것으로 가정한다. 그러나, 본 발명의 실시 예에 따른 프로그램 방법 은 문턱 전압을 가변함으로써 데이터를 저장하는 메모리들에 한정되지 않는다. 예를 들면, 본 발명의 실시 예에 따른 프로그램 방법은 MRAM, PRAM, FRAM, RRAM 등과 같이 저항값을 가변함으로써 데이터를 저장하는 메모리들에도 적용 및 응용될 수 있음이 이해될 것이다.
각각의 메모리 셀은 전하 저장층을 포함할 것이다. 메모리 셀들(MC1~MC9)의 전하 저장층들에 전하가 유입되면, 메모리 셀들(MC1~MC9)의 문턱 전압들이 상승할 것이다. 메모리 셀들(MC1~MC9)의 전하 저장층들로부터 전하가 유출되면, 메모리 셀들(MC1~MC9)의 문턱 전압들이 낮아질 것이다. 즉, 전하 저장층에 축적, 포획, 또는 주입된 전하의 양이 가변되면, 메모리 셀들(MC1~MC9)의 문턱 전압이 가변된다.
메모리 셀들(MC1~MC9)의 전하 저장층들의 사이에 기생 커패시턴스(parasitic capacitance)가 존재한다. 전하 저장층들 사이의 기생 커패시턴스로 인해, 메모리 셀들(MC1~MC9) 사이에서 커플링 효과가 발생될 수 있다. 이하에서, 간결한 설명을 위하여, 메모리 셀들(MC1~MC9)의 전하 저장층들 사이의 기생 커패시턴스는 메모리 셀들(MC1~MC9) 사이의 기생 커패시턴스인 것으로 설명될 것이다.
예시적으로, 메모리 셀(MC5)이 프로그램되는 것으로 가정하자. 예를 들면, 메모리 셀(MC5)의 문턱 전압이 상승할 것이다. 이때, 메모리 셀들(MC1~MC9) 사이의 기생 커패시턴스로 인해, 메모리 셀(MC5)의 문턱 전압의 변화는 프로그램되지 않는 메모리 셀들(MC1~MC4, MC6~MC9)에 커플링 효과를 유발할 것이다. 예를 들면, 프로그램되지 않는 메모리 셀들(MC1~MC4, MC6~MC9)의 문턱 전압이 커플링 효과로 인해 상승할 것이다.
메모리 셀들 사이의 기생 커패시턴스는 메모리 셀들 사이의 거리가 감소할수록 증가한다. 메모리 공정이 발전되면서, 메모리 장치의 집적도가 향상되고 있다. 메모리 장치의 집적도가 향상되면서, 메모리 셀들 사이의 거리는 감소하고 있다. 즉, 메모리 셀들 사이의 커플링 효과는 증가하고 있다.
한편, 동일한 면적의 메모리 장치에 보다 많은 데이터를 저장하기 위하여, 멀티 레벨 메모리(multi level memory)가 개발되고 있다. 멀티 레벨 메모리는 하나의 메모리 셀에 2 비트 이상의 데이터를 저장하도록 구성된다. 메모리 셀에 저장되는 비트 수가 증가할수록, 메모리 셀에 저장된 데이터의 읽기 마진이 감소된다. 읽기 마진이 감소되면, 메모리 셀들 사이의 커플링 효과에 의해 읽기 오류가 발생할 확률이 증가한다.
즉, 메모리 장치의 집적도가 향상되고, 메모리 셀에 저장되는 비트 수가 증가함에 따라, 메모리 셀들 사이의 커플링 효과는 중요한 이슈(issue)가 되고 있다.
도 4는 도 2의 불휘발성 메모리 장치(200)의 프로그램 방법을 보여주는 다이어그램이다. 도 4에서, 가로 축은 메모리 셀들의 문턱 전압을 나타내며, 세로 축은 메모리 셀들의 수를 나타낸다. 즉, 도 4는 메모리 셀들의 문턱 전압 산포를 나타낸다.
도 4를 참조하면, 최하위 비트(LSB, Least Significant Bit) 프로그램 시에, 소거 상태(E)의 메모리 셀들은 소거 상태(E) 또는 최하위 프로그램 상태(LP)로 프로그램된다.
중간 비트(CSB, Central Significant Bit) 프로그램 시에, 소거 상태(E)의 메모리 셀들은 소거 상태(E) 또는 제 1 중간 프로그램 상태(CP1)로 프로그램된다. 그리고, 최하위 프로그램 상태(LP)의 메모리 셀들은 제 2 또는 제 3 중간 프로그램 상태(CP2, CP3)로 프로그램된다.
최상위 비트(MSB, Most Significant Bit) 프로그램 시에, 소거 상태(E)의 메모리 셀들은 소거 상태(E) 또는 제 1 프로그램 상태(P1)로 프로그램된다. 제 1 중간 프로그램 상태(CP1)의 메모리 셀들은 제 2 또는 제 3 프로그램 상태(P2, P3)로 프로그램된다. 제 2 중간 프로그램 상태(CP2)의 메모리 셀들은 제 4 또는 제 5 프로그램 상태(P4, P5)로 프로그램된다. 제 3 중간 프로그램 상태(CP3)의 메모리 셀들은 제 6 또는 제 7 프로그램 상태(P6, P7)로 프로그램된다.
도 5는 도 4의 프로그램이 수행될 때, 문턱 전압의 변화량을 보여주는 다이어그램이다. 도 4와 마찬가지로, 도 5에서, 가로 축은 메모리 셀들의 문턱 전압을 나타내며, 세로 축은 메모리 셀들의 수를 나타낸다. 즉, 도 5는 메모리 셀들의 문턱 전압 산포를 나타낸다. 이하에서, 문턱 전압의 변화량은 메모리 셀들의 문턱 전압들의 평균 변화량을 나타내는 것으로 이해될 것이다.
도 5를 참조하면, 최하위 비트(LSB) 프로그램 시에, 메모리 셀들은 소거 상태(E) 또는 최하위 프로그램 상태(LP)로 프로그램된다. 메모리 셀들이 소거 상태(E)로부터 최하위 프로그램 상태(LP)로 프로그램될 때, 메모리 셀들의 문턱 전압의 변화량은 △VA1 이다. 즉, 최하위 비트(LSB) 프로그램 시에, 커플링 효과의 주 요인(major factor)은 전압 변화량(△VA1) 이다.
중간 비트(CSB) 프로그램 시에, 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 3 중간 프로그램 상태들(CP1~CP3) 중 하나로 프로그램된다. 메모리 셀들이 소거 상태(E)로부터 제 1 중간 프로그램 상태(CP1)로 프로그램될 때, 메모리 셀들의 문턱 전압의 변화량은 △VA2 이다. 메모리 셀들이 최하위 프로그램 상태(LP)로부터 제 3 중간 프로그램 상태(CP3)로 프로그램될 때, 메모리 셀들의 문턱 전압의 변화량은 △VA3 이다.
소거 상태(E) 및 제 1 중간 프로그램 상태(CP1) 사이의 마진은 제 1 내지 제 3 중간 프로그램 상태들(CP1~CP3) 사이의 마진보다 크다. 즉, 전압 변화량(△VA2)은 전압 변화량(△VA3) 보다 크다. 중간 비트(CSB) 프로그램 시에, 커플링 효과의 주 요인(major factor)은 전압 변화량(△VA2)이다.
최상위 비트(MSB) 프로그램 시에, 메모리 셀들은 소거 상태(E) 및 제 1 내지 제 7 프로그램 상태들(P1~P7) 중 하나로 프로그램된다. 메모리 셀들이 소거 상태(E)로부터 제 1 프로그램 상태(P1)로 프로그램될 때, 메모리 셀들의 문턱 전압의 변화량은 △VA4 이다. 메모리 셀들이 제 1 중간 프로그램 상태(CP1)로부터 제 3 프로그램 상태(P3)로 프로그램될 때, 메모리 셀들의 문턱 전압의 변화량은 △VA5 이다. 메모리 셀들이 제 2 중간 프로그램 상태(CP2)로부터 제 5 프로그램 상태(P5)로 프로그램될 때, 메모리 셀들의 문턱 전압의 변화량은 △VA6 이다. 메모리 셀들이 제 3 중간 프로그램 상태(CP3)로부터 제 7 프로그램 상태(P7)로 프로그램될 때, 메모리 셀들의 문턱 전압의 변화량은 △VA6 이다.
소거 상태(E) 및 제 1 프로그램 상태(P1) 사이의 마진은 제 1 내지 제 7 프로그램 상태들(P1~P7) 사이의 마진보다 크다. 즉, 전압 변화량(△VA4)은 전압 변화 량들(△VA5, △VA6, △VA7) 보다 크다. 최상위 비트(MSB) 프로그램 시에, 커플링 효과의 주 요인(major factor)은 전압 변화량(△VA4)이다.
상술된 바와 같이, 메모리 셀들이 프로그램될 때, 커플링 효과의 주 요인(major factor)은 소거 상태(E)로부터 프로그램되는 메모리 셀들로 인한 커플링 효과이다. 이하에서, 소거 상태(E)로부터 프로그램되는 메모리 셀들로 인한 커플링 효과를 소거 프로그램 커플링 효과(erase-to-program coupling effect)라 부르기로 한다.
한편, 메모리 셀들이 프로그램될 때, 프로그램 및 검증이 반복적으로 수행되는 ISPP (Incremental Step Pulse Program)가 수행된다. 도 4에 도시된 바와 같이, ISPP가 수행되면, 메모리 셀들의 문턱 전압이 변화하며, 메모리 셀들의 문턱 전압 산포가 감소한다. 즉, 메모리 셀들에 인가된 커플링 효과는 해당 메모리 셀들이 프로그램될 때 제거되는 것으로 이해될 수 있다. 반면, 소거 상태(E)를 유지하는 메모리 셀들에서, ISPP는 수행되지 않는다. 따라서, 메모리 셀들이 프로그램될 때, 소거 셀들에 인가되는 커플링 효과는 누적되는 것으로 이해될 수 있다.
프로그램되는 메모리 셀들에 인가된 커플링 효과는 ISPP 시에 제거되는 반면, 소거 셀들에 인가된 커플링 효과는 누적된다. 따라서, 메모리 셀들 중 소거 셀들이 커플링 효과를 가장 많이 받는다. 이하에서, 소거 셀들이 받는 커플링 효과를 소거 셀의 커플링 효과(coupling effect of erase cell)라 부르기로 한다.
요약하면, 소거 상태(E)의 메모리 셀들은 커플링 효과의 주 요인(major factor)이며, 또한 커플링 효과를 가장 많이 받는다. 소거 프로그램 커플링 효과를 감소시키기 위하여, 소거 상태(E) 및 프로그램 상태들 사이의 마진을 감소시키는 것이 요구된다. 또한, 소거 셀의 커플링 효과를 보상하기 위하여, 소거 상태(E) 및 프로그램 상태들 사이의 마진을 증가시키는 것이 요구된다.
본 발명의 실시 예에 따른 프로그램 방법에 따르면, 소거 상태로부터 프로그램되는 메모리 셀들의 전압 변화량을 감소시키는 것이 가능하다. 즉, 본 발명에 따르면, 소거 프로그램 커플링 효과를 감소시키는 것이 가능하다. 또한, 본 발명의 실시 예에 따른 프로그램 방법에 따르면, 소거 셀의 커플링 효과를 감소시키는 것이 가능하다.
도 6은 도 2의 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)에 의한 프로그램 방법의 제 1 실시 예를 보여주는 다이어그램이다. 도 6에서, 가로 축은 메모리 셀들의 문턱 전압을 나타내며, 세로 축은 메모리 셀들의 수를 나타낸다. 즉, 도 6은 메모리 셀들의 문턱 전압 산포를 나타낸다.
도 6을 참조하면, 최하위 비트(LSB) 프로그램 시에, 메모리 셀들은 제 1 소거 상태(E1)로부터 제 2 소거 상태(E2) 또는 최하위 프로그램 상태(LP)로 프로그램된다. 제 1 소거 상태(E1)로부터 최하위 프로그램 상태(LP)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VB1 이다. 제 1 소거 상태(E1)로부터 제 2 소거 상태(E2)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VE1 이다.
중간 비트(CSB) 프로그램 시에, 제 2 소거 상태(E)의 메모리 셀들은 제 3 소거 상태(E3) 또는 제 1 중간 프로그램 상태(CP1)로 프로그램된다. 제 2 소거 상태(E2)로부터 제 1 중간 프로그램 상태(CP1)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VB2 이다. 제 2 소거 상태(E2)로부터 제 3 소거 상태(E3)로 프로그램되는 메모리 셀들의 문턱 전압 변화량은 △VE2 이다.
최하위 프로그램 상태(LP)의 메모리 셀들은 제 2 또는 제 3 중간 프로그램 상태(CP2, CP3)로 프로그램된다. 최하위 프로그램 상태(LP)로부터 제 3 중간 프로그램 상태(CP3)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VB3 이다.
최상위 비트(MSB) 프로그램 시에, 제 3 소거 상태(E3)의 메모리 셀들은 제 4 소거 상태(E4) 또는 제 1 프로그램 상태(P1)로 프로그램된다. 제 3 소거 상태(E3)로부터 제 1 프로그램 상태(P1)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VB4 이다. 제 3 소거 상태(E3)로부터 제 4 소거 상태(E4)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VE3 이다.
제 1 중간 프로그램 상태(CP1)의 메모리 셀들은 제 2 또는 제 3 프로그램 상태(P2, P3)로 프로그램된다. 제 1 중간 프로그램 상태(CP1)로부터 제 3 프로그램 상태(P3)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VB5 이다.
제 2 중간 프로그램 상태(CP2)의 메모리 셀들은 제 4 또는 제 5 프로그램 상태(P4, P5)로 프로그램된다. 제 2 중간 프로그램 상태(CP2)로부터 제 5 프로그램 상태(P5)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VB6 이다.
제 3 중간 프로그램 상태(CP3)의 메모리 셀들은 제 6 또는 제 7 프로그램 상태(P6, P7)로 프로그램된다. 제 3 중간 프로그램 상태(CP3)로부터 제 7 프로그램 상태(P7)로 프로그램되는 메모리 셀들의 문턱 전압의 변화량은 △VB7 이다.
도 6에 도시된 바와 같이, 각 프로그램 단계(예를 들면, 최하위 비트, 중간 비트, 또는 최상위 비트 프로그램 단계)가 수행될 때, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 제 1 소거 상태(예를 들면, E1, E2, 또는 E3)의 메모리 셀들이 제 2 소거 상태(예를 들면, E2, E3, 또는 E4) 및 프로그램 상태(예를 들면, LP, CP1, P1) 중 하나로 프로그램 되도록 어드레스 디코더(220), 그리고 읽기 및 쓰기 회로(230)를 제어한다.
프로그램 단계가 진행될수록, 소거 셀들의 문턱 전압은 소거 프로그램으로 인해 상승한다. 즉, 프로그램 단계가 진행될수록, 소거 상태로부터 프로그램되는 메모리 셀들의 문턱 전압 변화량은 감소한다. 따라서, 프로그램 단계가 진행될수록, 소거 프로그램 커플링 효과는 감소한다. 즉, 본 발명의 실시 예에 따른 프로그램 방법에 의하면, 커플링 효과로 인한 에러 발생률이 감소된다.
또한, 메모리 셀들이 프로그램될 때, 소거 프로그램 및 노멀 프로그램이 동시에 수행된다. 따라서, 메모리 셀들이 프로그램될 때, 메모리 셀들(소거 셀들을 포함하여)에 인가된 커플링 효과는 제거된다.
도 7은 워드 라인 단위의 프로그램 순서를 설명하기 위한 다이어그램이다. 도 7에서, 세 개의 워드 라인들(WLm-1 ~ WLm+1)의 프로그램 순서가 도시되어 있다. 박스 안의 "LSB", "CSB", 그리고 "MSB" 는 각각 대응하는 워드 라인의 메모리 셀들에 프로그램되는 최하위 비트, 중간 비트, 그리고 최상위 비트를 나타낸다. "LSB", "CSB", 그리고 "MSB"와 함께 표기되어 있는 괄호 안의 숫자는 대응하는 비트의 프로그램 순서를 나타낸다.
도 7을 참조하면, 우선 워드 라인(WLm-1)의 최하위 비트(LSB)가 프로그램된 다. 이후에, 워드 라인(WLm)의 최하위 비트(LSB), 워드 라인(WLm-1)의 중간 비트(CSB), 워드 라인(WLm+1)의 최하위 비트(LSB), 워드 라인(WLm)의 중간 비트(CSB), 워드 라인(WLm-1)의 최상위 비트(MSB), 워드 라인(WLm+1)의 중간 비트(CSB), 워드 라인(WLm)의 최상위 비트(MSB), 그리고 워드 라인(WLm+1)의 최상위 비트(MSB)의 순서로 프로그램이 수행된다.
도 8 내지 10은 도 6 및 도 7에 따른 프로그램 방법을 설명하기 위한 다이어그램이다. 도 8 내지 10에서, 세 개의 워드 라인들(WLm-1 ~ WLm+1)에 대응하는 메모리 셀들의 문턱 전압 산포가 도시되어 있다.
도 8을 참조하면, 워드 라인(WLm)에 대응하는 메모리 셀들에서 최하위 비트(LSB) 프로그램이 수행된다. 도 6을 참조하면, 최하위 비트(LSB) 프로그램이 수행될 때, 제 1 소거 상태(E1)의 메모리 셀들은 제 2 소거 상태(E2) 또는 최하위 프로그램 상태(LP)로 프로그램되는 것으로 도시되어 있다.
도 7을 참조하면, 워드 라인(WLm)에 대응하는 메모리 셀들이 최하위 비트(LSB) 프로그램될 때, 워드 라인(WLm-1)에 대응하는 메모리 셀들은 최하위 비트(LSB) 프로그램된 상태이며, 워드 라인(WLm+1)에 대응하는 메모리 셀들은 제 1 소거 상태(E1)를 유지한다.
메모리 셀들의 도 8의 상태로 프로그램될 때, 각 워드 라인들에 대응하는 메모리 셀들에 의해 발생되는 커플링 효과의 주 요인은 표 1과 같이 이해될 수 있다.
제 1 프로그램 제 2 프로그램
WLm+1
WLm △VB1
WLm-1 △VB1
제 1 프로그램 단계에서, 워드 라인(WLm-1)에 대응하는 메모리 셀들의 문턱 전압 변화(△VB1)는 워드 라인(WLm)에 대응하는 메모리 셀들에 커플링 효과를 유발할 것이다. 즉, 워드 라인(WLm)에 대응하는 메모리 셀들의 문턱 전압 산포는 증가할 것이다.
제 2 프로그램 단계에서, 워드 라인(WLm)에 대응하는 메모리 셀들은 제 1 소거 상태(E1)로부터 제 2 소거 상태(E2) 또는 최하위 프로그램 상태(LP)로 프로그램된다. 상술된 바와 같이, 워드 라인(WLm)에 대응하는 메모리 셀들이 프로그램될 때, 프로그램되는 메모리 셀들(소거 셀들을 포함한)에 인가된 커플링 효과는 제거된다. 따라서, 프로그램되는 메모리 셀들(소거 셀들을 포함한)에서, 제 1 프로그램 단계로 인한 커플링 효과는 제거된다.
제 2 프로그램 단계에서, 워드 라인(WLm)에 대응하는 메모리 셀들의 문턱 전압 변화(△VB1)는 워드 라인들(WLm-1, WLm+1)에 대응하는 메모리 셀들에 커플링 효과를 줄 것이다.
도 8의 프로그램이 수행된 때에, 워드 라인들(WLm-1 ~ WLm+1)에 대응하는 메모리 셀들에 인가된 소거 프로그램 커플링 효과, 그리고 소거 셀의 커플링 효과는 표 2와 같이 이해될 수 있다.
소거 프로그램 커플링 효과 소거 셀의 커플링 효과
WLm+1 △VB1 (제 2 PGM) 제 2 PGM
WLm
WLm-1 △VB1 (제 2 PGM) 제 2 PGM
표 2에서, 커플링 효과는 문턱 전압의 변화량에 대응하는 것으로 가정하였다. 표 2에서, 메모리 셀들 사이의 커플링 효과는 가장 인접한 워드 라인들에 대응하는 메모리 셀들 사이에서 발생하는 것으로 가정하였다. 표 2와 관련된 가정 및 설명들은 이하의 표들에도 적용될 것이다.
도 9를 참조하면, 워드 라인(WLm)에 대응하는 메모리 셀들이 중간 비트(CSB) 프로그램된다. 메모리 셀들이 도 8의 상태로부터 도 9의 상태로 프로그램될 때, 커플링 효과의 주 요인은 표 3과 같이 이해될 수 있다.
제 3 프로그램 제 4 프로그램 제 5 프로그램
WLm+1 △VB1
WLm △VB2
WLm-1 △VB2
제 3 프로그램 단계에서, 워드 라인(WLm-1)에 대응하는 메모리 셀들(소거 셀들을 포함한)에 인가된 커플링 효과는 제거될 것이다. 제 4 프로그램 단계에서, 워드 라인(WLm+1)에 대응하는 메모리 셀들(소거 셀들을 포함한)에 인가된 커플링 효과는 제거될 것이다. 그리고, 제 5 프로그램 단계에서, 워드 라인(WLm)에 대응하는 메모리 셀들(소거 셀들을 포함한)에 인가된 커플링 효과는 제거될 것이다.
도 9의 프로그램이 수행된 때에, 워드 라인들(WLm-1 ~ WLm+1)에 대응하는 메모리 셀들에 인가된 소거 프로그램 커플링 효과, 그리고 소거 셀의 커플링 효과는 표 4와 같이 정의될 수 있다.
소거 프로그램 커플링 효과 소거 셀의 커플링 효과
WLm+1 △VB2 제 5 PGM
WLm
WLm-1 △VB2 제 5 PGM
도 10을 참조하면, 워드 라인(WLm)에 대응하는 메모리 셀들의 최상위 비트(MSB) 프로그램된다. 메모리 셀들이 도 9의 상태로부터 도 10의 상태로 프로그램될 때, 커플링 효과의 주요인은 표 5와 같이 이해될 수 있다.
제 6 프로그램 제 7 프로그램 제8 프로그램
WLm+1 △VB2
WLm △VB4
WLm-1 △VB4
제 6 프로그램 단계에서, 워드 라인(WLm-1)에 대응하는 메모리 셀들(소거 셀들을 포함한)에 인가된 커플링 효과는 제거될 것이다. 제 7 프로그램 단계에서, 워드 라인(WLm+1)에 대응하는 메모리 셀들(소거 셀들을 포함한)에 인가된 커플링 효과는 제거될 것이다. 그리고, 제 8 프로그램 단계에서, 워드 라인(WLm)에 대응하는 메모리 셀들(소거 셀들을 포함한)에 인가된 커플링 효과는 제거될 것이다.
도 10의 프로그램이 수행된 때에, 워드 라인들(WLm-1 ~ WLm+1)에 대응하는 메모리 셀들에 인가된 소거 프로그램 커플링 효과, 그리고 소거 셀의 커플링 효과는 표 6과 같이 정의될 수 있다.
소거 프로그램 커플링 효과 소거 셀의 커플링 효과
WLm+1 △VB4 제 8 PGM
WLm
WLm-1 △VB4 제 8 PGM
최상위 비트(MSB) 프로그램된 메모리 셀들(예를 들면, 워드 라인(WLm-1)에 대응하는)에 인가되는 소거 프로그램 커플링 효과는 전압 변화량(△VB4) 이다. 전압 변화량(△VB4)은 도 4 및 5를 참조하여 설명된 프로그램 방법의 전압 변화량(△VA4) 보다 작다. 즉, 도 4 및 5를 참조하여 설명된 프로그램 방법과 비교하면, 본 발명의 실시 예에 따른 프로그램 방법은 소거 프로그램 커플링 효과를 감소시킨다.
최상위 비트(MSB) 프로그램된 소거 셀의 커플링 효과는 제 8 프로그램 단계(WLm의 MSB 프로그램)로 인한 커플링 효과에 대응한다. 도 4 및 5를 참조하여 설명된 프로그램 방법에서, 워드 라인(WLm)에 인가되는 소거 셀의 커플링 효과는 제 1, 제 3, 제 4, 제 6, 제 7, 그리고 제 9 프로그램 단계에 대응할 것이다. 즉, 도 4 및 5를 참조하여 설명된 프로그램 방법과 비교하면, 본 발명의 실시 예에 따른 프로그램 방법은 소거 셀의 커플링 효과를 감소시킨다. 따라서, 소거 상태(E4) 및 프로그램 상태들(P1~P7) 사이의 마진이 향상된다. 다시 말하면, 에러 발생률을 증가시키지 않으면서, 소거 상태(E4) 및 프로그램 상태들(P1~P7) 사이의 마진을 감소시키는 것이 가능하다. 즉, 메모리 셀들의 문턱 전압 윈도우(window)를 감소시키는 것이 가능함이 이해될 것이다.
각 프로그램 단계에서, 프로그램되는 메모리 셀들 및 소거 셀들이 함께 프로그램된다. 도 4 및 도 5를 참조하여 설명된 프로그램 방법과 비교할 때, 본 발명의 실시 예에 따른 프로그램 방법은 소거 셀들을 추가적으로 프로그램한다. 즉, 소거 프로그램으로 인한 커플링 효과가 추가적으로 발생될 수 있다.
본 발명의 실시 예에 따르면, 각 프로그램 단계에서, 메모리 셀들에 인가된 커플링 효과는 제거된다. 즉, 소거 프로그램으로 인한 커플링 효과가 추가적으로 발생되어도, 프로그램 단계가 진행되면 소거 프로그램으로 인한 커플링 효과가 제거된다. 따라서, 소거 셀들의 프로그램으로 인한 커플링 효과는 무시될 수 있음이 이해될 것이다.
예시적으로, 본 발명의 실시 예에 따른 프로그램 방법은, 프로그램 단계가 진행될수록 소거 셀들의 문턱 전압의 변화량을 단계적으로 가변시킨다. 예시적으로, 적어도 두 개의 프로그램 단계에서, 소거 셀들의 문턱 전압의 변화량은 단계적으로 가변될 것이다. 예를 들면, 소거 셀들의 문턱 전압의 변화량은 단계적으로 감소할 것이다. 즉, 적어도 두 개의 프로그램 단계에서, 소거 프로그램의 검증 전압의 변화량은 단계적으로 감소할 것이다. 따라서, 프로그램 단계가 진행될수록, 소거 셀들의 프로그램으로 인한 커플링 효과가 감소된다.
도 8 내지 도 10, 그리고 표 1 내지 표 6을 참조하면, 프로그램 단계가 진행될수록 소거 상태의 메모리 셀들의 문턱 전압이 상승한다. 즉, 소거 프로그램 커플링 효과는 최상위 비트(LSB) 내지 최상위 비트(MSB) 프로그램 단계들에 분산되는 것으로 이해될 수 있다. 하나의 메모리 셀에 저장될 수 있는 비트 수가 증가하면, 하나의 메모리 셀에 저장될 수 있는 비트 수에 대응하는 프로그램 단계들에 소거 프로그램 커플링 효과가 분산될 것이다. 그리고, 중간 비트들(CSB)의 각 프로그램 단계에서, 커플링 효과는 제거된다. 따라서, 본 발명의 실시 예에 따른 프로그램 방법에 의하면, 하나의 메모리 셀에 저장될 수 있는 비트 수가 증가하여도 소거 프로그램 커플링 효과가 최소화된다.
예시적으로, 소거 셀들(예를 들면, 제 1 소거 상태로부터 제 2 소거 상태로 프로그램되는 메모리 셀들)의 문턱 전압 산포는 프로그램 단계가 진행될수록 감소할 것이다. 예를 들면, 프로그램 단계가 진행될수록, 소거 셀들을 프로그램하기 위한 프로그램 전압의 증분은 감소할 것이다.
예시적으로, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 제 1 소거 상태(예를 들면, E1, E2, 또는 E3)의 메모리 셀들이 제 2 소거 상태(예를 들면, E2, E3, 또는 E4) 및 프로그램 상태(예를 들면, LP, CP1, P1)로 동시에 프로그램되도록 어드레스 디코더(220), 그리고 읽기 및 쓰기 회로(230)를 제어할 것이다. 예를 들면, 메모리 셀들에 프로그램 전압이 인가된 후에, 제 2 소거 상태(예를 들면, E2, E3, 또는 E4)를 위한 검증 전압 및 프로그램 상태(예를 들면, LP, CP1, P1)를 위한 검증 전압이 순차적으로 인가될 것이다. 즉, 메모리 셀들은 ISPP 방식을 통해 제 2 소거 상태(예를 들면, E2, E3, 또는 E4) 및 프로그램 상태(예를 들면, LP, CP1, P1)로 동시에 프로그램될 것이다.
다른 예로서, 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)는 제 1 소거 상태(예를 들면, E1, E2, 또는 E3)의 메모리 셀들이 제 2 소거 상태(예를 들면, E2, E3, 또는 E4) 및 프로그램 상태(예를 들면, LP, CP1, P1)로 순차적으로 프로그램되도록 읽기 및 쓰기 회로(230)를 제어할 것이다.
동시 프로그램 방법 및 순차 프로그램 방법 중, 프로그램 시간을 단축할 수 있는 프로그램 방법이 선택적으로 적용될 수 있다.
상술한 실시 예에서, 도 6 내지 도 10을 참조하여 소거 셀들이 프로그램되는 과정이 설명되었다. 각 프로그램 단계에서, 소거 셀들의 문턱 전압의 레벨, 그리고 소거 셀들의 문턱 전압의 변화량은 한정되지 않는다.
도 11은 도 6 내지 도 10을 참조하여 설명된 프로그램 방법을 설명하기 위한 순서도이다. 도 2 및 도 11을 참조하면, S110 단계에서, 프로그램 데이터가 수신된다. 예시적으로, 프로그램 데이터는 도 1의 컨트롤러(100)로부터 도 2의 읽기 및 쓰기 회로(230)에 로딩될 것이다. 컨트롤러(100)로부터 어드레스 디코더(220)로 어드레스(ADDR)가 전달될 것이다. 예시적으로, 어드레스(ADDR)는 어드레스 래치(미도시)에 저장될 것이다.
S120 단계에서, 제 1 소거 상태의 메모리 셀들이 제 2 소거 상태 또는 프로그램 상태로 프로그램된다. 예시적으로, 프로그램 제어부(241)는 어드레스 래치(미도시)에 저장된 어드레스(ADDR)를 참조하도록 구성될 것이다. 어드레스(ADDR)를 참조하여, 프로그램 제어부(241)는 프로그램 데이터가 최하위 비트(LSB)로부터 몇 번째 비트에 대응하는지 판별할 것이다. 판별 결과는 노멀 및 소거 프로그램부(243)로 전달된다. 노멀 및 소거 프로그램부(243)는 판별 결과에 기반하여 노멀 및 소거 프로그램을 수행할 것이다. 예를 들면, 노멀 및 소거 프로그램부(243)는 프로그램 시작 전압의 레벨, 프로그램 전압의 증분, 검증 전압의 레벨 등을 조절할 것이다.
또한, 노멀 및 소거 프로그램부(243)는 판별 결과에 기반하여 소거 프로그램을 위한 검증 전압의 레벨을 조절할 것이다. 예를 들면, 프로그램 데이터가 상위 비트에 대응할수록, 문턱 전압 변화량이 감소되록 검증 전압의 레벨이 조절될 것이다. 노멀 및 소거 프로그램부(243)는 제 2 소거 상태로의 프로그램 및 프로그램 상태로의 프로그램을 동시에 또는 순차적으로 수행할 것이다.
이후에, 도 7을 참조하여 설명된 바와 같이, 워드 라인 단위로 프로그램이 수행될 것이다. 예를 들면, 프로그램 데이터의 프로그램 및 소거 프로그램은 워드 라인 단위로 번갈아(in turn) 수행될 것이다. 예를 들면, 워드 라인 단위로 스크램블(scramble) 프로그램이 수행될 것이다.
상술된 실시 예에서, 프로그램 제어부(241)는 어드레스(ADDR)를 참조하여 프로그램 데이터가 최하위 비트(LSB)로부터 몇 번째 비트에 대응하는지 판별하는 것으로 설명되었다. 그러나, 프로그램 제어부(241)는 플래그 읽기(flag read) 시에 판별된 정보를 이용하여, 소거 프로그램을 수행할 지의 여부를 판별하도록 구성될 수 있다.
플래그 읽기 동작은 프로그램 데이터가 기입될 메모리 셀들에 대응하는 플래그 셀들을 읽는 동작을 나타낸다. 예시적으로, 플래그 셀들은 대응하는 메모리 셀들에 몇 비트가 프로그램되어 있는지 나타낼 것이다. 플래그 읽기 동작이 수행되면, 프로그램 데이터가 최하위 비트(LSB)로부터 몇 번째 비트에 대응하는지 판별될 수 있다. 예를 들면, 플래스 읽기 동작을 통해 하나의 메모리 셀에 2 비트가 저장된 것으로 판별되면, 프로그램 데이터는 최하위 비트(LSB)로부터 3번째 비트에 대응할 것이다.
예시적으로, 플래그 읽기 동작은 프로그램 데이터가 수신될 때, 프로그램 데이터가 수신되기 전에, 또는 프로그램 데이터가 수신된 후에 수행될 것이다.
다른 예로서, 불휘발성 메모리 장치(200)는 특정 워드 라인에 대응하는 메모리 셀들에 셀 당 몇 비트가 프로그램되어 있는지를 나타내는 정보 테이블을 구비할 수 있다. 프로그램 제어부(241)는 정보 테이블에 기반하여, 프로그램 데이터가 최하위 비트(LSB)로부터 몇 번째 비트에 대응하는지 판별될 수 있다.
도 12는 도 2의 프로그램 제어부(241), 그리고 노멀 및 소거 프로그램부(243)에 의한 프로그램 방법의 제 2 실시 예를 보여주는 다이어그램이다. 최상위 비트(MSB) 프로그램 단계를 제외하면, 도 12에 도시된 프로그램 방법은 도 6 내지 11을 참조하여 설명된 프로그램 방법과 동일하다.
최상위 비트(MSB) 프로그램 시에, 제 3 소거 상태(E3)의 메모리 셀들은 제 3 소거 상태(E3) 또는 제 1 프로그램 상태(P1)로 프로그램된다. 즉, 최상위 비트(MSB) 프로그램 시에, 소거 셀들의 문턱 전압은 유지된다.
특정 워드 라인에 대응하는 메모리 셀들에 최상위 비트(MSB)가 프로그램되면, 해당 메모리 셀들의 프로그램은 완료된다. 즉, 해당 메모리 셀들에서, 소거 프로그램은 더 이상 수행되지 않는다. 따라서, 최상위 비트(MSB) 프로그램 시에 제 3 소거 상태(E3)의 메모리 셀들이 제 4 소거 상태(E4)로 프로그램되지 않아도, 소거 프로그램 커플링 효과는 도 6 내지 도 11을 참조하여 설명된 프로그램 방법과 동일할 것이다.
도 13은 도 12의 프로그램 방법을 설명하기 위한 순서도이다. 도 2 및 도 13을 참조하면, S210 단계에서, 프로그램 데이터가 수신된다. 예시적으로, 프로그램 데이터는 도 1의 컨트롤러(100)로부터 도 2의 읽기 및 쓰기 회로(230)로 로딩될 것이다. 어드레스(ADDR)는 컨트롤러(100)로부터 어드레스 디코더(220)로 전달될 것이다.
S220 단계에서, 프로그램 데이터가 최상위 비트(MSB)에 대응하는지 판별된다. 예시적으로, 도 6 내지 11을 참조하여 설명된 바와 같이, 프로그램 제어부(241)는 어드레스(ADDR)를 참조하여 프로그램 데이터가 최상위 비트(MSB)에 대응하는지 판별할 것이다.
프로그램 데이터가 최상위 비트(MSB)에 대응하지 않으면, S230 단계가 수행된다. S230 단계에서, 제 1 소거 상태(예를 들면, E0, E1)의 메모리 셀들이 제 2 소거 상태(예를 들면, E1, E2) 및 프로그램 상태(예를 들면, LP, CP1)로 프로그램된다. 예를 들면, 도 6 내지 11을 참조하여 설명된 바와 같이 프로그램이 수행될 것이다.
프로그램 데이터가 최상위 비트(MSB)에 대응하면, S240 단계가 수행된다. S240 단계에서, 프로그램 데이터가 프로그램된다. 이때, 소거 셀들은 프로그램되지 않을 것이다.
도 14는 도 1의 메모리 시스템(10)의 다른 실시 예를 보여주는 블록도이다. 도 14를 참조하면, 메모리 시스템(20)은 컨트롤러(300) 및 불휘발성 메모리 장치(400)를 포함한다. 불휘발성 메모리 장치(400)는 복수의 불휘발성 메모리 칩들을 포함한다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할된다. 불휘발성 메모리 칩들의 각 그룹은 하나의 채널을 통해 컨트롤러(300)와 통신하도록 구성된다. 도 14에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(300)와 통신하는 것으로 도시되어 있다. 각 불휘발성 메모리 칩은 도 2 내지 도 13을 참조하여 설명된 바와 마찬가지로 동작하도록 구성될 것이다.
도 15는 도 1 또는 도 14의 메모리 시스템(10, 20)을 포함하는 컴퓨팅 시스템(500)을 보여주는 블록도이다. 도 15를 참조하면, 본 발명의 실시 예에 따른 컴퓨팅 시스템(500)은 중앙 처리 장치(510), 램(520, RAM, Random Access Memory), 사용자 인터페이스(530), 전원(540), 그리고 메모리 시스템(10, 20)을 포함한다.
메모리 시스템(10, 20)은 시스템 버스(550)를 통해, 중앙처리장치(510), 램(520), 사용자 인터페이스(530), 그리고 전원(540)에 전기적으로 연결된다. 사용자 인터페이스(530)를 통해 제공되거나, 중앙 처리 장치(510)에 의해서 처리된 데이터는 메모리 시스템(10, 20)에 저장된다. 메모리 시스템(10, 20)은 컨트롤러(100, 300) 및 불휘발성 메모리 장치(200, 400)를 포함한다.
예시적으로, 불휘발성 메모리 장치(200, 400)는 복수의 불휘발성 메모리 칩들을 포함할 것이다. 복수의 불휘발성 메모리 칩들은 복수의 그룹들로 분할될 것이다. 불휘발성 메모리 칩들의 각 그룹은 공통 채널을 통해 컨트롤러(100, 300)와 통신하도록 구성될 것이다. 도 15에서, 복수의 불휘발성 메모리 칩들은 제 1 내지 제 m 채널들(CH1~CHm)을 통해 컨트롤러(100, 300)와 통신하는 것으로 도시되어 있다.
메모리 시스템(10, 20)이 반도체 드라이브(SSD)로 장착되는 경우, 컴퓨팅 시스템(500)의 부팅 속도가 획기적으로 빨라질 수 있다. 도면에 도시되지 않았지만, 본 발명에 따른 시스템은 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 이해될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 자명하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 2는 도 1의 불휘발성 메모리 장치를 보여주는 블록도이다.
도 3은 도 2의 메모리 셀 어레이의 메모리 셀들의 일부를 보여주는 다이어그램이다.
도 4는 도 2의 불휘발성 메모리 장치의 프로그램 방법을 보여주는 다이어그램이다.
도 5는 도 4의 프로그램이 수행될 때, 문턱 전압의 변화량을 보여주는 다이어그램이다.
도 6은 도 2의 소거 프로그램 제어기에 의한 프로그램 방법의 제 1 실시 예를 보여주는 다이어그램이다.
도 7은 워드 라인 단위의 프로그램 순서를 설명하기 위한 다이어그램이다.
도 8 내지 10은 도 6 및 도 7에 따른 프로그램 방법을 설명하기 위한 다이어그램이다.
도 11은 도 6 내지 10을 참조하여 설명된 프로그램 방법을 설명하기 위한 순서도이다.
도 12는 도 2의 소거 프로그램 제어기에 의한 프로그램 방법의 제 2 실시 예를 보여주는 다이어그램이다.
도 13은 도 12의 프로그램 방법을 설명하기 위한 순서도이다.
도 14는 도 2의 소거 프로그램 제어기에 의한 프로그램 방법의 제 3 실시 예 를 보여주는 다이어그램이다.
도 15는 도 1 또는 도 14의 메모리 시스템을 포함하는 컴퓨팅 시스템을 보여주는 블록도이다.

Claims (10)

  1. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    프로그램 데이터를 수신하고; 그리고
    상기 프로그램 데이터에 기반하여, 제 1 소거 상태의 메모리 셀들을 제 2 소거 상태 및 프로그램 상태로 프로그램하는 것을 포함하는 프로그램 방법.
  2. 제 1 항에 있어서,
    상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태 및 프로그램 상태로 프로그램하는 것은 동시에 수행되는 프로그램 방법.
  3. 제 1 항에 있어서,
    상기 프로그램 데이터가 최하위 비트(LSB, Least Significant Bit)로부터 몇 번째 비트에 대응하는지에 따라, 상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태로 프로그램하는 방법을 설정하는 프로그램 방법.
  4. 제 3 항에 있어서,
    상기 프로그램하는 방법을 설정하는 것은 상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태로 프로그램하기 위한 검증 전압의 레벨을 설정하는 것을 포함하는 프로그램 방법.
  5. 제 1 항에 있어서,
    상기 프로그램 데이터를 수신하고; 그리고 상기 프로그램 데이터에 기반하여, 상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태 및 프로그램 상태로 프로그램하는 것은,
    워드 라인 단위로 번갈아 수행되는 프로그램 방법.
  6. 제 1 항에 있어서,
    제 2 프로그램 데이터를 수신하고; 그리고
    상기 제 2 프로그램 데이터에 기반하여, 상기 제 2 소거 상태의 메모리 셀들을 제 3 소거 상태 및 제 2 프로그램 상태로 프로그램하는 것을 더 포함하는 프로그램 방법.
  7. 제 1 항에 있어서,
    상기 제 1 소거 상태의 메모리 셀들을 상기 제 2 소거 상태 및 상기 프로그램 상태로 프로그램하는 것은, 증가형 스텝 펄스 프로그램(ISPP, Incremental Step Pulse Program) 방식으로 수행되는 프로그램 방법.
  8. 불휘발성 메모리 장치의 프로그램 방법에 있어서:
    적어도 두 개의 프로그램 단계를 통해, 소거 상태의 메모리 셀들을 소거 상 태 및 적어도 하나의 프로그램 상태로 프로그램하고,
    상기 적어도 두 개의 프로그램 단계에서, 상기 소거 상태의 메모리 셀들의 문턱 전압은 단계적으로 가변되는 프로그램 방법.
  9. 제 8 항에 있어서,
    상기 적어도 두 개의 프로그램 단계에서, 상기 소거 상태의 메모리 셀들의 문턱 전압을 가변하기 위한 검증 전압의 변화량은 단계적으로 가변되는 프로그램 방법.
  10. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 프로그램 데이터를 프로그램하고, 상기 메모리 셀 어레이에 저장된 데이터를 읽도록 구성되는 읽기 및 쓰기 회로; 그리고
    상기 읽기 및 쓰기 회로를 제어하도록 구성되는 제어 로직을 포함하고,
    상기 제어 로직은 상기 프로그램 데이터에 기반하여 제 1 소거 상태의 메모리 셀들이 제 2 소거 상태 및 프로그램 상태로 프로그램 되도록 상기 읽기 및 쓰기 회로를 제어하는 불휘발성 메모리 장치.
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