KR20110020276A - 모노리식 집적 및 백사이드 컨택을 갖는 박막 태양 전지 - Google Patents

모노리식 집적 및 백사이드 컨택을 갖는 박막 태양 전지 Download PDF

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KR20110020276A
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솔렉슨트 코포레이션
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Abstract

본 발명은 모노리식 집적 및 백사이드 금속 컨택을 갖는 신규의 박막 광기전 소자 및 이러한 광기전 소자의 제조 방법을 개시한다. 본 발명에서 설명되는 신규의 방식은 소자 및 제조 방법을 박막 공정을 통해 완성할 수 있게 된다. 본 발명에 따른 태양 전지는 투명 도전 전극에서의 전류 손실 감소에 의해 대형 소자를 위한 증가된 출력을 제공한다.

Description

모노리식 집적 및 백사이드 컨택을 갖는 박막 태양 전지{THIN FILM SOLAR CELLS WITH MONOLITHIC INTEGRATION AND BACKSIDE CONTACT}
관련출원에 대한 교차 참조
본 출원은 2008년 6월 4일자로 출원된 미국 가특허 출원 번호 61/130,926 및 2008년 6월 7일자로 출원된 61/131,179에 대한 우선권을 주장하며, 상기 특허 출원은 그 전체 내용이 본 명세서에 원용되어 있다.
본 발명은 모노리식 집적 및 백사이드 컨택을 갖는 박막 태양 전지에 관한 것이다.
현재 태양 에너지 기술은 크게 결정형 실리콘 및 박막 기술로서 분류되며, 본 발명은 박막 태양 전지에 관련된다. 대략 90％의 태양 전지가 실리콘(단결정 실리콘 또는 다결정 실리콘)으로 제조된다. 결정형 실리콘(c-Si)은 대부분의 태양 전지에서 광흡수 반도체로서 사용되어 왔는데, 결정형 실리콘은 광의 흡수체로서 비교적 양호하지 못하며 상당한 두께(수백 ㎛)의 재료를 요구한다. 그럼에도 불구하고, 결정형 실리콘은 좋은 효율(13∼18％, 최대이론치의 1/2 내지 2/3)로 안정한 태양 모듈을 만들어 내며 미소전자 기반 지식으로부터 개발된 가공 기술을 사용하기 때문에 편리한 것으로 알려져 있다.
2세대 태양 전지 기술은 본 기술 분야에서 널리 인지되어 있는 용어인 "박막"을 기초로 하고 있다. 주된 박막 기술은 비정질 실리콘, 구리 인듐 갈륨 디셀레나이드(CIGS) 및 카드뮴 텔루라이드(CdTe)를 기초로 한다.
CdTe 박막 태양 전지는 다른 모든 태양 전지 기술에 비하여 제조가 매우 간단하고 최저 비용으로 제조될 수 있는 가능성을 갖는다. 16.5％의 효율을 가진 CdTe 태양 전지가 NREL(National Renewable Energy Laboratory)에 의해 시현되었다. 종래 기술의 CdTe 태양 전지는 3 mm 두께의 유리 기판 상에 CdTe를 증착시킴으로써 제조되고 다시 3 mm 두께의 커버 유리로 덮여진다. 따라서, CdTe 태양 전지는 더딘 피스 단위의(piece by piece) 제조 공정에 의해 제조된다. 또한, 이러한 CdTe 태양 전지는 매우 무겁고 주거용 지붕의 용도(태양 산업의 최대 판매 부분의 하나)로는 사용될 수 없다. 플렉서블 태양 전지는 경량이어서 무거운 유리 기판 상의 CdTe에서는 가능하지 않았던 주거용 지붕 용도로도 적합할 것이다.
박막 기술을 이용한 가장 효율적인 기판 아키텍처가 요구된다. Kaneka™, Sharp™, Schott Solar™ 및 Ersol™ 등의 다수의 회사가 원래는 평판 디스플레이 제조를 위해 개발된 a-Si를 증착하기 위한 상업적으로 입증된 CVD 공정을 채용하여 유리 기판 상에 비정질 실리콘 태양 전지를 제조하고 있다. Applied Material™ 등의 유리 기판 장비 회사가 유리 기판 상에 비정질-Si 태양 전지를 제조하기 위한 턴키(turn-key) 시스템을 제공하고 있다.
유리와 같은 투명 기판 상에 종래의 CdTe 및 비정질 실리콘 태양 전지를 제조하기 위해 수퍼스트라트 구조(superstrate configuration)가 이용된다. 유리 기판 상에 구성된 종래 기술의 박막 태양 전지 모듈은 전지를 고립시키고 이들을 직렬로 상호접속시키기 위해 레이저 스크라이브 공정과 기계식 스크라이브 공정의 조합을 이용함으로써 모노리식 방식으로 집적된다. 박막 태양 전지의 주요 단점 중의 하나는 이들 전지/모듈에 의해 생성된 전류 모두가 제한된 도전율을 갖는 투명 도전 전극을 통과해야만 함에 따라 이들 전지/모듈에 의해 생성되는 전류에 한계가 있다는 점이다. 그러므로, 모듈 당의 최대 달성 가능한 전류의 한계는 시스템 비용의 균형을 현저하게 증가시킴으로써 대형 태양 전지 시장에서의 박막 태양 전지의 사용을 심각하게 제한하고 있다. 이러한 문제를 해소하기 위해 실리콘 태양 전지에 백사이드 금속 컨택 기술(backside metal contact technique)이 이용된다. 그러나, 이들 기술은 유리 기판 상에 구성된 태양 전지를 위한 백사이드 컨택을 형성하는 것이 불가능하지는 않더라도 어렵기 때문에 유리 기판 상에 구성된 통상적인 수퍼스트라트 박막 태양 전지에 이용될 수 없다.
태양 전지를 위한 기판 구조는 불투명한 금속 호일 또는 반투명한 중합성 기판 등의 가요성 기판이 사용될 때에는 비정질 실리콘, CIGS 또는 CdTe 태양 전지를 구성하기 위해 사용된다. Solexant Corp.은 CdTe 기판 태양 전지를 위한 후면 컨택 형성에 대한 신규의 아이디어를 개시하였으며, 이에 대해서는 2009년 3월 2일자로 출원된 공동 양수되어 계류중인 미국 특허 출원 번호 12/380,638을 참조하기 바라며, 이 특허 출원의 전체 내용이 본 명세서에 원용되어 있다.
종래 기술은 또한 투명 컨덕터를 백사이드 금속에 접속하는 방법과 모노리식 집적을 조합한 절연 기판 아키텍처를 개시하고 있으며, 이에 대해서는 미국 특허 번호 제5,626,686호, 제5,733,381호, 제5,421,908호 및 제5,928,439호를 참조하기 바라며, 이들 특허는 그 전체 내용이 본 명세서에 원용되어 있다. 이들 디자인은 절연 기판을 이용한 태양 전지만을 대상으로 한다. 이들 장치는 도전성 기판을 대상으로 하지 않을 것이며, 도전성 기판을 고려할 때에 직면하는 문제점에 대한 해법을 제시하지 못한다.
도전성 기판은 종래 기술에 의해 이용될 수 있지만, 어떠한 것도 가요성 기판 상의 광기전 소자(photovoltaic device)용의 박막 흡수재를 이용한 직렬 상호접속 및 병렬 전류 수집과 도전성 기판을 통합하는 것을 성공하지 못하였다. CIGS 태양 전지는 흔히 도전성 기판 상에 구성되지만, 이들의 상호접속 아키텍처는 개량을 필요로 한다. Oderson 등의 일부 회사는 이들 박막의 롤을 1 cm 스트립으로 절단하고, 이들 스트립을 수동으로 부착하여 직렬 상호접속부를 생성한다. 이것은 노동력과 비용이 많이 소요되는 공정이다. 다른 종래 기술의 방법은, 흡수제층을 통과하는 비아(via)를 생성하고 이 비아를 도전성 페이스트로 채워 에미터 랩(emitter wrap)을 형성함으로써 투명 컨덕터를 후위 금속 전극에 접속시키며, 이에 대해서는 미국 특허 번호 제7,276,724호 및 미국 특허 공개 번호 2007/0186971를 참조하기 바라며, 상기 특허 및 공개 특허의 전체 내용이 본 명세서에 원용되어 있다.
CdTe 및 유사 흡수재를 이용한 절연 기판 상의 박막 태양 전지는 종래 기술로 알려져 있으며, 이에 대해서는 McCandless, B 등에게 허여된 미국 특허 제4,709,466호 및 Tyan, Y-S 등에게 허여된 미국 특허 제4,207,119호를 참조하기 바라며, 이들 특허의 전체 내용이 본 명세서에 원용되어 있다. United Solar Systems Corporation™에 의해 가요성 금속 호일 상에 구성된 비정질 실리콘 태양 전지는 모노리식 집적을 이용하고, 이들 모듈에서의 낮은 전류로 문제가 되고 있으며, 이에 대해서는 미국 특허 제6,803,513호를 참조하기 바라며, 이 특허의 전체 내용이 본 명세서에 원용되어 있다. 투명 도전 전극의 저항 한계를 극복하기 위해, United Solar Systems Corporation™은 번거롭고 비용이 많이 소요되는 공정을 이용하여 얇은 금속 배선을 투명 컨덕터의 표면에 부착하여 저항 손실을 최소화한다. 다른 직렬 상호접속 아키텍처를 갖는 금속 기판 또한 본 기술 분야에 공지되어 있으며, 이에 대해서는 미국 특허 제5,468,988호를 참조하기 바란다.
본 발명은 모노리식 집적 및 백사이드 금속 컨택을 갖는 박막 태양 전지를 형성하기 위한 신규의 방식을 개시한다. 본 발명에 의해 설명되는 혁신적인 방식의 한 가지 장점은 장치 및 구성 방법이 박막 공정을 통해 완전하게 이루어진다는 것이다. 본 발명에 따른 태양 전지는 TCO 층에서의 감소된 전류 손실에 의해 대형 장치를 위한 증가된 출력을 제공한다.
본 발명의 일구현예에서, 복수의 광기전 전지를 포함하는 광기전 소자를 제공하며, 상기 전지는 각각 투명 도전 전극, 윈도우층, 흡수제층, 저부 전극, 도전성 기판, 및 후위 전극을 독립적으로 포함하며, 상기 저부 전극과 상기 후위 전극은 기판의 반대 측면에 위치한다. 일구현예에서, 기판은 기판을 관통하여 연장하는 복수의 비아를 갖는다. 다른 구현예에서, 비아는 비아 내측의 박막 절연층에 의해 도전 기판으로부터 절연된다. 다른 구현예에서, 제1 전지의 저부 전극과 인접 전지의 후위 전극이 하나 이상의 제1 컨택을 통해 전기적으로 접속되며, 상기 하나 이상의 제1 컨택은 비아를 통과하여 연장하고, 제1 전지 저부 전극과 인접 전지 후위 전극은 도전성 기판을 통해 전기적으로 접속되지 않는다. 또 다른 구현예에서, 하나 이상의 제1 컨택은 비아 벽부 상의 연속 코팅을 포함한다. 또 다른 구현예에서, 하나 이상의 제1 컨택은 도전성 재료로 채워진 비아를 포함한다. 또 다른 구현예에서, 하나 이상의 전지는 하나 이상의 제1 컨택에 의해 인접 전지에 직렬 접속되며, 상기 하나 이상의 제1 컨택은 상기 하나 이상의 전지의 저부 전극과 인접 전지의 후위 전극 간의 전기 접촉을 이룬다. 또 다른 구현예에서, 후위 전극은 후위 전극을 통해 연장하는 스크라이브를 제1 컨택 부근에 포함하고, 상기 인접 전지는, 제1 컨택에 인접하여 위치되고 저부 전극을 통해 연장하는 스크라이브를 저부 전극에 포함한다. 또 다른 구현예에서, 제1 스크라이브는 투명 도전 전극을 통해 연장하며, 상기 제1 스크라이브는 제1 컨택에 인접하여 위치된다. 또 다른 구현예에서, 투명 도전 전극을 통해 연장하는 상기 제1 스크라이브는 윈도우층, 흡수제층 및 저부 전극층을 통해 연장한다. 또 다른 구현예에서, 제2 스크라이브는 투명 도전 전극을 통해 연장하고, 상기 제2 스크라이브는 제1 컨택에 인접하여 상기 제1 스크라이브의 반대측 상에 위치된다. 또 다른 구현예에서, 상기 제2 스크라이브는 윈도우층 및 흡수제층을 통해 연장한다. 또 다른 구현예에서, 상기 제1 스크라이브 및 제2 스크라이브는 실질적으로 서로 평행하다. 또 다른 구현예에서, 각각의 복수의 제2 컨택이 독립적으로 투명 도전 전극과 후위 전극 간의 병렬 접촉을 이루며, 상기 복수의 제2 컨택은 저부 전극으로부터 전기적으로 절연되고, 저부 전극이 후위 전극에 전기적으로 접속되지 않는다. 또 다른 구현예에서, 상기 제2 컨택과 상기 후위 전극은 비아 벽부 상의 연속 코팅을 통해 전기 접촉된다. 또 다른 구현예에서는, 적어도 2개의 전지 간의 직렬 접속을 이루기 위한 제1 컨택과, 전지 내의 병렬 접속을 이루기 위한 제2 컨택이 있다. 또 다른 구현예에서, 하나 이상의 제1 컨택 및 복수의 제2 컨택이 있으며, 상기 제1 컨택 및 상기 제2 컨택은 각각 기판을 통해 연장하는 도전성 재료의 박막층을 독립적으로 포함한다. 또 다른 구현예에서는 하나 이상의 제1 컨택, 복수의 제2 컨택, 및 제1 컨택 및/또는 제2 컨택 내측에 배치된 박막 절연층이 있다. 또 다른 구현예에서는, 하나 이상의 제1 컨택, 복수의 제2 컨택, 및 제1 컨택 비아 및/또는 제2 컨택 비아 내측에 배치된 박막 배리어층이 있다. 또 다른 구현예에서, 복수의 광기전 전지는 비선형 배열로 접속된다.
본 발명의 또 다른 구현예에서, 각각의 전지가 투명 도전 전극, 윈도우층, 흡수제층, 저부 전극, 절연성 기판, 및 후위 전극을 독립적으로 포함하는 복수의 광기전 전지를 포함하며, 상기 저부 전극과 상기 후위 전극이 상기 절연성 기판의 반대 측면 상에 위치하는, 광기전 소자가 개시된다. 또 다른 구현예에서, 절연성 기판은 기판을 관통하여 연장하는 복수의 비아를 갖는다. 또 다른 구현예에서, 제1 전지의 저부 전극과 인접 전지의 후위 전극을, 비아를 통해 연장하는 하나 이상의 제1 컨택을 통해 전기적으로 접속한다. 또 다른 구현예에서, 하나 이상의 제1 컨택은 비아 벽부 상의 연속 코팅을 포함한다. 또 다른 구현예에서, 하나 이상의 제1 컨택은 도전성 재료로 채워진 비아를 포함한다. 또 다른 구현예에서, 하나 이상의 전지는 하나 이상의 제1 컨택에 의해 인접 전지에 직렬로 접속되며, 상기 하나 이상의 제1 컨택은 상기 하나 이상의 전지의 저부 전극과 인접 전지의 후위 전극 간의 전기 접촉을 이룬다. 또 다른 구현예에서, 후위 전극은 제1 컨택에 인접하여 있는 스크라이브를 포함하고, 상기 스크라이브는 후위 전극을 통해 연장하며, 상기 인접 전지는 저부 전극에 있는 스크라이브를 포함하며, 상기 스크라이브는 제1 컨택에 인접하여 위치되고, 저부 전극을 통해 연장한다. 다른 구현예에서는, 투명 도전 전극을 통해 연장하는 제1 스크라이브가 있으며, 상기 제1 스크라이브는 제1 컨택 부근에 위치된다. 또 다른 구현예에서, 투명 도전 전극을 통해 연장하는 상기 제1 스크라이브는 윈도우층, 흡수제층 및 저부 전극층을 통해 연장한다. 또 다른 구현예에서, 투명 도전층을 통해 연장하는 제2 스크라이브가 있으며, 상기 제2 스크라이브는 제1 컨택에 인접하여 상기 제1 스크라이브의 반대측 상에 위치된다. 또 다른 구현예에서, 상기 제2 스크라이브는 윈도우층 및 흡수제층을 통해 연장한다. 또 다른 구현예에서, 상기 제1 및 제2 스크라이브는 실질적으로 서로 평행하다. 다른 구현예에서, 복수의 제2 컨택은 각각 독립적으로 투명 도전 전극과 후위 전극 간의 병렬 접촉을 이루며, 상기 복수의 제2 컨택은 저부 전극으로부터 전기적으로 절연되어, 저부 전극이 후위 전극에 전기적으로 접속되지 않는다. 또 다른 구현예에서, 상기 제2 컨택과 상기 후위 전극은 비아 벽부 상의 연속 코팅을 통해 전기 접촉하게 된다. 또 다른 구현예에서, 상기 제2 컨택과 상기 후위 전극은 도전성 재료로 채워진 비아를 통해 전기 접촉하게 된다. 또 다른 구현예에서, 2개 이상의 전지 간의 직렬 접속을 이루기 위한 제1 컨택 및 전지 내의 병렬 접속을 이루기 위한 제2 컨택이 있다. 또 다른 구현예에서, 하나 이상이 제1 컨택 및 복수의 제2 컨택이 있으며, 상기 제1 컨택과 상기 제2 컨택은 각각 기판을 통해 연장하는 얇은 도전성 재료층을 독립적으로 포함한다. 또 다른 구현예에서, 하나 이상의 제1 컨택, 복수의 제2 컨택, 및 제1 컨택 및/또는 제2 컨택의 내측에 배치된 박막 절연층이 있다. 또 다른 구현예에서, 하나 이상의 제1 컨택, 복수의 제2 컨택, 및 제1 컨택 비아 및/또는 제2 컨택 비아 내측에 배치된 박막 배리어층이 있다. 또 다른 구현예에서, 복수의 광기전 전지는 비선형 배열로 접속된다.
본 명세서에 개시된 장치의 흡수제층은 IV족 재료, II-VI족 화합물, III-V족 화합물, I-III-VI족 화합물, 및 유기 폴리머로 이루어진 군에서 선택된 재료를 포함한다. 또 다른 구현예에서, 흡수제층은 실리콘, 비정질 실리콘, 결정형 실리콘, 미정질 실리콘(microcrystalline silicon), 게르마늄 및 SiGe로 이루어진 군에서 선택된 재료를 포함한다. 또 다른 구현예에서, 상기 흡수제층은 CdTe, PbSe, PbTe, SnSe, SnS 및 SnTe로 이루어진 군에서 선택된 화합물을 포함한다. 또 다른 구현예에서, 상기 흡수제층은 GaAs 및 InP로 이루어진 군에서 선택된 화합물을 포함한다. 또 다른 구현예에서, 상기 흡수제층은 CIS 및 CIGS로 이루어진 군에서 선택된 화합물을 포함한다. 또 다른 구현예에서, 상기 흡수제층은 CdTe를 포함하고, 상기 윈도우층은 CdS를 포함한다.
본 발명의 또 다른 구현예에서, 기판에 복수의 홀을 제공하는 단계, 저부 전극과 후위 전극을 생성하기 위해 상기 기판의 각각의 측면 상에 금속 전극층을 증착하는 단계, 상기 홀을 상기 저부 전극으로부터 전기적으로 고립시키기 위해 상기 홀 중의 하나 이상의 홀의 원주로부터 상기 금속 전극층의 일부부을 스크라이브하는 단계, 인접 전지를 규정하기 위해 상기 저부 전극과 상기 후위 전극을 길이 방향으로 스크라이브함으로써, 인접 전지가, 저부 전극 스크라이브와 후위 전극 스크라이브 사이에 위치되는 하나 이상의 홀을 통과하는 하나의 전지의 저부 전극과 인접 전지의 후위 전극 사이의 하나 이상의 컨택을 통해 서로 전기 접촉하게 되는 단계, 흡수제층을 증착하는 단계, 및 투명 컨덕터층을 증착하는 단계를 포함하는 광기전 소자의 제조 방법이 개시된다. 다른 구현예에서, 홀의 일부를 코팅하는 단계와, 홀의 일부를 채우는 단계가 개시된다. 또 다른 구현예에서, 일련의 상호접속 비아(series interconnect via)의 일측면 상의 전지를 길이 방향으로 가로질러 상기 투명 도전 전극을 스크라이브하는 단계, 및 동일한 일련의 상호접속 비아의 반대 측면 상의 전지를 길이 방향으로 가로질러 상기 투명 도전 전극을 스크라이브하는 단계를 더 포함하며, 상기 스크라이브는 일련의 상호접속 비아에 인접하여 있고, 상기 스크라이브는 TCO 층을 제거하는, 광기전 소자의 제조 방법이 개시된다. 또 다른 구현예에서, 일련의 상호접속 비아의 일측면 상의 전지를 길이 방향으로 가로질러 투명 도전 전극을 스크라이브하는 단계를 포함하며, 상기 스크라이브가 일련의 상호접속 비아에 인접하여 있고, 상기 스크라이브가 TCO 층, 윈도우층, 흡수제층, 저부 전극층을 제거하며, 동일한 일련의 상호접속 비아의 반대측 상의 후위 접촉 전극을 스크라이브하는 단계를 더 포함하는 광기전 소자의 제조 방법이 개시된다. 또 다른 구현예에서, 투명 도전 전극으로부터의 원주 영역을 전류 수집 비아 주변의 저부 전극 아래까지로 스크라이브하는 단계를 더 포함하는 광기전 소자의 제조 방법이 개시된다.
도 1은 일련의 상호접속 소자와 접속되는 인접한 광기전 전지를 갖는 광기전 소자의 측면도이다.
도 2는 전류 수집 비아 및 직렬 상호접속 비아를 갖는 광기전 전지의 측면도이다.
도 2a는 절연 기판 상의 도 2의 전류 수집 비아의 확대 측면도이다.
도 2b는 절연 기판 상의 직렬 상호접속 비아의 측면도이다.
도 3은 전류 수집 비아를 갖는 광기전 전지의 부분 측면도이다.
도 4는 직렬 상호접속 비아와 접속된 인접 광기전 전지를 갖는 광기전 소자의 부분 측면도이다.
도 4a는 투명 도전 전극에서 스크라이브 패턴으로 고립되는 인접 광기전 전지를 갖는 광기전 소자의 부분 측면도이다.
도 5는 도전 기판 상의 인접 광기전 전지를 연결하는 일련의 상호접속 비아의 부분 측면도이다.
도 6은 도전 기판 상의 직렬 상호접속 비아 및 전류 수집 비아를 갖는 광기전 전지의 측면도이다.
도 7은 본 발명의 소자의 구성을 위한 기판의 평면도 및 대응하는 측면도이다.
도 8은 전류 수집 비아 및 일련의 상호접속 비아를 위한 홀을 갖는 기판의 평면도 및 대응하는 측면도이다.
도 9는 절연층의 생성 후의 평면도 및 대응하는 측면도이다.
도 10은 배리어층 증착 후의 평면도 및 대응하는 측면도이다.
도 11은 전면 전극 및 후위 전극 증착 후의 평면도 및 대응하는 측면도이다.
도 12는 저부 전극이 인접 전지 고립을 생성하도록 스크라이브되고 저부 전극이 전류 수집 비아를 고립시키도록 스크라이브된 후의 인접 전지를 갖는 광기전 소자의 평면도 및 대응하는 측면도이다.
도 13은 흡수제층 증착 후의 평면도 및 대응하는 측면도이다.
도 14는 윈도우층 증착 후의 평면도 및 대응하는 측면도이다.
도 15는 투명 도전 전극 증착 후의 평면도 및 대응하는 측면도이다.
도 16은 전면 및 배면 광기전 전지 고립 스크라이브의 생성 후의 평면도 및 대응하는 측면도이다.
도 17은 선형 패턴으로 연결된 복수의 전지를 갖는 광기전 소자를 도시하는 도면이다.
도 18은 타일 패턴으로 연결된 복수의 전지를 갖는 광기전 소자를 도시하는 도면이다.
도 19는 타일 직교 패턴으로 연결된 복수의 전지를 갖는 광기전 소자를 도시하는 도면이다.
도 20은 환형 패턴으로 연결된 복수의 전지를 갖는 광기전 소자를 도시하는 도면이다.
이하, 본 발명을 실시하는데 있어서 본 발명자들이 최상의 방법이라고 생각하는 구현예를 포함한 일부 구체적인 구현예를 참조하여 본 발명을 상세히 설명하기로 한다. 이러한 구체적인 구현예들은 첨부된 도면에 도시되어 있다. 본 발명이 이들 구체적인 구현예와 결부되어 설명되지만 이는 본 발명을 본 명세서에 기재된 구현예로만 한정하고자 하는 의도가 아니라는 점은 이해될 것이다. 오히려, 청구범위에 의해 정해지는 본 발명의 정신 및 범위 내에 포함될 수 있는 치환, 변형 및 등가물을 포함하고자 하는 의도인 것으로 이해되어야 한다. 하기 상세한 설명에서, 본 발명의 보다 완전한 이해를 위해 수많은 상세한 사항들을 기재하였다. 본 발명은 이러한 상세한 사항 중 일부 또는 전부가 없어도 실시될 수 있다. 본 출원의 상세한 설명과 청구범위에서 단수형 표현은 문맥상 명백하게 모순이 되지 않는 한 복수형도 포함한다. 달리 정의되어 있지 않은 한, 본 명세서에 사용된 모든 기술적인 용어 및 과학적인 용어들은 본 발명이 속하는 기술분야의 당업자들에게 통상적으로 이해되는 의미와 동일한 의미를 갖는다.
"광기전 소자"란 작동 환경에서 광을 전기로 변환할 수 있는 다층 구조물을 의미하는 것으로 사용된다. 본 명세서에 개시된 발명은 기판 또는 수퍼스트라트 구조를 이용한 태양 전지를 구성할 때에 적합하다. 광기전 소자는 리드, 접속부 등과 같은 소자를 실질적으로 이용하는데 필요한 어떠한 추가의 구조물도 가질 수 있다. 본 명세서에서 사용되는 바와 같은 "상기 전지가 각각 …을 독립적으로 포함한다"라는 표현은, "전지"가 "복수의 전지"이고, 복수의 전지를 이루고 있는 각각의 개별 전지가 기술된 층들을 포함할 수 있다는 것을 의미한다.
본 명세서에서 사용된 바와 같이, "광기전 전지"는 크게는 광전 변환이 가능한 장치의 일부로서 정의되며, 일반적으로 광기전 소자에서의 최저의 단위이다. 여기서, 전지의 경계는 각종 전극층에 존재하는 스크라이브의 위치에 의해 정해진다. 본 발명의 상이한 구현예는 다른 스크라이브 배치 및 다른 셀 아키텍처를 요구한다. 바람직하게는, 전지는 본 명세서에서 추가로 정의된 바와 같은 후위 컨택 전극과 저부 전극층에서의 스크라이브에 의해 분리된다. 바람직한 일구현예에서, 인접한 광기전 전지는 전지의 에지에 있는 상호접속 비아 부근의 저부 전극에서의 스크라이브에 의해 분리된다. 각각의 광기전 전지는 기판, 기판의 양측면(반대 측면)에 위치된 전극, 절연층, 배리어층, 흡수제층, 윈도우층 및 투명 도전 산화물 전극층을 포함하는 것이 바람직하다. 본 명세서에 개시된 광기전 전지층에 적합한 재료의 비제한적인 예는 Durstock, M 등이 발표한 "Materials for photovoltaics : symposium held Nov . 29- Dec . 2, 2004, Boston , MA , USA: Symposium proceedings/Materials Research Society v.836(2005)"에서 찾아볼 수 있으며, 이 문헌의 전체 내용은 본 명세서에 원용되어 있다. 본 명세서에 개시된 바와 같은 발명은 또한 탠덤 광기전 전지(tandem photovoltaic cell)에 적합하다. 본 발명에 유용한 탠덤 소자의 적합한 아키텍처는 "Preparation and Characterization of Monolithic HgCdTe / CdTe Tandem Cells" Mater. Res. Soc. Symp. Proc. Vol.836, p.265-270(2008)에 기술되어 있으며, 이 문헌의 전체 내용은 본 명세서에 원용되어 있다. 본 발명은 광기전 소자에 사용된 각각의 광기전 전지가 특유의 것이 될 필요가 없다는 것을 고려하였다. 이들 광기전 전지는 층 구조, 재료, 형상 등에 의해 변경될 수 있다.
"복수의 광기전 전지"라는 표현은 2개 이상의 광기전 전지를 의미한다. 전지는 서로 인접하게 배열되는 것이 바람직하다. 본 발명은, 어떠한 개수의 전지가 서로 직렬로 접속되어 광기전 전지의 상호접속을 위한 신규의 아키텍처를 제공한다는 것을 고려하였다. 바람직한 구현예에서, 하나의 전지의 저부 전극 및 인접한 전지의 후위 전극은 직렬 상호접속 비아를 제외하고는 전기 접촉되지 않는다.
"모노리식 집적"은 복수의 광기전 전지를 함께 연결하는 것을 의미한다.
본 발명의 비아를 생성하기에 적합한 홀은 "전류 수집 비아" 및 "직렬 상호접속 비아" 타입의 것이다. "비아"는 기판 내에서 홀이 되도록 사용되고 추후에 채워지게 되는 소자의 부분을 의미한다. "비아"는 또한 홀로 시작되는 것 이외의 다른 방법에 의해 형성될 수 있는 소자 내의 어떠한 다른 개구부 또는 구조물을 지칭할 수도 있다. 기판 홀은 먼저 펀칭, 드릴링 또는 다른 수단에 의해 기판 호일에 형성되며, 이들 홀의 크기는 동일할 수도 또는 상이할 수도 있으며, 약 25 내지 500 ㎛ 사이에서 균일한 것이 바람직하다. 다른 실시예에서, 전류 수집 홀은 직렬 상호접속 홀과는 상이한 크기를 갖는다. 전류 수집 홀은 서로 상이한 크기를 가질 수도 있으며, 직렬 상호접속 홀 또한 서로 상이한 크기를 가질 수 있다. 본 발명은 정방형 홀, 삼각 형상 홀, 복합 형상의 홀 등과 같은 어떠한 형상의 홀도 적합하게 될 것이라는 것을 고려하였다. 홀은 기판을 통해 연장한다. 기판 상의 홀의 패턴은 균일한 것이 바람직하지만, 원하는 어떠한 형상도 가능할 것이다.
"기판을 통해 연장하는"이라는 표현은 비아 또는 컨택이 기판 재료를 기판의 일 표면에서 반대 표면으로 이동시키는 것을 의미한다.
"일련의 상호접속 비아"는 홀 또는 비아를 의미하며, 일부 구현예에서는 홀 또는 비아 벽부 상의 전기 도전성 코팅, 또는 홀이나 비아 내의 전기 도전성 충전재를 통해 인접한 전지와 전기 접촉하는 광기전 전지의 "제1 컨택"을 지칭한다. "직렬(serial)"과 "일련의(series)"라는 표현은 본 명세서에서 서로 바꾸어 사용될 수 있다. 본 발명은 하나의 "일련의 상호접속 비아"가 인접 어레이를 접속하기 위해 사용되지만, 동일 어레이 상에 2개 이상의 일련의 상호접속 비아를 사용하는 것도 가능하다는 것을 고려하였다. 상호접속 비아는 전지의 TCO층 또는 인접 전지와 전기 접촉하지 않으며, 그에 따라 전기적으로 고립되는 것이 바람직하다. 일구현예에서, 고립은 상호접속 비아 부근 및/또는 둘레의 TCO층 상에 패턴을 스크라이브함으로써 달성될 수 있다. 또한, 박막은 절연체로서 증착될 수도 있으며, 또는 플러그가 TCO층 부근의 상호접속 비아 상의 및/또는 TCO층 부근의 상호접속 비아 내의 절연체로서 증착되어 고립을 행할 수도 있다.
"직렬 접속된"이라는 표현은 바람직하게는 서로 인접해 있는 2개의 전지가 직렬로 접속되는 것을 의미한다.
"전류 수집 비아"는 비아 또는 홀을 포함한 컨택을 의미하며, 후위 전극에서부터 TCO층까지 컨택을 갖는 광기전 전지 내의 "제2 컨택"으로도 지칭되며, 적어도 하나의 다른 "전류 수집 비아"와 병렬로 접속되는 것이 바람직하다. 이 표현은 또한 "전류 수집 홀"로서도 지칭된다.
본 발명의 광기전 전지와 함께 사용되는 흡수제층은 I-VI족, II-VI족, III-V족, 및 IV-VI족 화합물 및 IV족 반도체와 유기 반도체로 이루어진 군에서 선택된 광전 변환이 가능한 반도체 화합물을 포함하는 막을 포함한다. CdTe가 바람직하며, 우수한 열적 매칭 때문에 CdTe 증착을 위해 Mo가 가장 적합하다. CdTe를 위한 증착 방법은 근접승화법(closed-spaced sublimation), 스프레이 증착(SD), 스크린 프린팅, 및 일렉트로데포지션(electrodeposition)을 포함한다. 다른 흡수재는 CIGS와 같은 I-III-VI 화합물을 포함한다. CIGS는 CuInxGa1 - xSe (0≤x<1)이며, CIS, CISe, CIGSe, CIGSSe를 포함하는 CIGS와 같은, 당해 기술분야에서 알려진 재료의 패밀리가 여기에 포함된다. 본 발명에 사용하기에 적합한 유기 반도체는 폴리(3-헥실씨오펜) 또는 폴리(3-옥틸씨오펜) 및 당해 기술분야에 알려진 기타의 것을 포함하며, 이에 대해서는 예컨대 Drndic, M 등에 의해 2006년 2월 6일자로 출원된 미국 특허 공개 번호 20070102694를 참조하기 바라며, 이 공개 특허는 그 전체 내용이 본 명세서에 원용되어 있다. 흡수제층은 약 1 내지 10 ㎛ 사이의 두께를 갖는 것이 바람직하다.
본 발명과 결부하여 사용된 흡수제층과 접합부를 형성하도록 설계되어 본 명세서에 사용된 바와 같은 윈도우층은 n-형 재료를 포함하는 것이 바람직하다. 적합한 윈도우 재료로는 CdS, CdSe, ZnS, ZnSe 및 옥시설파이드가 있다. 현재 CdS는 CdTe와 최상의 이종접합을 형성하므로 바람직하다. 윈도우층은 50∼200 ㎚의 두께를 가질 수 있다. CdS는 스퍼터링 또는 기화(evaporation)와 같은 PVD 공정을 이용하여 증착될 수 있다.
본 발명에 따라 사용된 기판은 절연 재료 또는 도전성 재료를 포함할 수 있다. 기판으로는 도전성의 불투명한 금속 호일(스테인레스 스틸, 알루미늄 또는 구리), 가요성의 투명 폴리머 막(폴리이미드, 폴리아미드, 폴리에테르술폰, 폴리에테르이미드, 폴리에틸렌, 나프탈레이트, 폴리에스테르 등과 같은), 또는 강성의 투명 유리(보로실리케이트 또는 소다석회(soda lime))가 가능하다. 기판은 가요성을 갖는 것이 바람직하다. 기판의 두께는 요구된 최종 사용에 따라 어떠한 적합한 크기로 될 수도 있지만, 가요성 금속 호일에 대해서는 25∼250 ㎛, 가요성 폴리머 막에 대해서는 10∼100 ㎛, 또는 유리에 대해서는 1∼5 mm가 바람직하다.
본 발명에 따른 전극층은 투명 도전 전극, 저부 전극 및 후위 전극을 포함하며, 저부 전극 및 후위 전극은 금속 전극이고 기판의 반대 측면에 위치되는 것이 바람직하다. "기판의 일측면 상의 전극" 및 "반대 측면 상의 전극"이라는 표현은 전극과 기판 사이에 중간층이 있을 수도 있기 때문에 전극이 반드시 기판 바로 위에 위치되는 것을 의미하지는 않는다. 금속 전극에 적합한 재료는 Mo, Ti, Ni, Al, Nb, W, Cr 및 Cu를 포함하며, 반드시 이들로만 한정되지는 않는다. 그 중에서 바람직한 것은 Mo, Ti 또는 Ni이다. 금속 전극층 두께는 50 ㎚ 내지 2,000 ㎚의 범위를 가질 수 있으며, 250 내지 2,000 ㎚가 더욱 바람직하다. 금속층은 당해 기술분야에 알려진 물리적 증기 증착(Physical Vapor Deposition) 기술에 의해 증착될 수 있다. 이것은 실제로 기판 표면 상에 배치될 전극층으로 한정하지 않는다. 투명 도전 전극은 일반적으로 우수한 도전성 및 가시 스펙트럼의 높은 투명도를 갖는 n-형 재료이며, ZnO, ITO, SnO2, Cd2SnO4, In2O3 또는 Zn2SnO4로 이루어진 군에서 선택된 재료를 포함할 수 있다. ZnO의 광전자 특성(optoelectronic property)과 기계적, 열적 및 화학적 안정성 때문에 ZnO가 사용되는 것이 바람직하다. 필요한 경우 2개의 상이한 투명 도전 전극층이 조합으로 사용될 수 있고, 그에 따라 2개의 상이한 재료의 상이한 특성의 이점을 취할 수 있다. ZnO는 또한 미국 특허 제7,265,037호에 개시된 바와 같은 나노와이어를 포함할 수 있으며, 이 특허의 전체 내용이 본 명세서에 원용되어 있다.
본 발명은 다양한 인터페이스층이 광기전 전지에 제공되어 인접층 결정 구조, 마이크로구조, 격자 상수, 전자 친화도(electron affinity)/일함수, 열팽창 계수, 확산 계수, 화학적 친화도 및 이동도, 기계적 부착 및 이동도, 인터페이스 응력, 결함 및 인터페이스 상태, 표면 재결합 중심 등을 매칭시킬 수 있다는 것을 고려하였다. 본 명세서에의 "인터페이스층"은 흡수제층과 윈도우층 사이 또는 흡수제층과 저부 전극 사이의 층 또는 복수의 층을 포함하는 의미로 사용된다. 그러므로, "인터페이스층"은 1개, 2개, 3개, 4개, 5개 또는 그 이상의 층으로 된 복수층의 세트 뿐만 아니라 단일층을 포함하는 것으로 정의된다. 각각의 층 또는 층들은 박막, 나노입자, 소결된 나노입자 또는 이들의 하나 이상의 조합을 독립적으로 포함할 수 있다. 또한, 본 발명은, 상이한 화학적 조성의, 나노입자, 소결된 나노입자 및/또는 박박을 포함하는 층뿐만 아니라 동일한 그레인 크기 및/또는 상이한 그레인 크기를 가진 필름을 포함하는 복수의 인터페이스층을 포함한다. 전극층과 흡수제층 사이의 인터페이스층에 적합한 재료의 예에는 2009년 3월 13일자로 출원되어 공동 양수되고 현재 계류 중인 미국 특허 출원 번호 12/381,637에 개시된 재료 및 층이 포함되며, 이 특허 출원의 전체 내용이 본 명세서에 원용되어 있다. 일부 구현예에서는, 특히 흡수제층과 윈도우층 사이에, 2009년 3월 24일자로 출원되어 공도 양수되고 현재 계류 중인 미국 특허 출원 번호 12/383,532에 교시된 바와 같은 인터페이스층을 포함하는 것이 유용할 수도 있으며, 이 특허 출원의 전체 내용이 본 명세서에 원용되어 있다.
본 발명에 적합한 배리어층은 유리, 질화물, 산화물, 탄화물 또는 이들의 혼합물을 포함할 수 있으며, 약 50∼500 ㎚의 두께를 가질 수 있다. 배리어층은 필요한 경우에 이용되며, 오염물 확산에 대한 추가의 보호를 제공한다. 절연 기판이 사용될 때에는, 저부 산화물층 위가 아닌 상단 산화물층 상에 배리어층이 도포되는 것이 바람직하다. 도전 기판이 사용될 때에는, 상단 산화물층 및 저부 산화물층 상에 배리어층이 도포되는 것이 바람직하며, 배리어층 재료가 또한 홀 또는 비아의 내측을 얇고 실질적으로 균일하게 코팅한다.
본 발명에 적합한 절연층 재료는 금속 산화물, TiO2, ZnO, CuO, Cu2O, 및 지르코늄, 란탄, 니오븀, 주석, 인듐, 인듐 주석(ITO), 바나듐, 몰리브덴, 텅스텐, 스트론튬 등의 산화물과 같은 무기 재료를 포함한다. 또한, I-VI족, II-VI족, III-V족, 및 IV-VI족 화합물, IV 반도체 및 유기 반도체로 이루어진 군에서 선택된 재료가 바람직하다. "비아 내측의 얇은 절연층"이라는 표현은 홀 또는 비아의 내경 정도로 두껍게 될 수 있는 두께를 갖는 층을 의미한다. 이 두께는 더 작은 것이 바람직하며, 바람직하게는 2∼20 ㎛, 더욱 바람직하게는 2∼10 ㎛이다.
"층을 형성하는"이라는 표현은 PVD, CVD, 기화 및 승화를 포함한 증착 단계, 에칭 단계, 반응 단계, 스크라이브 단계, 층을 생성하거나 층에 추가하는 단계, 또는 이미 제공된 층에 작용하는 단계를 의미한다. 본 명세서에 개시된 층을 형성하는데 적합한 기술은 2009년 3월 2일자로 출원되어 공동 양수되고 현재 계류 중인 미국 특허 출원 번호 12/380,638에 개시된 롤 투 롤 연속 공정(roll to roll continuous process)이 포함되며, 이 특허 출원의 전체 내용이 본 명세서에 원용되어 있다.
"스크라이브"라는 표현은 명사로 사용될 때에는 일반적으로 레이저 패터닝에 의해 제거되거나 절단된 부분을 의미한다. 본 발명과 함께 사용하기에 적합한 스크라이브 기술은 기계 장치 또는 레이저를 포함한다.
"표면 처리"라는 표현은 습식 에칭, 건식 에칭, 스퍼터링, 환원, 전기화학(electrochemical), 열처리 및 이온 밀링 등의 공정을 포함하는 것을 의미한다. 이들 예는 단지 예시에 불과하며, 전체를 총망라한 것은 아니다.
본 발명은 나노입자 및/또는 소결된 나노입자가 본 발명의 광기전 전지에 유용하다는 것을 고려하였다. 본 발명에 유용한 종에는 I-VI족, II-VI족, III-V족, 및 IV-VI족 화합물을 포함하는 화합물 반도체와 IV족 반도체가 포함된다. 이 종에는 또한 CIGS와 같은 I-III-VI 화합물도 포함된다. CIGS는 CuInxGa1 - xSe (0≤x<1)이며, 이러한 화합물로는 CIS, CISe, CIGSe, CIGSSe를 포함한 CIGS로서 당해 기술분야에서 알려진 재료의 패밀리가 있다. 본 명세서에서 사용되는 구형 나노입자는 약 1∼100 nm, 바람직하기로는 약 2∼20 nm의 크기를 가지고 있다. 본 발명에서는, 본 명세서에서 사용되는 "나노입자"가 구형 또는 실질적으로 구형인 입자들로만 제한되는 것이 아니고 테트라포드(tetrapod), 벤트로드(bentrod), 나노와이어, 나노로드, 입자, 중공형 입자, 단일 재료, 합금 재료, 균질 재료, 및 비균질 재료 등의 다양한 형태의 나노구조물을 포함하는 것으로 이해된다. 나노입자의 크기는 다양하지만, 입자가 길다란 구조를 가지는 경우, 즉 나노로드 구조인 경우에는 나노로드가 약 100 nm 이하의 길이와, 1∼20 nm 이하, 바람직하기로는 약 5 nm의 직경을 가지는 것이 바람직하다.
본 발명에 따른 나노입자 또는 소결된 나노입자는 코어 또는 코어/쉘 또는 코어/쉘/쉘 또는 코어/쉘/쉘/쉘 구조를 가질 수 있다. 코어 및/또는 쉘은 반도체 재료로 되어 있을 수 있으며, 이들의 예로는 II-VI족(ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, MgTe 등) 및 III-V족(GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, AlAs, AlP, AlSb, AlS 등), IV-V족 화합물 및 IV족(Ge, Si) 재료 및 그 합금 또는 그 혼합물 등이 있으며, 이들로만 제한되는 것은 아니다. Type II 헤테로구조(S. Kim, B. Fisher, H.J. Eisler, M. Bawendi, Type-II quantum dots: CdTe/CdSe(core/shell) and CdSe/ZnTe(core/shell) heterostructures, J. Am. Chem. Soc. 125(2003) 11466-11467, 이 문헌의 내용은 원용에 의해 본 명세서에 포함됨) 및 합금형 퀀텀 도트(X.H. Zhong, Y.Y. Feng, W. Knoll, M.Y. Han, Alloyed ZnxCd1-xS nanocrystals with highly narrow luminescence spectral width, J. Am. Chem. Soc. 125(2003) 13559-13563, 및 R.E. Bailey, S.M. Nie, Alloyed semiconductor quantum dots: tuning the optical properties without changing the particle size, J. Am. Chem. Soc. 125(2003) 7100-7106, 이 문헌의 내용은 원용에 의해 본 명세서에 포함됨)가 적합한 것으로 고려된다. 나노입자 또는 소결된 나노입자는 입자 상에 부착된 코팅 또는 리간드(ligand)를 가질 수 있다. 전술한 재료들 중 대부분이 퀀텀형이지만, 본 발명에 있어서 나노입자가 퀀텀형으로 제한될 필요는 없다.
"전기 절연"이라는 표현은 적어도 10 ㏀/square의 저항을 갖는 것을 의미한다.
"전기 도전"이라는 표현은 100 Ω/square 미만의 저항을 갖는 것을 의미한다.
일구현예에서, 광기전 소자는 기판을 제공하고 그 안에 홀의 세트를 생성함으로써 제조될 수 있다. 이들 홀의 세트는 직렬 상호접속을 위해 이용될 것이고, 다른 세트의 홀이 투명 컨덕터 전극 및 백사이드 전극(전류 수집 비아)과의 접촉을 형성하기 위해 이용될 것이다. 도전 기판이 사용되면, 홀이 최초로 생성되고, 후속하여 전면, 후면 및 홀의 벽부 상의 절연층이 생성된다(절연 기판이 사용되는 경우에는 이 단계는 필요하지 않을 것이다). 금속층이 전면 및 후면 양자를 덮고 또한 직렬 상호접속 비아 및 전류 수집 비아를 완전히 채우거나(필디드 비아(filled via)) 또는 측벽을 코팅하는(코티드 비아(coated via)) 중의 하나를 행함으로써 직렬 상호접속 비아 및 전류 수집 비아를 통해 전면 금속과 배면 금속 사이에 접촉을 형성하도록, 전면과 배면 상에 도전 금속층이 증착된다. 저부 전극 금속과 배면 접촉 전극은 레이저로 스크라이브되어 주변 전지 고립(neighboring cell isolation)이 생성된다. 저부 전극 스크라이브 및 후위 접촉 전극 스크라이브는 인접한 전지의 직렬 접속을 허용하도록 직렬 상호접속 비아 주변을 오프셋한다. 전류 수집 비아 주변의 금속은 이들 홀 주변의 저부 전극 금속을 스크라이브하는 레이저에 의해 제거되어, 이들 홀이 전지 내의 연속 전면 금속 표면(contiguous front metal surface)과 접촉하게 되는 것을 고립시킨다. 전류 수집 비아가 코티드 비아이면, 그 후 인터페이스층, 흡수제층, 윈도우층, 및 TCO가 증착되고, 전지를 고립시키도록 스크라이브된다. 전류 수집 비아가 필디드 비아가면, 인터페이스층, 흡수제층 및 윈도우층이 그 후에 증착되고, 이들 층의 영역이 스크라이브되어(기계 또는 레이저에 의해) 전류 수집 비아 상의 및 전류 수집 비아 주변의 이들 층을 제거하여 필디드 비아를 노출시킨다. 투명 도전 산화물층이 그 후 증착되고, 후속하여 인접 전지를 고립시키도록 스크라이브된다.
이하에서는 도면을 참조하여 본 발명을 설명한다. 구현예에서, 아래에 기술되는 재료 및 범위는 단지 예시일뿐이며, 다른 언급이 없다면 이러한 것으로 한정하거나 전체를 망라하는 것으로 의미하지 않는다.
실시예 1 : 직렬 상호접속 및 후위 금속 컨택을 갖는 가요성 절연 기판 상의 박막 CdTe 태양 전지
도 1을 참조하면, 본 발명의 일구현예에 따른 광기전 소자(101)의 횡단면도가 도시되어 있다. 광기전 전지(102a, 102b, 102c)가 도시되어 있으며, 인접한 전지(102a, 102b)가 직렬 상호접속 비아(103)로 상호접속되어 있다. 비아(103a)의 세부구성은 도 2b에 확대되어 도시되어 있다. 광기전 전지(102a, 102b)는 스크라이브(104a, 104b)에 의해 분리되어 있다. 저부 전극(112)을 관통하는 스크라이브(104a)는, 후위 컨택(107) 내의 스크라이브(105)와 함께, 상호접속 비아(103)에 의해 접속된 인접 전지를 전기적으로 고립시키도록 작용한다. 스크라이브(104a)는 비아(103)에 인접하여 있으며, 비아(103)를 전지(102a)의 하부 전극과의 전기 접촉으로부터 고립시키지만, 전지(102a)의 후위 전극(107a)에 대한 비아(103) 컨택(도시하지 않음)을 통해 전지(102b)의 저부 전극과의 전기 접촉에 의해 전지(102a)와 전기 접촉하게 된다. 홀(106a, 106b)은 후위 전극층(107)과 전기 접촉하는 전류 수집 비아(도시하지 않음)의 상단을 형성한다. 도 1에서, 각각의 전지는 후위 금속 전극(107), 하위 산화물층(108), 기판(109), 상단 산화물층(110), 배리어층(111), 저부 전극(112), 흡수제층(113), 윈도우층(114) 및 전면 전극(투명 컨덕터층 또는 투명 도전 전극)(115)과 같은 층 구조물을 가지며, 실시예 2에서 기술되는 공정에 따라 구성된다.
실시예 2 : 필디드 비아를 갖는 후위 금속 컨택 및 직렬 상호접속부를 갖는 가요성 절연 기판 상의 박막 CdTe 태양 전지
본 발명에 따라 태양 전지를 제조하는 공정을 도 1 내지 도 3을 참조하여 설명한다. 절연 기판(109)에는 다양한 직경을 갖는 복수의 홀(106a, 106b, 106c, 106d)이 제공되어 있다. 홀은 홀의 재료, 크기, 형상 및 개수에 따라 어떠한 적절한 방식으로도 형성될 수 있다. 홀 간의 간격은 상이하게 될 수 있다. 일구현예에서, 직렬 상호접속 홀은 직교 방향 또는 길이 방향으로 100 cm 떨어져 분리된 행에서 호일 상에 가로 방향으로 10 cm 떨어져 펀칭된다. 전류 수집 홀의 행은 x 방향 및 y 방향 모두에서 1 cm의 간격으로 직렬 접속 홀의 행들 사이에 펀칭된다. 저항을 최소화하기 위해 전류 수집 비아 사이의 간격을 최소화하지만 유효 전류 생성 면적이 축소되지 않도록 하기 위해 컨택의 개수를 최소화는 것이 바람직하다.
필요한 경우, 기판(109)은 상부측이 SiO2와 같은 50∼500 ㎚ 두께의 상단 산화물층(110)으로 코팅되고, 하부측이 저부 산화물층(108)으로 코팅되어, 어떠한 오염물이 기판에서부터 활성층 내로 확산하는 것을 방지한다.
필요한 경우, 50∼500 ㎚ 두께의 옵션의 배리어층(111)이 상단 산화물층(110) 상에 증착되어 오염물 확산에 대한 추가의 보호를 제공할 수 있다. 질화티타늄이 바람직하다. 도전 금속이 전면 및 배면에 증착되어, 배리어층(111)(존재하는 경우)의 상단 상의 저부 전극층(112)과, 저부 산화물층(108)에 부착되고 기판(109)의 반대측에 있는 후위 전극층(107)을 형성한다. 바람직한 전극 재료는 약 50∼2,000 ㎚의 두께를 갖는 Mo이다. 일구현예에서, 비아를 완전하게 채우거나 또는 측벽(도시하지 않음)을 코팅함으로써 비아(203)를 통해 후위 전극층(107)과 저부 전극(112) 사이에 접촉이 이루어진다. 후위 전극층(107, 207) 및 저부 전극(112, 212)은 이웃하는 전지 고립을 생성하기 위해 직렬 상호접속 비아(103, 203)의 양측면 상에 스크라이브된다(105, 205). 이에 의해 인접 전지의 후위 금속 전극이 서로 고립된다.
1∼10 ㎛의 두께를 갖는 CdTe를 포함하는 흡수제층(113, 213)이 저부 전극층(112, 212) 상에 증착된다. 저부 전극층(112, 212)은 비아 또는 비아의 측벽 상에 증착된 어떠한 재료가 저부 전극(112)으로부터 전기적으로 고립되도록 전류 수집 홀(216) 둘레의 영역을 정하기 위해 스크라이브(217a, 217b, 317a, 317b)된다. 일구현예에서, ZnTe와 같은 재료를 포함하는 인터페이스층(도시하지 않음)이 흡수제층(113)을 증착하기 전에 저부 전극층(112) 상에 50∼500 ㎚ 두께로 증착될 수 있다. 일구현예에서, 흡수제층(113)은 스퍼터링, 또는 CSS(close space sublimation), VTD(vapor transport deposition), 기화, CSVT(close space vapor transport)와 같이 이러한 목적을 위해 본 기술 분야에 알려진 다른 물리적 증기 증착(PVD) 방법에 의해 증착되거나, 또는 화학적 증기 증착(CVD) 방법에 의해 증착될 수 있다.
도 2는 도 1에 도시되지 않은 다른 외형적 특징을 갖는 도 1의 전지(102b)의 보다 구체적인 도면이다. 전류 수집 비아(216) 및 직렬 상호접속 비아(203)와 전류 수집 홀(206a, 206b)을 갖는 광기전 전지(202)를 구성하는 공정에 이어서, 약 50∼200 ㎚의 두께를 갖는 윈도우층(214)이 흡수제층(213) 상에 증착된다.
도 2를 참조하면, 약 100∼1000 ㎚의 두께를 갖는 ZnO와 같은 산화물을 포함하는 투명 도전 전극(215)이 윈도우층(214) 상에 증착된다. 투명 도전 전극(215)은 전류 수집 홀 내의 금속과 접촉하고, 후위 컨택을 생성한다. 최종적으로, ZnO 및 후위 전극은 백사이드 금속 컨택을 갖는 일련의 접속 전지를 형성하도록 스크라이브(205)된다.
도 2a는 비아(216)의 확대도(219)이며, 전류 수집 비아(216) 상의 코팅들을 상세하게 도시하고 있다. 이러한 소자를 위한 증착 공정은 비아 내측의 층형 구조를 발생한다. 후위 금속 전극(207) 증착 공정은 전기 도전성 재료의 비아(216) 내측 벽부 코팅(220)을 발생한다. 비아 내측 챔버로부터 외측에는, 모든 방향에서 아래로 연장하여 후위 금속 전극층(207)과 전기 접촉하는 투명 컨덕터층(221)이 있다. 일부 구현예에서, 코팅(220)이 투명 컨덕터층의 비아 코팅(222)과 접촉을 이룰 수 있고, 코팅층(221)이 후위 전극(207)까지 연장하여 전기 접촉할 필요는 없다. 비아층(225)(및 그에 따라 저부 전극)이 전류 수집 튜브 둘레의 전기 절연 영역을 형성하여 전류 수집 튜브를 저부 전극(212)으로부터 절연시키는 스크라이브(217a, 217b)에 의해 전류 수집 비아(216)로부터 전기적으로 고립된다. 또한, 윈도우층을 포함하는 층(223) 및 흡수재의 비아 벽부 층(224)이 전류 수집 비아(216)를 절연한다. 도시된 바와 같은 스크라이브(217a, 217b)가 실제로는 하나의 환형 스크라이브의 횡단면의 2개의 단부라는 것에 유의하기 바란다. 비제한적인 일구현예에서, 스크라이브는 전류 수집 홀의 외측 둘레로부터 100 ㎛ 폭을 갖는다. 스크라이브의 크기는 사용된 재료, 비아의 형상 및 다른 요인에 따라 공학적으로 명백하게 변화될 수 있다.
도 2b에는 비아(203)의 세부구성(203a)이 도시되어 있다. 도 2b는 절연 기판 상의 직렬 상호접속 비아(103a, 203a)의 확대도를 도시하고 있다. 직렬 상호접속 비아(203)는 저부 전극(211)에서의 스크라이브(231) 및 후위 금속 전극(207)에서의 스크라이브(205)에 의해 분리된 2개의 인접한 광기전 전지(202a, 202b)를 접속시킨다. 비아(203)는 얇은 산화물 재료층(227), 배리어층(226) 및 금속층(225)을 갖는다. 비아(203)의 상단 절단 도면은 또한 각각 투명 컨덕터 재료, 윈도우 재료 및 흡수 재료를 포함하는 비아 내부 층(222, 223, 224)을 보여주고 있다. 고립 스크라이브(205)의 좌측편 상의 전극(207)에 전기적으로 접촉되는 비아 코팅(225)을 통해 전지(202b)의 저부 전극에서부터 전지(202a)의 후위 전극층(207)까지 접촉이 이루어진다. 비아 벽부 층(226, 227)은 처리 동안의 오염물 확산을 감소시키는데 도움을 준다.
도 3은 각각의 전류 수집 비아(도시하지 않음)의 상단을 형성하는 전류 수집 비아 개구부(306a, 306b)를 갖는 광기전 전지(302) 내에 병렬로 접속된 2개의 전류 수집 비아(316a, 316b)의 횡단면도이며, 전류 수집 비아를 저부 전극층으로부터 고립시키기 위한 스크라이브에 대한 다른 실시예를 보여주고 있다. 스크라이브(317a, 317b)는 전류 수집 비아(316b)를 저부 전극(312)으로부터 둘레 방향으로 절연시킨다. 다른 구현예에서, 윈도우층(314), 흡수제층(313), 및 저부 전극층(312)은 전류 수집 홀 둘레에 스크라이브되어(318a, 318b), 전류 수집 비아(316a) 둘레에 연장하는 스크라이브를 보여주는 접촉 영역(318a, 318b)을 개방시킨다. 본 발명은 하나 또는 양자의 스크라이브 아키텍처가 동일한 소자에 동시에 사용하기에 적합하다는 것을 감안하였다.
실시예 3 : 직렬 상호접속 및 후위 금속 컨택을 갖는 가요성 도전 기판 상의 박막 CdTe 태양 전지
도 4를 참조하면, 직렬 상호접속 비아(403)에 의해 접속된 광기전 전지(402a)와 인접 광기전 전지(402b)를 갖는 본 발명의 일구현예에 따라 설계된 광기전 소자가 개시되어 있다. 각각의 전지(402a, 402b)는 저부에서부터 상단으로의 순서로 적어도 이하의 층구조를 갖는 것이 바람직하다: 후위 금속 전극(407), 하위 배리어층(430), 하위 산화물층(408), 기판(409), 상단 산화물층(410), 상단 배리어층(411), 저부 전극(412), 흡수제층(413), 윈도우층(414), 및 투명 컨덕터층(415). 홀(406a, 406b)은 각각 전류 수집 비아(416a, 416b)의 상단에 있는 개구부를 형성한다. 전류 수집 비아(416a, 416b)는 각각 인접 광기전 전지(402b, 402a)에 있으며, 직렬 접속 비아(403)에 의해 직렬로 상호접속된다. 후위 전극(407) 스크라이브(405)와 저부 전극(412) 스크라이브(431)는 인접 전지를 분할한다. 투명 컨덕터층(415)은 직렬 상호접속 비아(403)(및 도시하지 않은 다른 상호접속 비아)를 고립시키고 인접 전지를 규정하기 위한 스크라이브(432)를 갖는다. 전류 수집 비아(416a)는 비아(416a, 416b)를 저부 전극(412)으로부터 고립시키기 위해 저부 전극층(412)을 통과하는 환형 스크라이브(417a, 417b)를 갖는다. 일구현예에서, 스크라이브(417a)는 저부 전극층의 증착 후의 비아의 내경보다 대략 100 ㎛ 더 넓다. 전류 접속 비아(416b)는 비아를 저부 전극(412)으로부터 고립시키기 위해 금속층(412)을 통과하는 환형 스크라이브(417)를 갖는다.
도 4에 도시된 실시예에서, "광기전 전지"는 3개의 스크라이브를 기준으로 하여 규정된다. 스크라이브(432)는 투명 컨턱터 전극을 통과하여 전지(402a, 402b)의 상단부를 분리한다. 스크라이브(431)는 저부 전극에서 전지(402a, 402b)를 분리한다. 본 구현예에서와 같이, 투명 컨덕터층(415) 및 저부 전극층(412)을 통과하는 스크라이브(432, 431)가 오프셋될 때, 즉 스크라이브가 연결되지 않을 때, 저부 전극층에 영역(440)이 생성된다. 이 영역 및 그 위의 영역은 스크라이브의 폭에 따라 광전 변환을 행할 수 있고, 전지의 수율을 증가시킨다. 그러므로, 본 구현예에서는, 스크라이브(432)를 실현 가능한 만큼 얇게 만드는 것이 이롭다. 일구현예에서, 스크라이브(435, 436)를 가능한 한 서로에 대해 또한 비아(403)에 대해 인접하도록 위치시키는 것이 바람직하다.
도 4a는, 직렬 접속 비아(403)가 투명 컨덕터층, 윈도우층, 흡수제층 및 저부 전극을 통해 연장하는 스크라이브(435) 및 단일 투명 컨덕터층을 통해 연장하는 스크라이브(436)를 이용하여 고립되지만, 필요한 경우 윈도우층, 흡수제층 및 임의의 제공된 인터페이스층을 포함한 복수층을 통해 연장할 수 있고 저부 전극층을 통과하여 연장하지는 않는 것이 바람직한 본 발명의 다른 구현예를 예시하고 있다.
도 5는 도 4의 직렬 상호접속 비아(403)의 확대도를 도시한다. 직렬 상호접속 비아(503)는 저부 전극(511)에서의 스크라이브(531) 및 후위 금속 전극(507)에서의 스크라이브(505)에 의해 분리된 2개의 인접 광기전 전지를 연결한다. 비아는 얇은 절연 재료층(527), 배리어층(526) 및 금속층(525)을 갖는다.
도 6은 도 4의 소자의 전류 수집 방식의 다른 구현예를 도시한다. 전류 수집 비아(616a, 616b)는 원주 스크라이브(617a, 617b)에 의해 앞쪽 전극으로부터 전기적으로 고립된다. 스크라이브(632)는 투명 전극층(615)으로부터 직렬 상호접속 비아(603)를 고립시키기 위한 채널을 생성한다.
실시예 4 : 직렬 상호접속 및 후위 금속 컨택을 갖는 가요성 도전 기판 상에 박막 CdTe 태양 전지를 구성하는 방법
도 7을 참조하면, 요구된 도전성 재료를 갖는 기판 709a(평면도) 및 709b(측면도)가 제공된다. 도 8은 전류 수집 비아 홀 806a(평면도) 및 806b(측면도)를 도시하며, 약 25∼500 ㎛의 선택된 크기를 갖는 직렬 상호접속 홀 837a(평면도) 및 837b(측면도)가 비아를 생성하기 위해 그 안에 형성되어 있다. 일구현예에서, 직렬 상호접속 홀(837a)은 x 및 y 방향 양쪽으로 100 cm 이격되어 있다. 전류 수집 홀(806a)은 x 및 y 양쪽 방향에서 1 cm의 간격으로 직렬 접속 홀 사이에 펀치된다. 도 9는 기판 909a(평면도) 및 909b(측면도)가 상단 산화물층 910a(평면도) 및 910b(측면도) 및 저부 산화물층(908b)(측면도)으로 코팅되는 옵션의 실시예를 도시한다. 비아는 산화물층 재료로 내부적으로 코팅된다(927). 알루미늄 기판이 사용될 때에는, 양쪽 표면 위와 홀의 내측에 알루미늄 산화물층(2∼20 ㎛)을 생성하여 절연 표면 및 절연 홀을 생성하기 위해 양극산화(anodization) 기술이 이용될 수 있다. 스테인레스 스틸 기판이 이용될 때에는, 홀 내측 벽부가 산화물층으로 완전히 덮여져 절연 홀을 생성하기 위해 기판의 상면 및 저면 상에 또한 홀 벽부를 따라 알루미늄 산화물 또는 규소 산화물이 증착될 수 있다. 도 10은 배리어층 1011a(평면도) 및 1011b(측면도)와 1030(저부 배리어층)이 증착된 후에 상단 산화물층 1010(측면도) 및 저부 산화물층 1008(측면도) 위와 비아(1021) 내측에 증착되는 옵션의 구현예를 도시한다. 도 11은 50∼2,000 ㎚ 사이, 바람직하게는 250∼2,000 ㎚의 두께를 갖는 Mo과 같은 재료를 포함하는 후위 금속 전극층(1107)과 저부 전극 1112a(평면도) 및 1112b(측면도)가 추가된 것을 도시하고 있다. 바람직한 구현예에서, 이 재료는 또한 비아(1125)의 내측을 코팅한다. 도 12는 인접 전지(1202a, 1202b)를 규정하기 위해 금속 전극층이 스크라이브(1231a, 1231b)된다는 것을 도시하고 있다. 일구현예에서, 스크라이브는 100cm×100cm 전지를 생성하기 위해 100 cm 떨어지게 된다. 저부 전극(1212a)(평면도)으로부터 전류 수집 비아를 고립시키기 위해 전류 수집 홀(1206) 둘레에 원주 스크라이브 1217(평면도), 1217a 및 121b(측면도)가 이루어진다. 스크라이브는 전류 수집 홀의 내경보다 대략 100 ㎛ 더 넓은 것이 바람직하다.
도 13은 약 1∼10 ㎛ 사이의 두께를 갖는 CdTe를 포함하는 것이 바람직한 흡수제층 1313a(평면도) 및 1313b(밑면도)의 증착을 도시하고 있다. 필요한 경우, ZnTe와 같은 인터페이스층(도시하지 않음)이 CdTe 흡수제층을 증착하기 전에 Mo 상에 500 ㎚ 두께로 증착될 수 있다. 도 14는 바람직하게는 약 50∼200 ㎚ 사이의 두께를 갖는 CdS를 포함하는 것이 바람직한 윈도우층 1414a(평면도) 및 1414b(밑면도)의 증착을 도시하고 있다. 이들 층은 전류 수집 홀 바로 위에서 스크라이브되어 이들 홀에서의 접촉 영역을 개방하도록 된다. 하나의 비제한적인 구현예에서, 스크라이브는 전류 수집 홀보다 100 ㎛ 더 넓다. 스크라이브의 크기는 사용되는 재료에 좌우되어 명백하게 공학적으로 변경된다. 도 15는 ZnO를 포함하고 약 100∼1000 ㎚인 것이 바람직한 투명 도전 산화물층 1515a(평면도) 및 1515b(밑면도)의 증착을 도시하고 있다. 투명 도전 산화물층은 전류 수집 홀 내의 금속과 접촉하고, 후위 컨택을 생성한다. 도 16은 인접 전지를 고립시키기 위해 배리어층 1604a(평면도) 및 1604b(밑면도)까지 하향 스크라이브되는 투명 컨덕터층을 도시하고 있다. 스크라이브는 가능한 한 직렬 접속 비아에 인접하고, 또한 가능한 한 폭이 좁은 것이 바람직하다. 후위 금속 전극은 백사이드 금속 컨택을 갖는 직렬 접속 전지를 형성하도록 스크라이브된다(1605).
실시예 5 : 코티드 비아를 갖는 후위 금속 컨택 및 직렬 상호접속을 갖는 가요성 기판 상의 박막 CdTe 태양 전지
본 발명의 다른 구현예에서, 비아는 코티드 비아 또는 필디드 비아 중의 하나이다. 둘 중의 어떠한 경우에서도, 기판은 절연될 수도 있고 또는 전기적으로 도전 상태로 될 수도 있다. 광기전 층이 실시예 1 내지 4 중의 임의의 실시예에서와 유사하게 형성된다. Mo와 같은 금속 전극층이 50∼1000 ㎚의 두께로 기판의 저면 또는 배면 상에 증착된다. 본 발명은 이 후위 금속층이 유일한 전극층이거나 또는 1개, 2개 또는 그 이상으로 형성된 후위 전극층의 일부인 것을 고려하였다. 금속층의 이러한 증착은 비아의 내측 벽부를 부분적으로 코팅하거나 또는 다른 구현예에서 비아의 내측 벽부를 상단에서 하단까지 그리고 원주 방향으로 전체적으로 코팅할 것이다. 일구현예에서, 저면 상의 2개의 금속층은 동일하다. 다른 구현예에서, 2개의 금속층은 상이하다. 투명 컨덕터층 및 백사이드 금속 전극은 적어도 부분적으로는 이들이 전류 전도를 위해 전기 접촉하는 방식으로 개방 비아를 통해 전기 접촉하게 된다. 소자의 상단에 있는 투명 컨덕터층은 인접 전지의 일련의 접속을 위해 개개의 광기전 전지를 고립시키도록 스크라이브된다.
실시예 6 : 상이한 크기의 비아를 갖는 후위 금속 컨택 및 직렬 상호접속 비아를 갖는 가요성 기판 상의 박막 CdTe 태양 전지
광기전 소자는 실시예 1 내지 실시예 4에서 설명된 것과 유사하게 제조된다. 기판 내의 홀은 상이한 직경이나 상이한 형상 및/또는 상이한 직경과 형상으로 구성된다. 이것은 본 명세서에서 설명된 공정을 이용하여 일부 비아가 코티드 비아가 될 수 있도록 하고, 다른 비아가 필디드 비아가 되도록 할 수 있다. 비제한적 실시예에서, 약 25∼100 ㎛ 사이의 크기를 갖는 일련의 접속 홀이 기판에 펀칭되고, 100∼500 ㎛ 크기의 전류 수집 홀이 기판에 펀칭된다. 일련의 접속 홀은 한 방향으로 10 cm 이격되어 있고 또한 직교 방향으로도 100 cm 이격되어 있다. 전류 수집 홀은 x 및 y 양방향에서 1 cm의 거리를 두고 직렬 접속 홀 사이에 펀칭된다. 본 구현예에서, 일련의 접속 홀은 증착 공정 동안 용이하게 채워서 필디드 비아를 생성하기에 충분한 정도로 작은 반면, 전류 수집 비아는 더 대형이어서 채워지지 않으며, 그에 따라 코티드 비아를 형성한다. 직렬 접속 필디드 비아(series connection filled via)는 이들 홀이 TCO로부터 완전하게 고립되지 않아 특정의 분리를 필요로 하지 않기 때문에 최종적인 고립 스크라이브 위치에 대해 더 많은 유연성을 가능하게 한다.
실시예 7 : 상이한 전지 상호접속 패턴을 이용한 광기전 소자 아키텍처
본 발명에 따른 직렬 상호접속 및 전류 수집 비아를 채용한 광기전 전지는 제조 공정과 비용을 완화시키는 구조적 패턴으로 접속될 수 있다. 도 17은 인접한 광기전 전지(1702a, 1702b, 1702c)를 갖는 광기전 소자(1701)의 평면도를 도시하고 있다. 투명한 컨덕터층을 통과하는 스크라이브(1732)는 인접한 전지들을 고립시키고, 직렬 상호접속 비아(1703)를 투명 컨덕터 전극으로부터 고립시킨다. 화살표 1750은 전류 흐름의 방향을 나타낸다. 도 18은 타일 서큘러 패턴(tile circular pattern)으로 접속된 인접한 광기전 전지(1802a, 1802b, 1802c)를 갖는 광기전 소자(1801)의 평면도를 도시한다. 투명 컨덕터층을 통과하는 스크라이브(1832)는 인접한 전지를 고립시키고, 직렬 상호접속 비아(1803)를 투명 컨덕터 전극으로부터 고립시킨다. 화살표(1850)는 전류 흐름의 방향을 나타낸다. 도 19는 타일 스네이크 패턴(tile snake pattern)으로 접속된 인접한 광기전 전지(1902a, 1902b, 1902c)를 갖는 광기전 소자(1901)의 평면도를 도시한다. 투명 컨턱터층을 통과하는 스크라이브(1932)는 인접한 전지를 고립시키고, 직렬 상호접속 비아(1903)를 투명 컨덕터 전극으로부터 고립시킨다. 화살표(1950)는 전류 흐름의 방향을 나타낸다. 도 20은 환형 패턴으로 접속된 인접한 광기전 전지(2002a, 2002b, 2002c)를 갖는 광기전 소자(2001)의 평면도를 도시한다. 투명 컨덕터층을 통과하는 스크라이브(2032)는 인접한 전지를 고립시키고, 직렬 상호접속 비아(2003)를 투명 컨덕터 전극으로부터 고립시킨다. 화살표(2050)는 전류 흐름의 방향을 나타낸다.

Claims (32)

  1. 광기전 소자(photovoltaic device)에 있어서,
    각각의 전지가 투명 도전 전극, 윈도우층, 흡수제층, 저부 전극, 도전성 기판, 및 후위 전극을 독립적으로 포함하는 복수의 광기전 전지를 포함하며,
    상기 저부 전극과 상기 후위 전극이 상기 도전성 기판의 반대 측면 상에 위치하는,
    광기전 소자.
  2. 제1항에 있어서,
    상기 도전성 기판은 상기 도전성 기판을 통해 연장하는 복수의 비아를 갖는, 광기전 소자.
  3. 제2항에 있어서,
    상기 비아는 상기 비아 내측의 얇은 절연층에 의해 상기 도전성 기판으로부터 절연되는, 광기전 소자.
  4. 제3항에 있어서,
    제1 전지의 저부 전극과 인접 전지의 후위 전극이 하나 이상의 제1 컨택을 통해 전기적으로 접속되며,
    상기 하나 이상의 제1 컨택은 상기 비아를 통해 연장하고,
    상기 제1 전지의 저부 전극과 상기 인접 전지의 후위 전극은 상기 도전성 기판을 통해 전기적으로 접속되지 않는,
    광기전 소자.
  5. 제4항에 있어서,
    상기 하나 이상의 제1 컨택은 비아 벽부 상의 연속 코팅(contiguous coating)을 포함하는, 광기전 소자.
  6. 제4항에 있어서,
    상기 하나 이상의 제1 컨택은 도전 재료로 채워진 비아를 포함하는, 광기전 소자.
  7. 제4항에 있어서,
    하나 이상의 상기 전지가 상기 하나 이상의 제1 컨택에 의해 인접 전지에 직렬 접속되며,
    상기 하나 이상의 제1 컨택은 하나 이상의 상기 전지의 저부 전극과 상기 인접 전지의 후위 전극 간의 전기 접촉을 형성하는,
    광기전 소자.
  8. 제7항에 있어서,
    상기 후위 전극은 상기 후위 전극을 통해 연장하는 스크라이브를 상기 제1 컨택 부근에 포함하고,
    상기 인접 전지는, 상기 제1 컨택 부근에 위치되고 상기 저부 전극을 통해 연장하는 스크라이브를 상기 저부 전극에 포함하는,
    광기전 소자.
  9. 제8항에 있어서,
    상기 투명 도전 전극을 통과하고, 상기 제1 컨택 부근에 위치되는 제1 스크라이브를 더 포함하는, 광기전 소자.
  10. 제9항에 있어서,
    상기 투명 도전 전극을 통과하는 상기 제1 스크라이브는 상기 윈도우층, 상기 흡수제층 및 상기 저부 전극층을 통과하여 연장하는, 광기전 소자.
  11. 제9항에 있어서,
    상기 투명 도전 전극을 통과하고, 상기 제1 컨택 부근 및 상기 제1 스크라이브의 반대측 상에 위치되는 제2 스크라이브를 더 포함하는, 광기전 소자.
  12. 제11항에 있어서,
    상기 제2 스크라이브는 상기 윈도우층 및 상기 흡수제층을 통과하여 연장하는, 광기전 소자.
  13. 제11항에 있어서,
    상기 제1 스크라이브 및 상기 제2 스크라이브는 실질적으로 서로 평행한, 광기전 소자.
  14. 제3항에 있어서,
    복수의 제2 컨택을 더 포함하며,
    각각의 상기 복수의 제2 컨택은 독립적으로 상기 투명 도전 전극과 상기 후위 전극 간의 병렬 접촉을 이루고, 상기 복수의 제2 컨택은 상기 저부 전극으로부터 전기적으로 절연되며,
    상기 저부 전극은 상기 후위 전극에 전기적 접속되지 않는,
    광기전 소자.
  15. 제14항에 있어서,
    상기 제2 컨택과 상기 후위 전극은 비아 벽부 상의 연속 코팅을 통해 전기 접촉하는, 광기전 소자.
  16. 제14항에 있어서,
    상기 제2 컨택과 상기 후위 전극은 도전 재료로 채워진 비아를 통해 전기 접촉하는, 광기전 소자.
  17. 제1항에 있어서,
    2개 이상의 전지 간의 직렬 접속을 이루는 제1 컨택 및 전지 내에서 병렬 접속을 이루는 제2 컨택을 더 포함하는, 광기전 소자.
  18. 제1항에 있어서,
    하나 이상의 제1 컨택 및 복수의 제2 컨택을 더 포함하며,
    상기 제1 컨택 및 상기 제2 컨택은 각각 상기 도전성 기판을 통하여 연장하는 얇은 도전성 재료층을 독립적으로 포함하는,
    광기전 소자.
  19. 제1항에 있어서,
    하나 이상의 제1 컨택 및 복수의 제2 컨택; 및
    상기 제1 컨택 및/또는 상기 제2 컨택 내측에 배치된 얇은 절연층
    을 더 포함하는, 광기전 소자.
  20. 제1항에 있어서,
    하나 이상의 제1 컨택 및 복수의 제2 컨택; 및
    제1 컨택 비아 및/또는 제2 컨택 비아 내측에 배치된 얇은 배리어층
    을 더 포함하는, 광기전 소자.
  21. 제1항에 있어서,
    상기 흡수제층은 IV족 재료, II-VI족 화합물, III-V족 화합물, I-III-VI족 화합물, 및 유기 폴리머로 이루어진 군에서 선택된 재료를 포함하는, 광기전 소자.
  22. 제21항에 있어서,
    상기 흡수제층은 실리콘, 비정질 실리콘, 결정형 실리콘, 미정질 실리콘(microcrystalline silicon), 게르마늄 및 SiGe로 이루어진 군에서 선택된 재료를 포함하는, 광기전 소자.
  23. 제21항에 있어서,
    상기 흡수제층은 CdTe, PbSe, PbTe, SnSe, SnS 및 SnTe로 이루어진 군에서 선택된 화합물을 포함하는, 광기전 소자.
  24. 제21항에 있어서,
    상기 흡수제층은 GaAs 및 InP로 이루어진 군에서 선택된 화합물을 포함하는, 광기전 소자.
  25. 제21항에 있어서,
    상기 흡수제층은 CIS 및 CIGS로 이루어진 군에서 선택된 화합물을 포함하는, 광기전 소자.
  26. 제23항에 있어서,
    상기 흡수제층은 CdTe를 포함하고, 상기 윈도우층은 CdS를 포함하는, 광기전 소자.
  27. 제1항에 있어서,
    복수의 광기전 전지가 비선형 배열로 연결되는, 광기전 소자.
  28. 광기전 소자에 있어서,
    각각의 전지가 투명 도전 전극, 윈도우층, 흡수제층, 저부 전극, 절연 기판, 및 후위 전극을 독립적으로 포함하는 복수의 광기전 전지를 포함하며,
    상기 저부 전극과 상기 후위 전극이 상기 절연 기판의 반대 측면 상에 위치하는,
    광기전 소자.
  29. 제28항에 있어서,
    하나 이상의 상기 전지가 하나 이상의 제1 컨택에 의해 인접 전지에 직렬로 연결되며,
    상기 하나 이상의 제1 컨택은 하나 이상의 상기 전지의 저부 전극과 인접 전지의 후위 전극 간의 전기 접촉을 형성하는,
    광기전 소자.
  30. 제29항에 있어서,
    복수의 제2 컨택을 더 포함하며,
    각각의 상기 복수의 제2 컨택은 독립적으로 상기 투명 도전 전극과 상기 후위 전극 사이에 병렬 접촉을 이루며,
    상기 복수의 제2 컨택은 상기 저부 전극으로부터 전기 절연되며,
    상기 저부 전극은 광기전 전지 내부의 후위 전극에 전기적으로 접속되지 않는,
    광기전 소자.
  31. 광기전 소자를 제조하는 방법에 있어서,
    기판에 복수의 홀을 제공하는 단계;
    저부 전극과 후위 전극을 생성하기 위해 상기 기판의 각각의 측면 상에 금속 전극층을 증착하는 단계;
    상기 홀을 상기 저부 전극으로부터 전기적으로 고립시키기 위해 상기 홀 중의 하나 이상의 홀의 원주로부터 상기 금속 전극층의 일부분을 스크라이브하는 단계;
    인접 전지를 규정하기 위해 상기 저부 전극과 상기 후위 전극을 길이 방향으로 스크라이브함으로써, 인접 전지가, 저부 전극 스크라이브와 후위 전극 스크라이브 사이에 위치되는 하나 이상의 홀을 통과하는 하나의 전지의 저부 전극과 인접 전지의 후위 전극 사이의 하나 이상의 컨택을 통해 서로 전기 접촉하게 되는 단계;
    흡수제층을 증착하는 단계; 및
    투명 컨덕터층을 증착하는 단계
    를 포함하는 광기전 소자의 제조 방법.
  32. 제31항에 있어서,
    일련의 상호접속 비아(series interconnect via)의 일측면 상의 전지를 길이 방향으로 가로질러 상기 투명 도전 전극을 스크라이브하는 단계; 및
    동일한 일련의 상호접속 비아의 반대 측면 상의 전지를 길이 방향으로 가로질러 상기 투명 도전 전극을 스크라이브하는 단계
    를 더 포함하며,
    상기 스크라이브는 일련의 상호접속 비아에 근접하여 있고,
    상기 스크라이브는 TCO 층을 제거하는,
    광기전 소자의 제조 방법.
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