KR20110013675A - 쇼트키 배리어 다이오드 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 순방향의 전압 강하를 줄이고, 순방향 전류 효율을 증가시키며, 칩사이즈가 축소된 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
이를 위해 본 발명은 제1도전형의 반도체 기판, 반도체 기판 상부에 형성된 제1도전형의 반도체층, 반도체층의 상부에 패턴되어 형성된 절연막, 반도체층의 상부 영역 중 절연막에 덮이지 않고 노출된 일부 영역과 절연막의 상부 일부 영역에 걸쳐 형성된 제2도전형의 가드링, 반도체층 및 가드링의 상부에 형성된 제1전극 및 반도체 기판의 하부에 형성된 제2전극을 포함하고, 반도체층의 최상면은 가드링의 최하면과 같은 평면상에 형성된 쇼트키 배리어 다이오드 및 그 제조 방법을 개시한다.
쇼트키 배리어 다이오드, 가드링, 순방향 전압, 순방향 전류, 저항

Description

쇼트키 배리어 다이오드 및 그 제조 방법{SCHOTTKY BARRIER DIODE AND FABRICATING METHOD THEREOF}
본 발명은 쇼트키 배리어 다이오드 및 그 제조 방법에 관한 것이다.
쇼트키 배리어 다이오드(Shottky Barrier Diode)는 실리콘-금속 간의 쇼트키 접합(Schottky Contact)을 이용한 다수 캐리어 소자이다. 도 1은 종래의 쇼트키 배리어 다이오드를 도시한 단면도이다.
도시된 바와 같이 종래의 쇼트키 배리어 다이오드(100')는 N+형 반도체 기판(110')과, 상기 반도체 기판(110')의 상부에 일정 두께로 형성된 N형 반도체층(120')과, 상기 반도체층(120')의 상부에 일정 패턴으로 형성된 절연막(130')과, 상기 절연막(130')의 하부 일정 영역이 겹치게끔 상기 반도체층(120')에 일정 깊이로 형성된 P+형 가드링(140')과, 상기 반도체층(120') 및 상기 가드링(140')에 전기적으로 접속된 애노드 전극(150')과, 상기 반도체 기판(110')의 하부에 형성된 캐소드 전극(160')으로 이루어져 있다.
한편, 이러한 종래의 쇼트키 배리어 다이오드(100')는 애노드 전극에 플러스 전압을 인가하고, 캐소드 전극에 마이너스 전압을 인가하면, 순방향의 전류 IF가 흐르는데, 이때의 전압을 순방향 전압 VF라고 한다. 대부분의 순방향 전류는 상기 반도체층(120')을 통해 흐르는데 상기 가드링(140')의 깊이만큼 상기 반도체층(120')의 저항이 더해져 순방향의 전압 강하가 증가하게 된다. 즉, 쇼트키 다이오드에 형성되는 저항은 순방향 전압 VF에 의해 순방향 전류 IF가 흐를 때 아래의 수학식으로 정의된다.
R=ρ(Tepi)/A
여기서, ρ는 상기 반도체층(120')의 비저항이고, Tepi는 상기 반도체층(120')의 두께이고, A는 순방향 전류가 흐르는 상기 반도체층(120')의 단면적이다. 또한, 상기 반도체층(120')의 두께 Tepi는 P+xj + WB로 정의된다. 여기서 P+xj는 상기 가드링(140') 최상면에서 최하면까지의 두께이고, WB는 상기 반도체층(120') 상면과 N+형 반도체 기판까지의 수직 최단거리이다.
종래의 쇼트키 다이오드(100')는 상기 가드링(140')의 확산 깊이인 P+xj에 해당하는 상기 반도체층(140')이 저항으로 작용함으로써, 순방향의 전압 VF가 크게 증가하는 문제가 있다. 그리고, 순방향의 전압 강하가 크다는 것은 순방향의 전류 IF의 효율이 나쁘다는 의미이다. 이에 따라 원하는 순방향의 전압 및 순방향의 전류를 얻기 위해서는 그만큼 칩 사이즈를 증가시켜야 한다.
본 발명의 목적은 순방향의 전압 강하를 줄이고, 순방향 전류 효율을 증가시키며, 칩사이즈가 축소된 쇼트키 배리어 다이오드 및 그 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 쇼트키 배리어 다이오드는 제1도전형의 반도체 기판; 상기 반도체 기판 상부에 형성된 제1도전형의 반도체층; 상기 반도체층의 상부에 패터닝 되어 형성된 절연막; 상기 반도체층의 상부 영역 중 상기 절연막에 덮이지 않고 노출된 일부 영역과 상기 절연막의 상부 일부 영역에 걸쳐 형성된 제2도전형의 가드링; 상기 반도체층 및 상기 가드링의 상부에 형성된 제1전극; 및 상기 반도체 기판의 하부에 형성된 제2전극을 포함하고, 상기 반도체층의 최상면은 상기 가드링의 최하면과 같은 평면상에 형성될 수 있다.
여기서, 상기 반도체층은 상기 가드링 사이의 표면이 식각되어 상기 반도체층의 식각된 표면이 상기 가드링의 최하면보다 아래에 형성될 수 있다.
더불어, 상기 가드링은 상기 반도체층의 상부에 형성된 부분은 단결정이며, 상기 절연막의 상부에 형성된 부분은 다결정인 것을 특징으로 할 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명의 따른 쇼트키 배리어 다이오드의 제조 방법은 제1도전형의 반도체 기판 상부에 제1도전형의 반도체층을 형성하는 반도체층 형성 단계; 상기 반도체층의 상부에 절연막을 형성하는 절연막 형성 단계; 가드링을 형성할 부분에 대응해 상기 절연막을 부분적으로 에칭하여 상기 반도체층을 노출시키는 제1에칭 단계; 상기 반도체층과 상기 절연막의 상부에 실리콘을 증착하고 제2도전형의 이온을 주입하는 실리콘 증착 및 이온주입 단계; 상기 절연막과 증착된 상기 실리콘을 에칭하여 가드링을 형성하는 제2에칭 단계; 상기 가드링 표면 및 상기 가드링과 가드링 사이의 반도체층 표면에 제1전극을 형성하는 제1전극 형성 단계; 및 상기 반도체 기판의 하부에 제2전극을 형성하는 제2전극 형성 단계를 포함할 수 있다.
여기서, 상기 제2에칭 단계는 상기 가드링과 가드링 사이의 상기 반도체층을 더 식각하여 상기 반도체층의 식각된 표면이 상기 가드링의 최하면보다 아래에 형성될 수 있다.
더불어, 상기 가드링은 상기 반도체층의 상부에 형성된 부분은 단결정이며, 상기 절연막의 상부에 형성된 부분은 다결정인 것을 특징으로 할 수 있다.
상기와 같이 하여, 본 발명에 의한 쇼트키 배리어 다이오드 및 그 제조 방법은 제1전극 하부의 저항 성분인 반도체층의 두께를 되도록 얇게 함으로써, 순방향의 전압 강하를 감소시키게 된다. 이와 같이 순방향의 전압 VF가 감소되면 순방향의 전류 IF 효율이 증가한다. 또한, 순방향의 전압 강하가 작아지므로 더 작은 칩 사이즈로도 종래와 같은 규격의 쇼트키 배리어 다이오드를 구현할 수 있게 된다.
본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명하면 다음과 같다.
이하에서는 본 발명에 일 실시예에 따른 쇼트키 배리어 다이오드의 구성을 설명하도록 한다.
도 2는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드(100)는 반도체기판(110), 반도체층(120), 절연막(130), 가드링(140), 제1전극(150) 및 제2전극(160)을 포함하여 형성될 수 있다.
상기 반도체 기판(110)은 통상의 반도체 웨이퍼로서 제1도전형의 불순물을 갖는 실리콘 단결정일 수 있다. 예를 들면, 상기 반도체 기판(110)은 N+형의 불순물이 함유된 실리콘 단결정일 수 있다.
상기 반도체층(120)은 상기 반도체 기판(110) 상부에 일정 두께로 형성된다. 그리고, 상기 반도체층(120)은 상기 반도체 기판(110)의 상부에 상기 반도체 기판(110)과 동일한 실리콘 결정을 증착하여 성장시킴으로써 형성될 수 있다. 또한, 상기 반도체층(120)은 제1도전형의 불순물이 포함될 수 있다. 예를 들면, 상기 반 도체층(120)은 N형의 불순물이 포함된 에피텍셜층일 수 있다.
상기 절연막(130)은 상기 반도체층(120)의 상부에 패터닝 되어 형성된다. 그리고, 상기 절연막(130)은 통상의 산화막, 질화막 및 그 등가물 중 선택된 어느 하나로 형성될 수 있으나, 여기서 그 재질을 한정하는 것은 아니다. 또한, 상기 절연막(130)은 상기 가드링(140)이 상부에 이온주입으로 형성되는 경우, 상기 반도체층(120)에까지 이온주입이 되지 않도록 불순물이 주입되는 거리를 조절하기 위한 역할을 할 수 있다.
상기 가드링(140)은 가드링의 최하면(141), 단결정 영역(142), 다결정 영역(143)을 포함할 수 있다. 그리고, 상기 가드링(140)은 실질적으로 평면의 형태가 링 형상일 수 있다. 또한, 상기 가드링(140)은 상기 반도체층의 상부 영역 중 상기 절연막(130)에 덮이지 않고 노출된 일부 영역과 상기 절연막의 상부 일부 영역에 걸쳐 형성될 수 있다. 상기 가드링(140)은 상기 쇼트키 배리어 다이오드(100) 액티브 영역의 모서리 부분의 전계 집중을 완화하여 내압을 향상시키는 역할을 한다.
상기 가드링의 최하면(141)은 반도체층의 최상면(121)과 같은 평면상에 형성된다. 즉, 종래 기술의 가드링이 반도체층의 내부로 확산되어 형성되어 종래 기술 가드링의 최하면이 반도체층의 내부에 존재하는 것과 달리, 본 발명의 상기 가드링(140)은 상기 반도체층(120)의 상면에 형성된다. 이와 같이 하여 본 발명은 P+xj 에 대응되는 상기 반도체층(120)의 두께가 얇아진다. 그리고, 결과적으로 상기 반도체층(120)의 두께는 종래 기술의 반도체층 상면에서 반도체 기판까지의 최단거리인 WB만으로 형성될 수 있는 것이다. 따라서, 그만큼 상기 반도체층(120)에 형성되는 저항값이 상대적으로 작기 때문에, 순방향의 전압 강하가 작아지게 된다.
상기 단결정 영역(142)과 상기 다결정 영역(143)은 상기 가드링(140)이 상기 반도체층(120)과 상기 절연막(130)의 상부 영역에 걸쳐 에피택시 공정에 의해 형성됨에 따라 자연스럽게 형성되는 영역이다. 상기 반도체층(120)은 단결정 상태이고, 상기 절연막(130)은 다결정 상태이다. 그래서, 상기 반도체층(120) 상부에 형성되는 상기 가드링(140)은 단결정으로 형성되고, 상기 절연막(130) 상부에 형성되는 상기 가드링(140)은 다결정으로 형성되게 된다. 즉, 상기 단결정 영역(142)은 단결정의 실리콘으로, 상기 다결정 영역(143)은 폴리 실리콘으로 형성될 수 있다.
상기 제1전극(150)은 상기 가드링(130)의 상부와 상기 가드링(130)과 가드링(130) 사이 상기 반도체층(120)의 상부에 걸쳐 형성된다. 즉, 상기 제1전극(150)은 상기 가드링(130)과 가드링(130) 사이의 상기 반도체층(120)과 쇼트키 접합을 이룬다. 이 때 상기 절연막(130)이 상기 제1전극(150) 혹은 상기 가드링(140)과 상기 반도체층(120) 사이에 형성되어 있음으로써, 원하지 않는 쇼트를 방지할 수 있다. 그리고, 상기 제1전극(150)은 티타늄(Ti), 몰리브덴(Mo) 등의 배리어 메탈(Barrier Metal)과 알루미늄(Al)으로 이루어질 수 있다. 즉, 상기 티타늄(Ti)이 상기 반도체층(120)과 쇼트키 접합을 이루는 동시에, 상기 가드링(140)과도 일부 영역이 접합하게 된다. 이후, 상기 제1전극(150) 위에 와이어 본딩(wire bonding)을 위한 알루미늄(Al)이 형성된다. 이러한 제1전극(140)은 애노드 전극으로 이용된다.
상기 제2전극(160)은 상기 반도체 기판(110)의 하면에 형성된다. 실질적으로 이러한 제2전극(150)은 리드프레임(lead frame)에 용이하게 전기 접속될 수 있도록 니켈(Ni) 및 금(Au)으로 형성될 수 있으나, 이러한 재질로 본 발명을 한정하는 것은 아니다. 이러한 제2전극(150)은 캐소드 전극으로 이용된다.
다음은 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드의 구성을 설명하도록 한다.
도 3은 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다. 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드(200)는 도 2에 따른 쇼트키 배리어 다이오드(100)와 반도체층(220)과 제1전극(250)의 구조만이 다르게 형성된다. 따라서, 이하에서 본 발명의 다른 실시예에 따른 쇼트키 베리어 다이오드(200)는 상기 반도체층(220)과 상기 제1전극(250)을 중심으로 설명한다.
도 3을 참조하면, 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드(200)는 반도체기판(210), 반도체층(220), 절연막(230), 가드링(240), 제1전극(250) 및 제2전극(260)을 포함하여 형성될 수 있다.
상기 반도체층(220)은 상기 가드링(240)과 가드링(240) 사이의 상부 표면이 하부 방향으로 식각되어 형성될 수 있다. 따라서 상기 반도체층(220)의 식각된 표면(221)이 상기 가드링의 최하면(241)보다 아래에 형성된다. 상기 가드링(240)과 가드링(240) 사이의 상기 반도체층(220)의 두께 WB가 도 2의 일 실시예에 따른 쇼트키 배리어 다이오드(100)에 비하여 더 얇아진 것을 확인할 수 있다. 즉, 상기 반도체층(220)에 형성되는 저항값이 작게 됨으로써, 순방향의 전압 VF 강하가 더욱 작아지게 된다.
상기 제1전극(250)은 상기 반도체층(220)과 상기 가드링(240) 상부에 걸쳐 형성된다. 그리고, 상기 반도체층(220)이 하부 방향으로 식각되어 두께가 얇아짐으로써, 상대적으로 상기 제1전극(250)의 두께는 더 두꺼운 형상일 수 있다.
다음은 본 발명에 따른 쇼트키 배리어 다이오드와 종래 기술에 따른 쇼트키 배리어 다이오드의 순방향 전압(VF) 및 순방향 전류(IF)에 대하여 설명하도록 한다.
도 4는 본 발명과 종래 기술에 따른 순방향 전압(VF) 및 순방향 전류(IF)를 비교한 그래프이다.
도 4를 참조하면, 상기 그래프는 종래 기술에 따른 쇼트키 배리어 다이오 드(100')와 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드(100)의 순방향 전압(VF) 및 순방향 전류(IF)를 비교한 것이다. 상기 그래프에서 가로축은 순방향 전압 VF[mV], 세로축은 순방향 전류 IF[A]를 나타낸다. 그리고, 상기 그래프에서 ●를 포함한 실선은 종래 기술에 따른 쇼트키 배리어 다이오드의 순방향 전압(VF) 및 순방향 전류(IF)를 나타낸다. 또한, 상기 그래프에서 ■를 포함한 실선은 본 발명에 따른 쇼트키 배리어 다이오드의 순방향 전압(VF) 및 순방향 전류(IF)를 나타낸다.
종래 기술의 쇼트키 배리어 다이오드는 10A의 순방향 전류 IF를 흘릴 때 대략 590mV의 순방향 전압 VF를 갖는다. 그리고, 본 발명에 따른 쇼트키 배리어 다이오드는 10A의 순방향 전류 IF를 흘릴 때 대략 480mV의 순방향 전압 VF를 갖는다. 즉, 본 발명에 따른 쇼트키 배리어 다이오드는 10A의 순방향 전류 IF를 흘릴 때, 대략 110mV의 순방향 전압 VF가 감소하게 된다. 이와 같이, 같은 순방향 전류를 흘릴 때 순방향 전압이 작다는 것은 전력 소모가 그만큼 작아짐을 의미한다. 따라서, 발열량이 작아짐은 물론 종래와 같은 규격의 쇼트키 배리어 다이오드를 더 작은 칩 사이즈로 구현할 수 있음을 의미한다.
다음은 본 발명에 따른 쇼트키 배리어 다이오드의 제조 방법에 대하여 설명하도록 한다.
도 5는 본 발명에 따른 쇼트키 배리어 다이오드의 제조 방법을 설명하기 위한 플로우챠트이다.
도 5를 참조하면, 본 발명에 따른 쇼트키 배리어 다이오드(100)의 제조 방법은 반도체층 형성 단계(S1), 절연막 형성 단계(S2), 제1에칭 단계(S3), 실리콘 증착 및 이온주입 단계(S4), 제2에칭 단계(S5), 제1전극 형성 단계(S6) 및 제2전극 형성 단계(S7)를 포함한다.
도 6a 내지 도 6g는 본 발명에 따른 쇼트키 배리어 다이오드의 제조 방법을 순차적으로 도시한 단면도이다. 도 5를 함께 참조하여, 본 발명에 따른 쇼트키 배리어 다이오드의 제조 방법을 설명한다.
도 6a를 참조하면, 상기 반도체층 형성 단계(S1)는 제1도전형 즉, N+형의 실리콘 소재의 반도체 기판(110) 상부에 일정 두께의 제1도전형 즉, N형의 실리콘 결정을 증착하여 성장시킴으로써 반도체층(120)을 형성하게 된다.
도 6b를 참조하면, 상기 절연막 형성 단계(S2)는 상기 반도체층(120) 상부에 일정 두께의 절연막(130)을 형성한다. 그리고, 상기 절연막 형성 단계(S2)는 통상의 산소 가스를 흘려주며 산화막을 형성하는 건식 산화막 형성 방식 또는 고온의 수증기를 흘려주며 산화막을 형성하는 습식 산화막 형성 방식을 이용할 수 있다. 여기서, 상기 절연막의 형성 방법을 한정하는 것은 아니다.
도 6c를 참조하면, 상기 제1에칭 단계(S3)는 상기 절연막(130)을 에칭하여 상기 반도체층(120)의 상부 표면 일부 영역을 노출시키는 단계이다. 상기 절연막(130)은 상기 가드링(140)이 형성될 영역에 대응되는 부분이 에칭되어 제거되게 된다.
도 6d를 참조하면, 상기 실리콘 증착 및 이온주입 단계(S4)는 상기 반도체층(120)과 상기 절연막(130)의 상부에 걸쳐 일정 두께로 실리콘을 에피택시 공정에 의하여 증착하고, 제2도전형 즉, P+ 이온을 주입하는 단계이다. 이 때, 상기 반도체층(120)은 단결정 상태이고, 상기 절연막(130)은 다결정 상태이다. 따라서, 상기 반도체층(120)의 상부에는 단결정 영역(142) 즉, 단결정 실리콘층이 형성된다. 그리고, 상기 절연막(130)의 상부에는 다결정 영역(143) 즉, 다결정의 폴리 실리콘이 형성된다.
도 6e를 참조하면, 상기 제2에칭 단계(S5)는 상기 반도체층(120)의 상면 중앙에 형성된 절연막(130)과 상기 제2도전형의 실리콘층을 가드링의 형상에 맞게 에칭하여 제거하는 단계이다. 이에 따라, 상기 반도체층(120)은 상면 중앙 부분이 노출되고, 상기 산화막(130)의 상면 일부도 노출될 수 있다. 그리고, 상기 제2에칭 단계(S5)는 상기 가드링(140)과 가드링(140) 사이의 상기 반도체층(120) 표면을 하부방향으로 추가적으로 에칭하여 상기 반도체층(120)의 두께를 더 얇게 할 수 있다.
도 6f를 참조하면, 상기 제1전극 형성 단계(S6)는 상기 가드링(140) 및 상기 반도체층(120)의 표면에 일정 두께의 제1전극(150)을 형성한다. 상기 제1전극 형성 단계(S6)는 배리어 메탈(Barrier Metal)을 먼저 증착하고, 이어서 알루미늄(Al)을 증착함으로써 상기 제1전극(150)을 형성하게 된다. 이러한 상기 제1전극(150)은 애노드 전극으로 이용된다.
도 6g를 참조하면, 상기 제2전극 형성 단계(S7)는 상기 반도체 기판(110)의 하면에 일정 두께의 제2전극(160)을 형성한다. 상기 제2전극 형성 단계(S7)는 니켈(Ni) 및 금(Au)을 순차적으로 증착함으로써, 상기 제2전극(160)을 형성하게 된다. 이러한 상기 제2전극(160)은 캐소드 전극으로 이용된다.
이상 설명한 바와 같이, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형의 실시가 가능한 것은 물론이고, 그와 같은 변경은 특허청구범위 기재의 범위 내에 있게 된다.
도 1은 종래의 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 쇼트키 배리어 다이오드를 도시한 단면도이다.
도 4는 본 발명과 종래 기술에 따른 순방향 전압(VF) 및 순방향 전류(IF)를 비교한 그래프이다.
도 5는 본 발명에 따른 쇼트키 배리어 다이오드의 제조 방법을 설명하기 위한 플로우챠트이다.
도 6a 내지 도 6b는 본 발명에 따른 쇼트키 배리어 다이오드의 제조 방법을 순차적으로 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100,200; 쇼트키 배리어 다이오드
110; 반도체 기판
120; 반도체층
130; 절연막
140; 가드링
150; 제1전극
160; 제2전극

Claims (6)

  1. 제1도전형의 반도체 기판;
    상기 반도체 기판 상부에 형성된 제1도전형의 반도체층;
    상기 반도체층의 상부에 패터닝 되어 형성된 절연막;
    상기 반도체층의 상부 영역 중 상기 절연막에 덮이지 않고 노출된 일부 영역과 상기 절연막의 상부 일부 영역에 걸쳐 형성된 제2도전형의 가드링;
    상기 반도체층 및 상기 가드링의 상부에 형성된 제1전극; 및
    상기 반도체 기판의 하부에 형성된 제2전극을 포함하고,
    상기 반도체층의 최상면은 상기 가드링의 최하면과 같은 평면상에 형성된 것을 특징으로 하는 쇼트키 배리어 다이오드.
  2. 제 1항에 있어서,
    상기 반도체층은 상기 가드링 사이의 표면이 식각되어 상기 반도체층의 식각된 표면이 상기 가드링의 최하면보다 아래에 형성된 것을 특징으로 하는 쇼트키 배리어 다이오드.
  3. 제 1항에 있어서,
    상기 가드링은 상기 반도체층의 상부에 형성된 부분은 단결정이며, 상기 절연막의 상부에 형성된 부분은 다결정인 것을 특징으로 하는 쇼트키 배리어 다이오 드.
  4. 제1도전형의 반도체 기판 상부에 제1도전형의 반도체층을 형성하는 반도체층 형성 단계;
    상기 반도체층의 상부에 절연막을 형성하는 절연막 형성 단계;
    가드링을 형성할 부분에 대응해 상기 절연막을 부분적으로 에칭하여 상기 반도체층을 노출시키는 제1에칭 단계;
    상기 반도체층과 상기 절연막의 상부에 실리콘을 증착하고 제2도전형의 이온을 주입하는 실리콘 증착 및 이온주입 단계;
    상기 절연막과 증착된 상기 실리콘을 에칭하여 가드링을 형성하는 제2에칭 단계;
    상기 가드링 표면 및 상기 가드링과 가드링 사이의 반도체층 표면에 제1전극을 형성하는 제1전극 형성 단계; 및
    상기 반도체 기판의 하부에 제2전극을 형성하는 제2전극 형성 단계를 포함하는 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
  5. 제 4항에 있어서,
    상기 제2에칭 단계는 상기 가드링과 가드링 사이의 상기 반도체층을 더 식각하여 상기 반도체층의 식각된 표면이 상기 가드링의 최하면보다 아래에 형성된 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법
  6. 제 4항에 있어서,
    상기 가드링은 상기 반도체층의 상부에 형성된 부분은 단결정이며, 상기 절연막의 상부에 형성된 부분은 다결정인 것을 특징으로 하는 쇼트키 배리어 다이오드의 제조 방법.
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