KR20110013312A - 비트선이 계층화된 반도체 장치 및 이를 포함하는 시스템 - Google Patents

비트선이 계층화된 반도체 장치 및 이를 포함하는 시스템 Download PDF

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KR20110013312A
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Abstract

글로벌 비트선들 사이의 전위차를 증폭하는 감지 증폭기, 글로벌 비트선들에 접속된 복수의 계층 스위치들, 및 계층 스위치들을 통해 글로벌 비트선들에 접속된 복수의 로컬 비트선들을 각각 포함하는 메모리 매트들, 및 계층 스위치들을 활성화하는 제어 회로를 포함시키기 위한 것이다. 제어 회로는, 글로벌 비트선들을 따라서 감지 증폭기로부터 동일한 거리에 위치된 계층 스위치들을 활성화한다. 본 발명에 따르면, 선택될 로컬 비트선에 관계없이 기생 CR 분포 정수에서 차이가 없기 때문에, 감지 민감도가 저하되는 것을 방지하는 것이 가능하다.

Description

비트선이 계층화된 반도체 장치 및 이를 포함하는 시스템{SEMICONDUCTOR DEVICE HAVING HIERARCHICALLY STRUCTURED BIT LINES AND SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치에 관한 것으로, 특히 계층적으로 구조화된 비트선들을 갖는 반도체 장치에 관한 것이다. 또한, 본 발명은 그 반도체 장치를 포함하는 시스템에 관한 것이다.
DRAM (Dynamic Random Access Memory) 과 같은 몇몇 반도체 장치들은 계층적으로 구조화된 로컬 비트선들 및 글로벌 비트선들을 포함한다 (USP 5,682,343 참조). 로컬 비트선은 하위 비트 (low-order bit) 에 대응하고 메모리 셀에 접속된다. 반면에, 글로벌 비트선은 상위 비트 (high-order bit) 에 대응하고 감지 증폭기에 접속된다. 계층화된 비트선들에 의해, 비교적 고 전기 저항을 갖는 로컬 비트선의 선 길이를 단축시키면서, 하나의 감지 증폭기에 할당되는 메모리 셀들의 수를 증가시키는 것이 가능하다.
USP 5,682,343 에서 설명된 반도체 장치는 소위 오픈 비트 (open bit) 아키텍쳐를 채택한다. 즉, 감지 증폭기에 접속된 글로벌 비트선들의 쌍이 서로 상이한 메모리 매트 (memory mat) 들에 할당된다. 널리 알려져 있는 바와 같이, 폴디드 비트 (folded bit) 선 아키텍쳐와는 다르게, 오픈 비트 아키텍쳐에서는 워드선 노이즈가 제거되지 않기 때문에, 액세스 측의 비트선 상에 워드선 노이즈가 중첩 (superimpose) 된다. 이러한 문제를 처리하기 위해, USP 5,682,343 의 도 18 및 도 19에 도시된 바와 같이, 더미 (dummy) 워드선이 워드선 노이즈를 제거하기 위해 사용된다.
그러나, 상기 특허 문헌에서 설명된 반도체 장치에서, 워드선 노이즈가 제거될 수 있다고 하더라도, 선택된 로컬 비트선의 위치에 기초한 기생 CR 분포 정수 (parasitic CR distributed constant) 에서의 차이를 처리하는 것이 가능하지 않다. 하나의 글로벌 비트선에 복수의 비트선들이 할당되기 때문에, 감지 증폭기 근처의 로컬 비트선이 선택되는 경우와 감지 증폭기로부터 멀리 있는 로컬 비트선이 선택되는 경우 사이에, 기생 CR 분포 정수에서 약간의 차이가 발생한다. 상기 특허 문헌에서 설명된 반도체 장치에서는, 더미 워드선이 제공된 메모리 매트가 고정되기 때문에, 선택된 로컬 비트선의 위치에 의해 야기되는 기생 CR 분포 정수에서의 차이로 인해, 감지 민감도가 저하된다.
한편, 최근 수년에, 4F2 메모리 셀이 개발되었다. 통상적인 4F2 메모리 셀에서, 반도체 기판 내에 비트선이 임베딩되기 때문에, 워드선 노이즈가 상당히 작다. 반도체 장치의 이러한 타입에서, 선택된 로컬 비트선의 위치에 의해 야기되는 기생 CR 분포 정수의 변화의 영향이 워드선 노이즈의 영향보다 다소 우세하다. 따라서, 이 경우에, 더미 워드선을 사용할 약간의 필요성이 존재한다.
일 실시형태에서, 반도체 장치가 제공되고, 그 반도체 장치는: 제 1 글로벌 비트선 및 제 2 글로벌 비트선; 제 1 글로벌 비트선에 각각 접속된 복수의 제 1 계층 스위치들, 및 제 1 계층 스위치들 중 연관된 하나의 제 1 계층 스위치를 통해 제 1 글로벌 비트선에 각각 접속된 복수의 제 1 로컬 비트선들을 포함하는 제 1 메모리 매트; 제 2 글로벌 비트선에 각각 접속된 복수의 제 2 계층 스위치들, 및 제 2 계층 스위치들 중 연관된 하나의 제 2 계층 스위치를 통해 제 2 글로벌 비트선에 각각 접속된 복수의 제 2 로컬 비트선들을 포함하는 제 2 메모리 매트; 제 1 메모리 매트와 제 2 메모리 매트 사이에 배열되고, 제 1 글로벌 비트선과 제 2 글로벌 비트선 사이의 전위차를 증폭하는 감지 증폭기; 및 제 1 계층 스위치들 중 하나의 제 1 계층 스위치 및 제 2 계층 스위치들 중 하나의 제 2 계층 스위치를 활성화하는 제어 회로를 포함하며, 제어 회로는, 제 1 글로벌 비트선 및 제 2 글로벌 비트선을 따라서 감지 증폭기로부터 실질적으로 동일한 거리를 갖는, 제 1 계층 스위치들 중 하나의 제 1 계층 스위치 및 제 2 계층 스위치들 중 하나의 제 2 계층 스위치를 각각 활성화한다.
본 발명에 따르면, 복수의 제 1 계층 스위치들 및 제 2 계층 스위치들 중에서, 감지 증폭기로부터 동일한 거리를 갖는, 제 1 계층 스위치 및 제 2 계층 스위치가 활성화되기 때문에, 선택될 로컬 비트선에 관계 없이 기생 CR 분포 정수에서 실질적으로 차이가 없다.
결과로서, 글로벌 비트선의 길이가 긴 경우에도, 감지 민감도가 저하되는 것을 방지하는 것이 가능하다.
도 1은 본 발명의 실시형태에 따른 반도체 장치의 메모리 매트 구조를 설명하기 위한 개략도.
도 2은 비트선들의 계층 구조를 상세히 설명하기 위한 회로도.
도 3은 메모리 블록 및 메모리 매트의 어드레스 할당을 설명하기 위한 개략도.
도 4는 계층 스위치 및 서브-워드 드라이버를 선택하기 위한 제어 회로의 블록도.
도 5는 메모리 셀의 물리적인 구조를 도시하는 단면도.
도 6은 본 실시형태에 따른 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 예를 도시하는 도면.
도 7은 본 실시형태에 따른 반도체 장치를 채용하는 시스템의 블록도.
본 발명의 상기 특징들 및 장점들은 첨부 도면들과 함께 취해진 특정 바람직한 실시형태들의 다음의 설명으로부터 더 명백하게 될 것이다.
본 발명의 목적을 달성하기 위한 기술적인 개념의 대표적인 예가 이하 설명된다. 본 발명의 청구되는 내용들은 이 기술적인 개념에 한정되지 않고, 첨부된 청구의 범위의 기재에 의해 정의된다는 것을 주의한다. 즉, 본 발명의 기술적인 개념은, 계층화된 오픈 비트 타입의 반도체 장치에서, 액세스가 요청되는 메모리 매트 (액세스 측 메모리 매트) 및 감지 증폭기를 가로질러 있는 이웃하는 메모리 매트 (레퍼런스 측 메모리 매트) 내에 포함된 로컬 비트 라인들의 쌍이 감지 증폭기로부터 동일한 거리를 가지고 각각 선택된다는 것이다. 감지 증폭기에 접속된 글로벌 비트선들의 쌍 (액세스 측 메모리 매트의 글로벌 비트선과 레퍼런스 측 메모리 매트의 글로벌 비트선으로 구성) 이, 글로벌 비트선 및 로컬 비트선을 접속시키는 계층 스위치들을 통해, 동일한 거리를 가지고 로컬 비트 선들에 각각 접속되기 때문에, 액세스 측의 기생 CR 모델이 레퍼런스 측의 기생 CR 모델과 동일하다. 결과로서, 글로벌 비트선의 선 길이가 긴 경우에도, 고 감지 민감도를 보장하는 것이 가능하다.
또한, 복수의 메모리 매트들이 그 사이에 감지 증폭기를 개재하여 제 1 방향으로 배열되는 구성에서, 액세스 측 메모리 매트 내에 포함된 복수의 메모리 블록들 중에서 미리 결정된 메모리 블록 (액세스 측 메모리 블록) 이 선택되는 경우에, 좌측 감지 증폭기 어레이에 의해 증폭되는 액세스 측의 제 1 글로벌 비트선, 및 우측 감지 증폭기 어레이에 의해 증폭되는 액세스 측의 제 2 글로벌 비트선에 각각 대응하여, 좌측 및 우측 상의 감지 증폭기들의 각각의 양측들에서의 메모리 매트들 (레퍼런스 측 메모리 매트들) 내에 포함된 복수의 메모리 블록들 중에서, 대응하는 감지 증폭기로부터 동일한 거리를 갖는 메모리 블록들 (레퍼런스 측 메모리 블록들) 이 선택된다. 따라서, 레퍼런스 측 메모리 블록의 로컬 비트선을 포함하여 고 감지 민감도를 보장하는 것이 가능하다.
오픈 비트 아키텍쳐에서의 기술적인 개념은 다음의 특징을 갖는다. 즉, 복수의 메모리 매트들 및 복수의 감지 증폭기들이 제 1 방향으로 배열되는 방식으로 메모리 어레이가 구성되는 경우에, 가장 바깥쪽의 메모리 매트들 (양측들의 메모리 매트들) 의 로컬 비트선들에 접속된 (외부 어드레스가 할당되는) 메모리 셀들의 수는 다른 메모리 매트들에서 배열된 메모리 셀들의 수의 절반이다. 따라서, 복수의 계층 스위치들을 통해 로컬 비트선들이 포함된 복수의 메모리 블록들을 배열함으로써 메모리 용량을 증가시켜서, 메모리 매트들 사이에 배열될 감지 증폭기 어레이의 수를 감소시키고 메모리 어레이의 증가를 억제하는 것이 가능하다. 메모리 블록들의 수가 적은 경우에, 글로벌 비트선의 기생 용량 및 기생 저항에 의해 야기되는 시정수 (τA) 는, 복수의 메모리 셀들이 접속된 로컬 비트선의 기생 용량 및 기생 저항에 의해 야기되는 시정수 (τB) 보다 더 작다. 그러나, 메모리 블록들의 수가 많은 상술된 구성에서, 시정수 (τA) 의 영향이 증가한다. 이는, 글로벌 비트선의 총 길이의 증가로 인해 기생 저항 및 기생 용량이 증가하기 때문이다. 또한, 감지 증폭기로부터 뷰잉되는 온 (ON) 상태에서의 트랜지스터 등으로 구성된 계층 스위치의 기생 저항은, 글로벌 비트선의 시정수 (τA) 보다 더 큰 더 멀리 있는 로컬 비트선의 시정수 (τB) 를 더 멀리 떨어진 분포 정수 모델로서 배치한다. 로컬 비트선의 배열 피치가 가장 엄격한 (셀 내에 포함된 액세스 트랜지스터가 수직 트랜지스터 구조인) 1-교차 1-셀 타입, 및 온 상태에서의 1-교차 1-셀 타입에 대응하는 수직 트랜지스터 구조로 구성된 계층 스위치의 고 기생 저항은 이들 문제들을 더 조성한다. 일반적으로, 본 발명의 기술적인 개념은, 다수의 메모리 블록들을 갖는 계층화된 비트선, 및 폴디드 비트 아키텍쳐에서보다 레퍼런스 측 비트 선과 감지 비트 선 사이의 언밸런스에서 높은 주의가 요구되는 오픈 비트선 구조를 채용하는 메모리 어레이에서 효과적이다.
본 발명의 바람직한 실시형태들이 첨부 도면들을 참조하여 이하 상세히 설명될 것이다.
도 1은 본 발명의 실시형태에 따른 반도체 장치의 메모리 매트 구조를 설명하기 위한 개략도이다. 실제 경우에서는, 워드선 방향 (X 방향) 및 비트선 방향 (Y 방향; 제 1 방향) 으로 매트릭스 형태로 다수의 메모리 매트들이 레이아웃되지만, 비트선 방향 (Y 방향) 으로 행으로 배열된 3 개의 메모리 매트들 (MAT1 내지 MAT3) 만이 도 1에 도시된다. 다음의 설명들에서, 특정 메모리 매트를 지정할 필요가 없는 경우 또는 모든 메모리 매트들을 일괄적인 방식으로 지칭할 필요가 있는 경우에, 메모리 매트들 (MAT1 내지 MAT3) 은 간단히 "메모리 매트 (MAT)" 라 지칭된다. 제 1 방향으로 배열된 복수의 메모리 매트들 및 복수의 감지 증폭기 어레이들로 구성된 영역은 "메모리 어레이" 라 지칭된다.
도 1에 도시된 바와 같이, X 방향으로의 메모리 매트 (MAT) 의 양측들에 서브-워드 드라이버 어레이 (SWDA) 가 제공된다. 서브-워드 드라이버 어레이 (SWDA) 는 복수의 서브-워드 드라이버들 (SWD) 을 포함하고, 서브-워드 드라이버들 (SWD) 의 각각은 메모리 매트 (MAT) 내에 제공된 서브-워드선 (SWL) 을 구동한다. 서브-워드선 (SWL) 은 메모리 매트 (MAT) 에서 X 방향으로 연장하고, 메모리 셀 (MC) 을 선택하기 위해 제공된다. 메모리 매트 (MAT2) 내의 하나의 서브-워드선 (SWL) 만이 도 1에 도시된다. 일 메모리 매트에서, 상부 측에서의 서브-워드 드라이버 어레이 (SWDA) 의 서브-워드선 (SWL) 및 하부 측에서의 서브-워드 드라이버 어레이 (SWDA) 의 서브-워드선 (SWL) (미도시) 은 스큐어 (skewered) 방식으로 교번하여 배열된다. 서브-워드선들 (SWL) 은 상부 측 및 하부 측의 각각에서의 서브-워드 드라이버 어레이 (SWDA) 로부터 X 방향으로 배열된 인접한 메모리 매트들에서도 또한 선택된다. 예컨대, 메모리 셀은, 도 5를 참조하여 추후 설명되는 4F2 메모리 셀이고, 로컬 비트선 (LBL) 과 서브-워드선 (SWL) 의 모든 교차점들에 메모리 셀이 배열되는 1-교차 1-셀 타입이다 (추후 설명).
또한, Y 방향으로의 메모리 매트 (MAT) 의 양측들에 감지 증폭기 어레이 (SAA) 가 배열된다. 감지 증폭기 어레이 (SAA) 는 복수의 감지 증폭기들 (SA) 을 포함하고, 감지 증폭기들 (SA) 의 각각은 (감지 증폭기의 양측들에서의 메모리 매트들 내에 배열된 글로벌 비트선들로 구성된) 글로벌 비트선들 (GBL) 의 쌍 사이의 전위차를 증폭한다. 도 1에서, 메모리 매트들 (MAT1 및 MAT2) 사이에 위치된 감지 증폭기 어레이 (SAA) 내의 하나의 감지 증폭기 (SA1), 및 메모리 매트들 (MAT2 및 MAT3) 사이에 위치된 감지 증폭기 어레이 (SAA) 내의 하나의 감지 증폭기 (SA2) 만이 도시된다. 감지 증폭기 (SA) 의 회로 구성은 임의의 특정한 형식에 한정되지 않는다. 예컨대, 감지 증폭기 (SA) 를 형성하기 위해 통상적인 플립-플롭 회로가 사용될 수 있다. 글로벌 비트선들 (GBL) 의 쌍은, Y 방향으로 연장하는, Y 방향으로 서로 인접한 메모리 매트들 (MAT) 내에 각각 배열된 상위 비트선들이다.
도 1에 도시된 바와 같이, 본 실시형태에서, 메모리 매트들 (MAT) 의 각각은 Y 방향으로 행으로 배열된 4 개의 메모리 블록들 (MBx1 내지 MBx4) 로 분할된다. 그러나, 메모리 매트 (MAT) 내의 분할들의 수는 4 개로 한정되지 않는다. 다음의 설명들에서, 특정 메모리 블록을 지정할 필요가 없는 경우 또는 모든 메모리 블록들을 일괄적인 방식으로 지칭할 필요가 있는 경우에, 메모리 블록들 (MBx1 내지 MBx4) 은 간단히 "메모리 블록 (MB)" 이라 지칭된다.
메모리 블록 (MB) 은 Y 방향으로 연장하여 배열된 복수의 로컬 비트선들 (LBL) 을 포함한다. 로컬 비트선들 (LBL) 은 상위 글로벌 비트선들 (GBL) 에 대한 하위 비트선들이다. 메모리 셀 (MC) 은 로컬 비트선들 (LBL) 과 서브-워드선들 (SWL) 의 모든 교차점에 배열된다. 따라서, 미리 결정된 서브-워드선 (SWL) 이 활성화되는 경우에, 활성화된 서브-워드선 (SWL) 에 접속하는 메모리 셀 (MC) 이 선택되고, 이에 의해 로컬 비트선 (LBL) 을 통해 데이터가 교환된다.
도 1에 도시된 바와 같이, 로컬 비트선들 (LBL) 의 각각과 글로벌 비트선 (GBL) 사이에 계층 스위치 (SW) 가 배열된다. 하나의 글로벌 비트선 (GBL) 은 계층 스위치 (SW) 에 의해, 글로벌 비트선 (GBL) 에 대응하는 4 개의 로컬 비트선들 (LBL) 중 임의의 하나에 접속된다. 계층 스위치 (SW) 는 N-채널 MOS 트랜지스터로 구성될 수 있다. 다르게는, 계층 스위치 (SW) 는 CMOS 전송 게이트로 또한 구성될 수 있다. 접속 기법은, 하나의 글로벌 비트선 (GBL) 과 하나의 로컬 비트선 (LBL) 이 서로 1-대-1 관계로 접속되는 제 1 경우, 및 하나의 글로벌 비트선 (GBL) 이 복수의 로컬 비트선들 (LBL) 에 1-대-n 관계로 접속되는 제 2 경우를 포함한다. 로컬 비트선들 (LBL) 의 배열 피치는, 수직 트랜지스터 구조의 액세스 트랜지스터를 포함하는 4F2 메모리 셀에서 2F 이하이다 (여기서 F 는 최소 피쳐 사이즈이다). 계층 스위치 (SW) 는 하나의 로컬 비트선 (LBL) 에 부착되고, 따라서 액세스 트랜지스터와 같은 수직 트랜지스터 구조로 구성된 계층 스위치 (SW) 의 사이즈 (전류 구동성) 는 작고, 온 상태에서의 온 저항은 크다. 이 양태에 대한 세부사항들은 도 5의 설명과 함께 추후 설명된다.
도 2는 비트선들의 계층 구조를 상세히 설명하기 위한 회로도이다.
도 2에 도시된 바와 같이, 메모리 매트들 (MAT1 및 MAT2) 사이에서 감지 증폭기 (SA1) 가 글로벌 비트선들 (GBL1 및 GBL2) 에 접속된다. 글로벌 비트선들 (GBL1 및 GBL2) 은 메모리 매트들 (MAT1 및 MAT2) 에 각각 할당된다. 유사하게, 메모리 매트들 (MAT2 및 MAT3) 사이에서 감지 증폭기 (SA2) 가 글로벌 비트선들 (GBL3 및 GBL4) 에 접속된다. 글로벌 비트선들 (GBL3 및 GBL4) 은 메모리 매트들 (MAT2 및 MAT3) 에 각각 할당된다.
글로벌 비트선들 (GBL) 의 쌍 중 하나는 액세스 측이고, 다른 하나는 레퍼런스 측이다. 글로벌 비트선들의 쌍 사이의 전위차는 감지 증폭기 (SA) 에 의해 증폭된다. 액세스 측은, 판독 동작 또는 기록 동작을 위해 대상 메모리 셀 (MC) 에 접속되는 측이고 (대응하는 로컬 비트선 (LBL) 에 메모리 셀 (MC) 의 정보가 제공되도록 서브-워드선 (SWL) 이 활성화된다), 레퍼런스 측은, 판독 동작 또는 기록 동작을 위해 대상 메모리 셀 (MC) 에 접속되지 않는 측이다. 본 발명에 따른 반도체 장치에서, 레퍼런스 측의 글로벌 비트선 (GBL) 은 더미 셀에도 접속되지 않는다. 그러나, 본 발명에서, 레퍼런스 측의 글로벌 비트선 (GBL) 을 더미 셀에 접속시키는 것이 가능하다고 해도, 이는 추후 설명되는 바와 같이 실제로 필요하지 않다.
도 2에 도시된 바와 같이, 글로벌 비트선들 (GBL) 의 쌍은 Y 방향으로 감지 증폭기 어레이 (SAA) 를 가로질러 행으로 배열된 2 개의 메모리 매트들 (MAT) 에 각각 할당된다. 따라서, 하나의 메모리 매트 (MAT) 내에 포함된 글로벌 비트선 (GBL) 이 액세스 측으로서 세팅되는 경우에, 행으로 배열된 다른 하나의 메모리 매트 (MAT) 내에 포함된 글로벌 비트선 (GBL) 은 레퍼런스 측으로서 세팅되어야 한다. 예컨대, 메모리 매트 (MAT2) 가 선택되는 경우에, 이에 의해 글로벌 비트선들 (GBL2 및 GBL3) 이 액세스 측이 되고, 메모리 매트들 (MAT1 및 MAT3) 내에 포함된 글로벌 비트선들 (GBL1 및 GBL4) 은 각각 레퍼런스 측이 된다. 이 경우에, 본 발명의 특징은, 메모리 블록 (MB21) 이 액세스 측이 되는 경우에, 메모리 블록 (MB11) 및 메모리 블록 (MB31) 이 레퍼런스 측이 된다는 것이다. 감지 증폭기 (SA1) 로부터의 메모리 블록 (MB21) 및 메모리 블록 (MB11) 의 거리들은 서로 동일하고, 감지 증폭기 (SA2) 로부터의 메모리 블록 (MB21) 및 메모리 블록 (MB31) 의 거리들은 서로 동일하다. 이는, 각각의 메모리 블록에 대응하는 계층 스위치 어레이 (SWA) 의 제어에 의해 달성된다. 계층 스위치 어레이 (SWA) 의 제어에 대한 세부사항들은 추후 도 3에서 설명된다.
도 2에 도시된 바와 같이, Y 방향으로 서로 인접한 2 개의 메모리 블록들 (MB) 사이, 및 메모리 블록 (MB) 과 감지 증폭기 어레이 (SAA) 사이에, 복수의 계층 스위치들 (SW) 로 구성된 계층 스위치 어레이 (SWA) 가 배열된다. 구체적으로, Y 방향으로의 메모리 블록 (MB) 의 양측들에 계층 스위치 어레이 (SWA) 가 배열되고, X 방향으로 배열된 복수의 로컬 비트선 (LBL) 은 교번하는 방식으로 Y 방향으로의 양측들에 배열된 계층 스위치들 (SW) 에 접속된다.
도 3은 메모리 블록 (MB) 및 메모리 매트 (MAT) 의 어드레스 할당을 설명하기 위한 개략도이다.
도 3에서, 메모리 매트 (MAT) 는 행 어드레스의 비트들 (X9 내지 X10) 에 의해 선택되고, 메모리 블록 (MB) 은 행 어드레스의 비트들 (X7 및 X8) 에 의해 선택된다. 실제 경우에는 다수의 메모리 매트들 (MAT) 이 존재하기 때문에, 메모리 매트 (MAT) 를 선택하기 위해 비트 (X11) 위의 부분이 또한 사용되지만, 설명들을 간략화하기 위해 본 실시형태에서는 생략된다.
도 3에 도시된 바와 같이, 메모리 블록 (MB) 의 어드레스는 감지 증폭기 어레이 (SAA) 에 대하여 대칭적으로 할당된다. 즉, Y 방향으로 서로 인접한 2 개의 메모리 매트들 (MAT) 은, 메모리 블록 (MB) 을 선택하기 위해 사용되는 행 어드레스의 비트들 (X7 및 X8) 의 로직들이 대칭의 축으로서의 감지 증폭기 어레이 (SAA) 에 대하여 대칭이다. 또한, Y 방향으로 서로 인접한 2 개의 메모리 매트들 (MAT) 에서, 행 어드레스의 비트들 (X9 및 X10) 중 어느 하나가 상이하다. 예컨대, 할당된 행 어드레스의 비트 (X9) 의 로직만이 메모리 블록 (MB11) 과 메모리 블록 (MB21) 사이에서 반전되고, 할당된 행 어드레스의 비트 (X10) 의 로직만이 메모리 블록 (MB21) 과 메모리 블록 (MB31) 사이에서 반전된다.
감지 증폭기 어레이 (SAA) 에 대하여 미러 포지션으로 위치된 메모리 블록들 (MB) 중 하나는 액세스 측이 되고, 다른 하나는 레퍼런스 측이 된다. 이는, 액세스 측 및 레퍼런스 측의 로컬 비트선들 (LBL) 의 기생 CR 모델 (시정수 (τL)) 과, 글로벌 비트선들 (GBL) 의 기생 CR 모델 (시정수 (τG)) 을 포함하는 분포 정수들을 서로 동일하게 하고, 이로부터, 글로벌 비트선 (GBL) 의 선 길이가 긴 경우에도 고 감지 민감도를 달성하는 것이 가능하다. 이 양태에 대한 세부사항들은 도 6을 참조하여 설명된다 (반도체 장치의 동작). 또한, 특별히 한정되지는 않지만, 서브-워드선 (SWL) 의 어드레스는 또한 감지 증폭기 어레이 (SAA) 에 대하여 대칭적으로 할당되어야 하는 것이 바람직하다. 이 구성에 의해, 액세스 측 및 레퍼런스 측의 로컬 비트선들 (LBL) 에서의 기생 CR 모델들 (시정수 (τ)) 이 서로 동일하게 되고, 이는 당업자에 의해 쉽게 이해될 수 있다.
도 4는 계층 스위치 (SW) 및 서브-워드 드라이버 (SWD) 를 선택하기 위한 제어 회로 (100) 의 블록도이다.
도 4에 도시된 바와 같이, 제어 회로 (100) 는 디코더 회로들 (101 내지 104) 을 포함한다. 디코더 회로 (101) 는 서브-워드 드라이버 (SWD) 를 선택하며, 디코더 회로 (101) 는 액세스를 위한 행 어드레스 (X0 내지 X10) (또는 그 이상) 를 수신하고, 그 수신된 행 어드레스에 기초하여 서브-워드선들 (SWL) 중 임의의 하나를 선택한다. 행 어드레스 (X0 내지 X10) (또는 그 이상) 중에서, 메모리 매트 (MAT) 를 선택하기 위해 X9 이상의 부분이 사용되고, 선택된 메모리 매트 (MAT) 내에 포함된 메모리 블록 (MB) 을 선택하기 위해 X7 및 X8 을 포함하는 부분이 사용되며, 선택된 메모리 블록 (MB) 내에 포함된 서브-워드 드라이버 (SWD) 를 선택하기 위해 X0 내지 X6 을 포함하는 부분이 사용된다. 이 구성에 의해, Y 방향으로 행으로 배열된 적어도 3 개의 메모리 매트들 (MAT) 내의 서브-워드선들 (SWL) 중 하나만이 선택된다. 예컨대, 우상향 대각선 음영이 적용된 메모리 블록 (MB21) 내의 서브-워드선 (SWL) 이 도 3에서 선택된다. 즉, 메모리 블록 (MB21) 은 액세스 측 블록이다.
디코더 회로들 (102 내지 104) 의 각각은 계층 스위치 (SW) 를 선택하며, 디코더 회로들 (102 내지 104) 의 각각은 액세싱을 위한 행 어드레스 (X7 내지 X10) (또는 그 이상) 를 수신하고, 그 수신된 행 어드레스에 기초하여 글로벌 비트선 (GBL) 에 로컬 비트선들 (LBL) 중 임의의 하나를 접속시킨다. 이들 디코더 회로들 중에서, 디코더 회로 (102) 는 액세스 측 블록 내의 로컬 비트선 (LBL) 을 글로벌 비트선 (GBL) 에 접속시키기 위해 사용되고, 그 디코더 회로 (102) 에 행 어드레스 (X7 내지 X10) (또는 그 이상) 가 그 자체로서 입력된다. 따라서, 디코더 회로 (102) 에 의해 선택된 메모리 블록 (MB) 은 디코더 회로 (101) 에 의해 선택된 액세스 측 블록과 동일하다. 상술된 바와 같이, 메모리 블록 (MB21) 은 도 3에 도시된 예에서의 액세스 측 블록이다.
반면에, 디코더 회로들 (103 및 104) 의 각각은 레퍼런스 측 블록 내에 포함된 로컬 비트선 (LBL) 을 글로벌 비트선 (GBL) 에 접속시킨다. 구체적으로, 디코더 회로들 (103 및 104) 의 각각에 행 어드레스 (X7 내지 X10) (또는 그 이상) 가 입력되지만, 디코더 회로 (103) 에 입력되는 비트 (X9) 의 로직이 반전되고, 디코더 회로 (104) 에 입력되는 비트 (X10) 의 로직이 반전된다. 결과로서, 디코더 회로들 (103 및 104) 에 의해 선택된 메모리 블록들의 각각은, 감지 증폭기 어레이 (SAA) 가 대칭의 축으로서 취해지는 경우의 액세스 측 블록에 대한 미러 포지션에 위치된 레퍼런스 측 블록이다. 도 3에 도시된 예에서, 좌상향 대각선 음영이 적용된 메모리 블록들 (MB11 및 MB31) 이 레퍼런스 측 블록들이다.
도 3에 도시된 바와 같이, 메모리 블록들 (MB21 및 MB11) 은, 비트 (X9) 가 반전된 것을 제외하고는 동일한 행 어드레스를 가지고 감지 증폭기 어레이 (SAA) 에 대하여 대칭적으로 위치된다. 유사하게, 메모리 블록들 (MB21 및 MB31) 은, 비트 (X10) 가 반전된 것을 제외하고는 동일한 행 어드레스를 가지고 감지 증폭기 어레이 (SAA) 에 대하여 대칭적으로 위치된다.
도 5는 메모리 셀 (MC) 의 물리적인 구조를 도시하는 단면도이다.
도 5에 도시된 바와 같이, 본 실시형태에서, 메모리 셀 (MC) 은 예로서, 하나의 셀 트랜지스터 (Tr) (액세스 트랜지스터) 및 하나의 셀 캐패시터 (C) (메모리 엘리먼트) 의 직렬 회로로 구성된다. 셀 트랜지스터 (Tr) 는 반도체 기판 (200) 의 주면에 수직한 필라-형상 채널 (201) 을 갖는 필라 MOS 트랜지스터 (수직 트랜지스터) 이다. 필라-형상 채널 (201) 의 저부 및 상부 상에는, 확산층 (202) (로컬 비트선 (LBL)) 및 확산층 (203) (메모리 셀 (MC) 의 스토리지 접촉 측) 이 각각 제공되고, 필라-형상 채널 (201) 의 측면 측은 게이트 절연층 (204) 을 통해 게이트 전극 (205) 에 의해 둘러싸여 있다. 이 구성에 의해, 게이트 전극 (205) 에 미리 결정된 전압이 인가되는 경우에, 상부 및 하부 확산층들 (202 및 203) 이 서로 전기적으로 접속된다. 게이트 전극 (205) 은 서브-워드선 (SWL) 으로서 기능한다. 이 구조에 의해, 4F2 의 영역 내에 하나의 메모리 셀 (MC) 을 형성하는 것이 가능하다 (여기서, F 는 최소 피쳐 사이즈이다). 4F2 메모리 셀 (MC) 은, 로컬 비트선 (LBL) 과 서브-워드선 (SWL) 의 모든 교차점들에 메모리 셀이 배열되는 1-교차 1-셀 타입이다. 4F2 메모리 셀 (MC) 의 로컬 비트선 (LBL) 의 배열 피치는 6F2 타입 이상의 타입의 메모리 셀 (MC) 의 로컬 비트선의 배열 피치보다 더 작을 수도 있다. 이 경우에, 메모리 셀 (MC) 의 액세스 트랜지스터와 동일한 수직 트랜지스터로 로컬 비트선 (LBL) 에 부착된 트랜지스터에 의해 구성되는 계층 스위치를 구성하는 것이 또한 바람직하다. 따라서, 온 상태에서의 수직 트랜지스터 (계층 스위치) 의 온 저항은 큰 배열 피치를 갖는 6F2 타입 이상의 타입의 메모리 셀 (MC) 의 로컬 비트선 (LBL) 에 부착된 계층 스위치의 온 저항보다 더 높게 증가한다. 로컬 비트선에 다수의 액세스 트랜지스터들이 접속되기 때문에, 글로벌 비트선으로부터 뷰잉되는 (또는 감지 증폭기로부터 뷰잉되는) 로컬 비트선 및 계층 스위치의 부하 (분포 정수) 가 전체적인 글로벌 비트선의 부하보다 상당히 더 무겁다. 예컨대, 모든 서브-워드선들이 4F2 메모리 셀 (MC) 내의 유효한 서브-워드선들로서 사용될 수 있기 때문에, 모든 2 개의 선들마다 배열된 워드선들을 더미 워드선들로서 세팅할 필요는 없다.
반도체 기판 (200) 내에 임베딩된 로컬 비트선 (LBL) 에 하부 확산층 (202) 이 접속된다. 이 방식으로, 본 실시형태에서, 로컬 비트선 (LBL) 이 반도체 기판 (200) 내에 임베딩되기 때문에, 노멀 평면 트랜지스터를 사용하는 경우와 비교하여, 로컬 비트선 (LBL) 및 서브-워드선 (SWL) 의 크로스 커플링 (cross coupling) 이 현저히 작다. 따라서, 본 실시형태에서, 더미 워드선을 사용하여 레퍼런스 측의 로컬 비트선 (LBL) 에 워드선 노이즈를 전송하는 것이 덜 필요하다. 이는, 본 실시형태에서 더미 워드선이 채용되지 않는 이유이다. 확산층 (202) (로컬 비트선 (LBL)) 은 비소 (As) 가 도핑된 다결정 실리콘, 텅스텐, 또는 다른 금속 재료들로 이루어질 수 있다.
상부 확산층 (203) (메모리 셀 (MC) 의 스토리지 접촉 측) 은 접촉 플러그 (206) 를 통해 셀 캐패시터 (C) 의 하부 전극 (211) 에 접속된다. 셀 캐패시터 (C) 는 하부 전극 (211), 상부 전극 (212), 및 하부 전극 (211) 과 상부 전극 (212) 사이에 형성된 캐패시터 절연층 (213) 을 포함한다. 상부 전극 (212) 은 미리 결정된 고정된 전위에 접속된다. 글로벌 비트선 (GBL) 은 셀 캐패시터 (C) 위에 형성된다. 글로벌 비트선 (GBL) 은 상부 층 선을 사용하여 형성되며, 글로벌 비트선 (GBL) 의 선 피치는 로컬 비트선 (LBL) 의 선 피치와 동일하거나 또는 그 2 배일 수 있다. 따라서, 글로벌 비트선 (GBL) 의 선폭 (W) 을 충분히 두껍게 세팅하는 것이 가능하다. 또한, 상부 층 선이 글로벌 비트선 (GBL) 에 대해 사용되기 때문에, 선의 두께 (T) 가 또한 증가한다. 또한, 글로벌 비트선 (GBL) 에 대한 재료로서 저 전기 저항을 갖는 구리 (Cu) 를 사용하는 것이 가능하다. 결과로서, 글로벌 비트선 (GBL) 의 선 저항 (단위 길이 당 고유 저항 (specific resistance)) 을 로컬 비트선 (LBL) 의 선 저항보다 충분히 더 낮게 세팅하는 것이 가능하다.
본 실시형태에 따른 반도체 장치의 구성은 위에서 설명된 바와 같다. 본 실시형태에 따른 반도체 장치의 동작이 다음으로 설명된다.
도 6은 본 실시형태에 따른 반도체 장치의 동작을 설명하기 위한 타이밍 차트의 예이다.
먼저, 행 어드레스 (XA) 가 입력되기 이전의 상태에서, 모든 글로벌 비트선들 (GBL) 및 로컬 비트선들 (LBL) 은 비트선 프리-차지 (pre-charge) 회로 (미도시) 에 의해 미리 결정된 시간 동안에 미리 결정된 전위 (예컨대, VARAY/2, 여기서 VARAY 는 예컨대 1.2 V (볼트) 와 같은, 감지 증폭기의 고전압 측의 전압이다) 로 프리-차징된다. 모든 계층 스위치들 (SW) 이 스위치 온된 상태에서 글로벌 비트선 (GBL) 측으로부터 프리-차징하는 것이 바람직하다. 이는, 온 상태에서 온 저항이 낮은 감지 증폭기를 구성하는 트랜지스터 구조와 동일한 구조를 갖는 트랜지스터로 온 상태에서의 저 저항이 실현될 수 있기 때문이다. 글로벌 비트선 (GBL) 은 감지 증폭기 (SA) 에서의 전위를 표현한다.
도 6에 도시된 바와 같이, 시간 (t1) 에서 활성 커맨드 (ACT) 및 행 어드레스 (XA) 가 입력되는 경우에, 시간 (t2) 에서 대응하는 서브-워드선 (SWL) 이 활성화된다. 본 예에서, 도 3에 도시된 바와 같이, 활성화된 서브-워드선 (SWL) 은 메모리 매트 (MAT2) 내에 포함된 메모리 블록 (MB21) 에 속한다. 즉, 메모리 블록 (MB21) 은 액세스 측 블록이다.
시간 (t2) 에서, 행 어드레스 (X7 내지 X10) (또는 그 이상) 에 기초하여 계층 스위치들 (SW) 이 활성화된다. 활성화된 계층 스위치들 중 하나는 액세스 측 블록인 메모리 블록 (MB21) 에 대응하는 계층 스위치 (SW21) 이고, 그 외에는 각각 레퍼런스 측 블록들인 메모리 블록들 (MB11 및 MB31) 에 대응하는 계층 스위치들 (SW11 및 SW31) 이다. 이 동작에 의해, 도 2에 도시된 글로벌 비트선들 (GBL2 및 GBL3) 의 각각은 그 대응하는 로컬 비트선 (LBL) 을 통해 메모리 셀 (MC) 에 접속된다. 반면에, 글로벌 비트선들 (GBL1 및 GBL4) 의 각각은 그 대응하는 로컬 비트선 (LBL) 에 접속되지만, 메모리 셀 또는 더미 셀에 접속되지 않는다.
계층 스위치들 (SW) 이 활성화되는 경우에, 액세스 측 상의 글로벌 비트선들 (GBL2 및 GBL3) 의 전위들의 각각은 메모리 셀 (MC) 내에 저장된 정보에 기초하여 변화된다. 구체적으로, 셀 캐패시터 (C) 가 저 레벨로 차징된 경우에, 글로벌 비트선 (GBL) 의 전위가 약간 감소되고, 셀 캐패시터 (C) 가 고 레벨로 차징된 경우에, 글로벌 비트선 (GBL) 의 전위가 약간 증가된다. 도 6에 도시된 예에서, 글로벌 비트선 (GBL2) 의 전위는 증가되고, 글로벌 비트선 (GBL3) 의 전위는 감소된다.
이때, 감지 증폭기 (SA) 로부터 뷰잉되는 글로벌 비트선들 (GBL2 및 GBL3) 의 전위 변화들의 타이밍들 및 파형들은 활성화된 계층 스위치 (SW) 로부터 감지 증폭기 (SA) 까지의 거리에 의존한다. 구체적으로, 활성화된 계층 스위치 (SW) 가 감지 증폭기 (SA) 로부터 멀리 있을수록, 감지 증폭기 (SA) 에서 전위 변화의 타이밍이 더 늦게 나타난다. 반대로, 활성화된 계층 스위치 (SW) 가 감지 증폭기 (SA) 에 근접할수록, 감지 증폭기 (SA) 에서 전위 변화의 타이밍이 더 일찍 나타난다. 또한, 전위 변화들의 파형들은 거리에 따라 약간 상이하다. 도 6에 도시된 예에서, 액세스 측 블록인 메모리 블록 (MB21) 은, 감지 증폭기 (SA1) 로부터 비교적 멀리 있고, 감지 증폭기 (SA2) 에 비교적 근접하다. 따라서, 감지 증폭기 (SA1) 내의 입력 단자에서의 글로벌 비트선 (GBL2) 의 전위 변화는 비교적 늦게 나타나고, 감지 증폭기 (SA2) 내의 입력 단자에서의 글로벌 비트선 (GBL3) 의 전위 변화는 비교적 일찍 나타난다.
글로벌 비트선들 (GBL) 의 각각 상에서 충분한 전위차가 나타난 이후에, 시간 (t3) 에서 감지 증폭기 활성화 신호 (SAE) 가 활성화되고, 이에 의해 감지 증폭기 (SA) 는 감지 동작을 시작한다. 이 동작에 의해, 액세스 측의 글로벌 비트선 (GBL2) 의 전위가 VARAY 로 증가되고, 글로벌 비트선 (GBL2) 과 쌍을 형성하는 레퍼런스 측의 글로벌 비트선 (GBL1) 의 전위가 VSS 로 감소된다. 유사하게, 액세스 측의 글로벌 비트선 (GBL3) 의 전위가 VSS 로 감소되고, 글로벌 비트선 (GBL3) 과 쌍을 형성하는 레퍼런스 측의 글로벌 비트선 (GBL4) 의 전위가 VARAY 로 증가된다.
여기서 가장 중요한 시간은 시간 (t3) 에서의 약간의 전위차를 감지하는 시간이다 (감지를 시작한 이후의 초기 주기: 초기 감지 스테이지). 감지 증폭기로부터 (감지 증폭기에 기초하여), 레퍼런스 측 글로벌 비트선에 부가될 레퍼런스 로컬 비트선, 및 액세스 측 글로벌 비트선에 부가될 액세스 측 로컬 비트선 양자의 부하 모델들 (기생 CR 모델들) 이 서로 완전하게 일치한다. 이는, 스위치 온된 양측들의 계층 스위치들의 위치들이 감지 증폭기로부터의 양측들의 글로벌 비트선들 상의 위치들과 동일하기 때문이다. 따라서, 초기 감지 스테이지에서, 감지 증폭기들은 동일한 부하 모델을 가지고 동작할 수 있다.
감지 증폭기 (SA1) 의 부하 모델은 감지 증폭기 (SA2) 의 부하 모델과 상이하다. 그러나, 개별적인 감지 증폭기의 액세스 측 및 레퍼런스 측의 부하 모델들이 초기 감지 스테이지에서 동일하다는 것이 중요하다. 예컨대, 액세스 측의 글로벌 비트선을 고 레벨로 차징하는 것을 시도하기 위해 CMOS 로 구성된 감지 증폭기가 이용하는 제 1 벡터, 액세스 측의 글로벌 비트선을 저 레벨로 차징하는 것을 시도하기 위해 감지 증폭기가 이용하는 제 2 벡터, 레퍼런스 측의 글로벌 비트선을 고 레벨로 차징하는 것을 시도하기 위해 감지 증폭기가 이용하는 제 3 벡터, 및 레퍼런스 측의 글로벌 비트선을 저 레벨로 차징하는 것을 시도하기 위해 감지 증폭기가 이용하는 제 4 벡터를 포함하는, 4 개의 벡터들의 밸런스들이 서로 일치하는 것이 중요하다. 4 개의 벡터들의 각각은 그 대응하는 부하 모델에 의해 크게 영향을 받는다. 이는 0.1 V 이하의 전압차를 감지하기 위한 매우 중요한 기술적인 개념이다. 본 실시형태에서, 가장 멀리 있는 감지 증폭기 (SA1) 로부터 뷰잉되는 스위치 온될 계층 스위치의 부하 모델이 감지 증폭기 (SA2) 로부터 뷰잉되는 부하 모델보다 더 무겁다고 표현될 수 있다. 예컨대, 감지를 시작하는 시간 (감지를 시작한 이후의 초기 시간) 에서 감지 증폭기 (SA1) 에서의 차동 전위가 50 mV (밀리볼트) 이고, 감지 증폭기 (SA2) 에서의 차동 전위가 60 mV 라고 가정한다 (감지 증폭기들 (SA1 및 SA2) 양자가 에러들을 도입하지 않으면서 30 mV 의 차동 전위까지 감지할 수 있다고 가정된다). 그러나, 감지 증폭기 (SA1) 의 상기 4 개의 벡터들이 서로 일치하는 경우에, 감지 증폭기 (SA1) 는 에러들을 도입하지 않으면서 제 1 속도로 50 mV 의 감지를 수행할 수 있다. 감지 증폭기 (SA2) 의 상기 4 개의 벡터들이 서로 일치하는 경우에, 감지 증폭기 (SA2) 는 에러들을 도입하지 않으면서 제 2 속도로 60 mV 의 감지를 수행할 수 있다. 제 1 속도는 제 2 속도보다 약간 더 느리다. 그러나, 본 발명이 초점을 맞추고 있는 것은 초기 감지 스테이지에서의 민감도 (밸런스) 이다.
본 발명이 적용되는 시스템이 다음으로 설명된다.
도 7은 본 실시형태에 따른 반도체 장치를 채용하는 시스템의 블록도이다. 본 발명은 시스템 (3000) 을 구성한다. 시스템 (3000) 은 도 1에 도시된 회로에 대응하는 제 1 회로 (1000) 및 그 제 1 회로를 제어하는 제 2 회로 (2000) 를 포함한다. 제 2 회로는, 시스템의 외부와 통신하는 기능 및 시스템 내의 다른 회로들 (미도시) 과 통신하는 기능을 갖는다. 제 2 회로 (2000) 는 제 1 회로를 제어하기 위한 논리 회로 (2001) 를 포함한다. 제 1 회로 (1000) 는, 제 2 회로와 통신하기 위한 인터페이스 유닛 (1003), 복수의 정보의 피스들을 갖는 복수의 블록들 (1001), 정보의 피스들의 각각을 각각 감지하는 복수의 감지 증폭기들 (1002), 도 4에 도시된 회로들에 대응하는 복수의 디코더들 (미도시), 및 액세스를 위해 요구되는 다른 제어 회로들을 포함한다. 시스템 내의 버스 (3001) 는, 제 1 회로 및 제 2 회로가 정보를 통신하는데 요구되는 복수의 제어 신호들을 포함하는 정보의 피스들을 전송하기 위한 신호선이다. 제 2 회로는 제 1 회로의 정보의 피스들을 액세스하는 기능을 갖는다. 이 시스템 (3000) 은 상술된 고 감지 민감도로 정보를 프로세싱하는 성능을 갖는다.
제 1 회로 및 제 2 회로는 동일한 반도체 기판 또는 서로 상이한 반도체 기판들 상에서 형성된다. 제 1 회로 및 제 2 회로는 동일한 패키징 재료 또는 서로 상이한 패키징 재료들로 밀봉될 수 있다. 제 1 회로 및 제 2 회로는 층 구조로 탑재될 수 있거나 또는 평면 탑재될 수 있다. 이 시스템 (3000) 은 다른 기능을 갖는 회로 (제 3 회로) 를 포함할 수 있다.
상술된 바와 같이, 본 실시형태에 따르면, 액세스 측 메모리 블록 및 레퍼런스 측 메모리 블록이 감지 증폭기 어레이 (SAA) 에 대하여 대칭적으로 할당되기 때문에, 글로벌 비트선의 길이가 긴 경우에도, 액세스 위치에 관계없이 고 민감도 감지 동작을 수행하는 것이 가능하다. 결과로서, 하나의 감지 증폭기 (SA) 당 메모리 셀들의 수를 증가시키는 것이 가능하여, 칩 치수의 감소에 기여한다.
본 발명이 상기 실시형태들에 한정되지 않으며, 본 발명의 범위 및 사상으로부터 벗어나지 않으면서 변형 및 변화될 수도 있다는 것이 명백하다.
예컨대, 상기 실시형태에서는 액세스 측 메모리 블록 및 레퍼런스 측 메모리 블록이 감지 증폭기 어레이 (SAA) 에 대하여 대칭적으로 할당되더라도, 글로벌 비트선 (GBL) 을 따라서 감지 증폭기 (SA) 로부터 활성화될 계층 스위치 (SW) 까지의 거리가 실질적으로 일치하는 한 대칭적으로 할당하는 것이 필수인 것은 아니다.
또한, 상기 실시형태에서는 메모리 매트 (MAT) 및 메모리 블록 (MB) 의 어드레스들이 감지 증폭기 어레이 (SAA) 에 대하여 대칭적으로 할당되더라도, 이것이 본 발명에서 필수는 아니다. 그러나, 어드레스들이 대칭적으로 할당되지 않는 경우에, 글로벌 비트선 (GBL) 을 따라서 감지 증폭기 (SA) 로부터 활성화될 계층 스위치 (SW) 까지의 거리가 액세스 측 및 레퍼런스 측에서 실질적으로 동일한 방식으로, 레퍼런스 측의 계층 스위치 (SW) 를 선택하기 위한 어드레스 변환을 수행할 필요가 있다.
또한, 상기 실시형태에서는 본 발명이 DRAM 에 적용되는 경우가 예로서 설명되었지만, 본 발명의 대상이 DRAM들로 한정되는 것은 아니고, 본 발명은 다른 타입의 반도체 장치들에 광범위하게 적용될 수 있다. 예컨대, (상변화 메모리 엘리먼트를 채용하는 PRAM 과 같은) 비휘발성 엘리먼트가 셀 캐패시터 (C) 대신에 사용될 수 있다.
본 발명의 기본 기술적인 개념은 상기 방법에 한정되지 않으며, 회로들의 각각의 형식은 상기 실시형태에서 설명된 회로 형식에 한정되지 않는다. 감지 증폭기의 회로 구성은 차동 타입인 한 문제가 되지 않는다. 액세스 측의 글로벌 비트선 및 레퍼런스 측의 글로벌 비트선이 싱글 엔드 타입 게이트들에 각각 입력되는 차동 감지 증폭기도 또한 적용될 수 있다. 또한, 비트선의 등화 (equalize) 전압은 VARAY/2 에 한정되지 않지만, VSS 측에서 저 전압 또는 VARAY 측에서 고 전압일 수 있다. 또한, 트랜지스터가 FET (Field Effect Transistor) 인 경우에, MIS (Metal-Insulator Semiconductor) 및 TFT (Thin Film Transistor) 뿐만 아니라 MOS (Metal Oxide Semiconductor) 트랜지스터와 같은 다양한 FET들을 사용하는 것이 가능하다. 추가로, 바이폴라 트랜지스터도 또한 사용될 수 있다.
본 발명은 메모리, CPU (Central Processing Unit), MCU (Micro Controller Unit), 또는 DSP (Digital Signal Processor) 와 같은 반도체 장치들에 적용될 수 있다. 또한, NMOS 트랜지스터 (N-채널 MOS 트랜지스터) 가 제 1 도전성 트랜지스터의 대표적인 예이고, PMOS 트랜지스터 (P-채널 MOS 트랜지스터) 가 제 2 도전성 트랜지스터의 대표적인 예이다.
또한, 본 명세서에서 개시된 다양한 구성 엘리먼트들의 다수의 조합들 및 선택들은 본 발명의 첨부된 청구의 범위 내에서 이루어질 수 있다. 즉, 본 발명이 청구의 범위를 포함하는 본 명세서의 전체 개시물, 뿐만 아니라 본 발명의 기술적인 개념에 기초하여 당업자에 의해 이루어질 수 있는 다양한 변화들 및 변형들을 포함한다는 것은 말할 필요도 없다.
101; 디코더 회로
1000; 제 1 회로
1003; 인터페이스 유닛
2000; 제 2 회로
2001; 논리 회로

Claims (19)

  1. 제 1 글로벌 비트선 및 제 2 글로벌 비트선;
    상기 제 1 글로벌 비트선에 각각 접속된 복수의 제 1 계층 스위치들, 및 상기 제 1 계층 스위치들 중 연관된 하나의 제 1 계층 스위치를 통해 상기 제 1 글로벌 비트선에 각각 접속된 복수의 제 1 로컬 비트선들을 포함하는 제 1 메모리 매트;
    상기 제 2 글로벌 비트선에 각각 접속된 복수의 제 2 계층 스위치들, 및 상기 제 2 계층 스위치들 중 연관된 하나의 제 2 계층 스위치를 통해 상기 제 2 글로벌 비트선에 각각 접속된 복수의 제 2 로컬 비트선들을 포함하는 제 2 메모리 매트;
    상기 제 1 메모리 매트와 상기 제 2 메모리 매트 사이에 배열되고, 상기 제 1 글로벌 비트선과 상기 제 2 글로벌 비트선 사이의 전위차를 증폭하는 감지 증폭기; 및
    상기 제 1 계층 스위치들 중 하나의 제 1 계층 스위치 및 상기 제 2 계층 스위치들 중 하나의 제 2 계층 스위치를 활성화하는 제어 회로를 포함하며,
    상기 제어 회로는, 상기 제 1 글로벌 비트선 및 상기 제 2 글로벌 비트선을 따라서 상기 감지 증폭기로부터 실질적으로 동일한 거리를 갖는, 상기 제 1 계층 스위치들 중 하나의 제 1 계층 스위치 및 상기 제 2 계층 스위치들 중 하나의 제 2 계층 스위치를 각각 활성화하는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제어 회로는, 활성화된 상기 제 1 및 제 2 계층 스위치들에 대응하는, 상기 제 1 및 제 2 로컬 비트선들 중 하나를, 상기 제 1 및 제 2 로컬 비트선들 중 다른 하나를 임의의 메모리 셀에 접속시키지 않으면서, 메모리 셀에 각각 접속시키는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 로컬 비트선들 및 상기 제 2 로컬 비트선들의 각각은 복수의 메모리 셀들에 접속되고,
    상기 메모리 셀들의 각각은 셀 트랜지스터 및 메모리 엘리먼트의 직렬 회로를 포함하며,
    상기 셀 트랜지스터는, 반도체 기판의 주면에 수직한 필라-형상 (pillar-shaped) 채널을 갖는 필라 트랜지스터에 의해 구성되는, 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 계층 스위치들 및 상기 제 2 계층 스위치들의 각각은 상기 필라 트랜지스터에 의해 구성되는, 반도체 장치.
  5. 제 3 항에 있어서,
    상기 제 1 로컬 비트선들 및 상기 제 2 로컬 비트선들은 상기 반도체 기판 내에 임베딩되며,
    상기 제 1 글로벌 비트선 및 상기 제 2 글로벌 비트선은 상기 반도체 기판 상에 형성되는, 반도체 장치.
  6. 미리 결정된 방향으로 배열된, 제 1 메모리 매트 및 제 2 메모리 매트로서, 상기 제 1 메모리 매트 및 상기 제 2 메모리 매트의 각각은 상기 미리 결정된 방향으로 배열된 복수의 메모리 블록들을 포함하는, 상기 제 1 메모리 매트 및 상기 제 2 메모리 매트;
    상기 제 1 메모리 매트 및 상기 제 2 메모리 매트에 각각 할당된 제 1 글로벌 비트선 및 제 2 글로벌 비트선;
    상기 제 1 메모리 매트와 상기 제 2 메모리 매트 사이에 배열되고, 상기 제 1 글로벌 비트선과 상기 제 2 글로벌 비트선 사이의 전위차를 증폭하는 제 1 감지 증폭기; 및
    상기 제 1 메모리 매트 및 상기 제 2 메모리 매트의 동작들을 제어하는 제어 회로를 포함하며,
    상기 제 1 메모리 매트 내에 포함된 메모리 블록들의 각각은, 로컬 비트선, 상기 로컬 비트선과 상기 제 1 글로벌 비트선을 접속시키는 계층 스위치, 상기 로컬 비트선에 각각 할당되는 복수의 메모리 셀들, 및 상기 메모리 셀들 중 임의의 하나의 메모리 셀을 상기 로컬 비트선에 접속시키도록 상기 메모리 셀들 중 연관된 하나의 메모리 셀에 각각 할당되는 복수의 워드선들을 포함하고,
    상기 제 2 메모리 매트 내에 포함된 메모리 블록들의 각각은, 로컬 비트선, 상기 로컬 비트선과 상기 제 2 글로벌 비트선을 접속시키는 계층 스위치, 상기 로컬 비트선에 각각 할당되는 복수의 메모리 셀들, 및 상기 메모리 셀들 중 임의의 하나의 메모리 셀을 상기 로컬 비트선에 접속시키도록 상기 메모리 셀들 중 연관된 하나의 메모리 셀에 각각 할당되는 복수의 워드선들을 포함하며,
    상기 제어 회로가 상기 제 1 메모리 매트 내에 포함된 미리 결정된 메모리 블록 내에 포함된 워드선들 중 임의의 하나의 워드선을 선택하는 경우에, 상기 제어 회로는 상기 미리 결정된 메모리 블록 내에 포함된 계층 스위치를 활성화하고, 상기 제 1 감지 증폭기에 대하여 상기 제 1 메모리 매트 내에 포함된 상기 미리 결정된 메모리 블록에 대해 실질적으로 대칭적인 위치에 위치된, 상기 제 2 메모리 매트 내에 포함된 메모리 블록 내에 포함된 계층 스위치를 활성화하는, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 제어 회로가 상기 미리 결정된 메모리 블록 내에 포함된 워드선들 중 임의의 하나의 워드선을 선택하는 경우에, 상기 제어 회로는 상기 제 2 메모리 매트 내에 포함된 워드선들 중 어떤 워드선도 선택하지 않는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 제 1 메모리 매트를 가로질러 상기 제 1 감지 증폭기 반대편에 배열된 제 3 메모리 매트로서, 상기 제 3 메모리 매트는 상기 미리 결정된 방향으로 배열된 복수의 메모리 블록들을 포함하는, 상기 제 3 메모리 매트;
    상기 제 3 메모리 매트에 할당된 제 3 글로벌 비트선;
    상기 제 1 메모리 매트에 할당된 제 4 글로벌 비트선; 및
    상기 제 1 메모리 매트와 상기 제 3 메모리 매트 사이에 배열되고, 상기 제 4 글로벌 비트선과 상기 제 3 글로벌 비트선 사이의 전위차를 증폭하는 제 2 감지 증폭기를 더 포함하며,
    상기 제 3 메모리 매트 내에 포함된 메모리 블록들의 각각은, 로컬 비트선, 상기 로컬 비트선과 상기 제 3 글로벌 비트선을 접속시키는 계층 스위치, 상기 로컬 비트선에 각각 할당되는 복수의 메모리 셀들, 및 상기 메모리 셀들 중 임의의 하나의 메모리 셀을 상기 로컬 비트선에 접속시키도록 상기 메모리 셀들 중 연관된 하나의 메모리 셀에 각각 할당되는 복수의 워드선들을 포함하고,
    상기 제 1 메모리 매트 내에 포함된 메모리 블록들의 각각은, 제 2 로컬 비트선, 상기 제 2 로컬 비트선과 상기 제 4 글로벌 비트선을 접속시키는 제 2 계층 스위치, 및 상기 제 2 로컬 비트선에 각각 할당되는 복수의 제 2 메모리 셀들을 더 포함하고,
    상기 제 1 메모리 매트 내에 포함된 워드선들의 각각은 상기 제 2 메모리 셀들 중 임의의 하나의 제 2 메모리 셀을 상기 제 2 로컬 비트선에 접속시키도록 상기 제 2 메모리 셀들의 각각에 할당되며,
    상기 제어 회로가 상기 제 1 메모리 매트 내에 포함된 상기 미리 결정된 메모리 블록 내에 포함된 워드선들 중 임의의 하나의 워드선을 선택하는 경우에, 상기 제어 회로는 상기 미리 결정된 메모리 블록 내에 포함된 제 2 계층 스위치를 활성화하고, 상기 제 2 감지 증폭기에 대하여 상기 제 1 메모리 매트 내에 포함된 상기 미리 결정된 메모리 블록에 대해 실질적으로 대칭적인 위치에 위치된, 상기 제 3 메모리 매트 내에 포함된 메모리 블록 내에 포함된 계층 스위치를 활성화하는, 반도체 장치.
  9. 제 8 항에 있어서,
    상기 제어 회로가 상기 미리 결정된 메모리 블록 내에 포함된 워드선들 중 임의의 하나의 워드선을 선택하는 경우에, 상기 제어 회로는 상기 제 3 메모리 매트 내에 포함된 워드선들 중 어떤 워드선도 선택하지 않는, 반도체 장치.
  10. 제 6 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 메모리 셀들의 각각은 셀 트랜지스터 및 메모리 엘리먼트의 직렬 회로를 포함하며,
    상기 셀 트랜지스터는, 반도체 기판의 주 기판에 수직한 필라-형상 채널을 갖는 필라 트랜지스터에 의해 구성되는, 반도체 장치.
  11. 제 10 항에 있어서,
    상기 계층 스위치들의 각각은 상기 필라 트랜지스터에 의해 구성되는, 반도체 장치.
  12. 제 10 항에 있어서,
    상기 로컬 비트선들은 상기 반도체 기판 내에 임베딩되며,
    상기 제 1 글로벌 비트선 및 상기 제 2 글로벌 비트선은 상기 반도체 기판 상에 형성되는, 반도체 장치.
  13. 제 1 글로벌 비트선 및 제 2 글로벌 비트선;
    상기 제 1 글로벌 비트선 및 상기 제 2 글로벌 비트선에 접속된 감지 증폭기;
    상기 제 1 글로벌 비트선에 대응하여 배열된 복수의 제 1 메모리 블록들로서, 상기 제 1 메모리 블록들의 각각은, 워드선, 로컬 비트선, 상기 워드선 및 상기 로컬 비트선에 접속된 메모리 셀, 및 상기 제 1 글로벌 비트선과 상기 로컬 비트선 사이에 배열되고, 선택된 상태에서 전기 전도성인 계층 스위치를 포함하는, 상기 복수의 제 1 메모리 블록들; 및
    상기 제 2 글로벌 비트선에 대응하여 배열된 복수의 제 2 메모리 블록들로서, 상기 제 2 메모리 블록들의 각각은, 워드선, 로컬 비트선, 및 상기 제 2 글로벌 비트선과 상기 로컬 비트선 사이에 배열되고, 선택된 상태에서 전기 전도성인 계층 스위치를 포함하는, 상기 복수의 제 2 메모리 블록들을 포함하며,
    상기 감지 증폭기를 가로질러 실질적으로 대칭적인 위치에 위치된, 상기 제 1 메모리 블록들의 각각과 상기 제 2 메모리 블록들의 각각은 쌍을 형성하고, 상기 쌍을 형성하는 제 1 메모리 블록과 제 2 메모리 블록이 상기 선택된 상태에서 선택되는, 반도체 장치.
  14. 제 13 항에 있어서,
    제 3 글로벌 비트선 및 제 4 글로벌 비트선;
    상기 제 3 글로벌 비트선 및 상기 제 4 글로벌 비트선에 접속되고, 상기 제 1 메모리 블록들을 가로질러 상기 제 1 감지 증폭기 반대편에 배열된 제 2 감지 증폭기; 및
    상기 제 3 글로벌 비트선에 대응하여 배열된 복수의 제 3 메모리 블록들로서, 상기 제 3 메모리 블록들의 각각은, 워드선, 로컬 비트선, 및 상기 제 3 글로벌 비트선과 상기 로컬 비트선 사이에 배열되고, 선택된 상태에서 전기 전도성인 계층 스위치를 포함하며, 상기 제 3 메모리 블록들은 상기 제 2 감지 증폭기를 가로질러 상기 제 1 메모리 블록들 반대편에 배열되는, 상기 복수의 제 3 메모리 블록들을 더 포함하며,
    상기 제 1 메모리 블록들의 각각은, 제 2 로컬 비트선, 상기 워드선 및 상기 제 2 로컬 비트선에 접속된 제 2 메모리 셀, 및 상기 제 4 글로벌 비트선과 상기 제 2 로컬 비트선 사이에 배열되고, 선택된 상태에서 전기 전도성인 제 2 계층 스위치를 더 포함하며,
    상기 제 2 감지 증폭기를 가로질러 실질적으로 대칭적인 위치에 위치된, 상기 제 1 메모리 블록들의 각각과 상기 제 3 메모리 블록들의 각각은 쌍을 형성하고, 상기 쌍을 형성하는 제 1 메모리 블록과 제 3 메모리 블록이 상기 선택된 상태에서 선택되는, 반도체 장치.
  15. 제 1 메모리 매트, 제 2 메모리 매트, 및 제 3 메모리 매트를 포함하는 복수의 메모리 매트들로서, 상기 메모리 매트들의 각각은, 로컬 비트선, 및 상기 로컬 비트선과 글로벌 비트선 사이에 접속된 계층 스위치에 접속된 메모리 셀을 각각 포함하는 복수의 메모리 블록들을 포함하고, 상기 글로벌 비트선은 상기 계층 스위치들에 공통으로 접속되고, 상기 메모리 블록들은 제 1 방향으로 배열되는, 상기 복수의 메모리 매트들; 및
    제 1 감지 증폭기 및 제 2 감지 증폭기를 포함하며,
    상기 제 1 감지 증폭기는, 상기 제 1 방향으로 배열된 상기 제 1 메모리 매트와 상기 제 2 메모리 매트 사이에 배열되고,
    상기 제 2 감지 증폭기는, 상기 제 1 메모리 매트를 가로질러 상기 제 1 감지 증폭기 반대편에, 그리고 상기 제 1 방향으로 배열된 상기 제 1 메모리 매트와 상기 제 3 메모리 매트 사이에 배열되고,
    상기 제 1 메모리 매트 내에 포함된 제 1 글로벌 비트선 및 상기 제 2 메모리 매트 내에 포함된 제 2 글로벌 비트선은 상기 제 1 감지 증폭기에 접속되고,
    상기 제 1 메모리 매트 내에 포함된 제 3 글로벌 비트선 및 상기 제 3 메모리 매트 내에 포함된 제 4 글로벌 비트선은 상기 제 2 감지 증폭기에 접속되고,
    상기 제 1 메모리 매트 내에 포함된 제 1 메모리 블록이 선택되는 경우에,
    메모리 셀들 내에 저장된 정보의 피스들은 그 메모리 셀들의 대응하는 로컬 비트선들 및 계층 스위치들을 통해 상기 제 1 글로벌 비트선 및 상기 제 3 글로벌 비트선에 각각 전송되고,
    상기 제 1 메모리 블록에 대하여 상기 제 1 감지 증폭기로부터 실질적으로 동일한 거리에 위치된, 상기 제 2 메모리 매트 내에 포함된 메모리 블록이 선택되고, 상기 제 2 메모리 매트에서 선택된 메모리 블록 내에 포함된 로컬 비트선은 그 로컬 비트선의 대응하는 계층 스위치를 통해 상기 제 2 글로벌 비트선에 접속되며,
    상기 제 1 메모리 블록에 대하여 상기 제 2 감지 증폭기로부터 실질적으로 동일한 거리에 위치된, 상기 제 3 메모리 매트 내에 포함된 메모리 블록이 선택되고, 상기 제 3 메모리 매트에서 선택된 메모리 블록의 로컬 비트선은 그 로컬 비트선의 대응하는 계층 스위치를 통해 상기 제 4 글로벌 비트선에 접속되는, 반도체 장치.
  16. 제 15 항에 있어서,
    상기 메모리 셀들의 각각은 셀 트랜지스터 및 메모리 엘리먼트의 직렬 회로를 포함하며,
    상기 셀 트랜지스터는 반도체 기판의 주면에 수직한 필라-형상 채널을 갖는 필라 트랜지스터에 의해 구성되는, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 계층 스위치들의 각각은 상기 필라 트랜지스터에 의해 구성되는, 반도체 장치.
  18. 반도체 장치에 의해 구성된 제 1 회로; 및 반도체 장치에 의해 구성되고 상기 제 1 회로를 제어하는 제 2 회로를 포함하며,
    상기 제 1 회로는,
    상기 제 2 회로와 통신하는 인터페이스 유닛;
    상기 인터페이스 유닛과 통신하는 복수의 감지 증폭기들로서, 상기 감지 증폭기들은 제 1 감지 증폭기 및 제 2 감지 증폭기를 포함하는, 상기 복수의 감지 증폭기들; 및
    복수의 블록들로서, 상기 블록들은, 복수의 정보의 피스들; 상기 정보의 피스들 중 선택된 하나의 피스를 전송하기 위한 복수의 신호선들; 및 상기 제 1 감지 증폭기와 상기 제 2 감지 증폭기 중 대응하는 하나에 상기 신호선들을 접속시키기 위한 복수의 스위치들을 각각 포함하고, 상기 블록들은 제 1 블록, 제 2 블록, 제 3 블록, 제 4 블록, 제 5 블록, 및 제 6 블록을 포함하는, 상기 복수의 블록들을 포함하며,
    상기 제 1 블록 및 상기 제 2 블록은 제 1 방향으로 상기 제 1 감지 증폭기로부터 순서대로 배열되고,
    상기 제 3 블록 및 상기 제 4 블록은 상기 제 1 블록 및 상기 제 2 블록에 대향하는 제 2 방향으로 상기 제 1 감지 증폭기로부터 순서대로 배열되고,
    상기 제 2 감지 증폭기는 상기 제 3 블록 및 상기 제 4 블록을 가로질러 상기 제 1 감지 증폭기 반대편에 배열되고,
    상기 제 5 블록 및 상기 제 6 블록은, 상기 제 2 감지 증폭기를 가로질러 상기 제 3 블록 및 상기 제 4 블록 반대편에, 상기 제 2 방향으로 상기 제 2 감지 증폭기로부터 순서대로 배열되고,
    상기 제 4 블록 내에 포함된 제 1 정보 및 제 2 정보가 선택되는 경우에, 상기 제 1 정보 및 상기 제 2 정보는, 상기 신호선들 및 상기 스위치들을 통해, 상기 제 1 감지 증폭기 및 상기 제 2 감지 증폭기에 각각 입력되고, 상기 제 2 블록 및 상기 제 5 블록 내의 신호선들은, 상기 스위치들을 통해, 상기 제 1 감지 증폭기 및 상기 제 2 감지 증폭기 각각의 감지 레퍼런스들로서, 상기 제 1 감지 증폭기 및 상기 제 2 감지 증폭기에 각각 접속되며,
    상기 제 2 회로는 상기 제 1 회로를 제어하는 논리 회로를 포함하는, 시스템.
  19. 제 18 항에 있어서,
    상기 정보의 피스들을 저장하기 위한 복수의 메모리 셀들을 더 포함하며,
    상기 신호선들의 각각은 상기 메모리 셀들의 각각에 접속되고,
    상기 메모리 셀들의 각각은 셀 트랜지스터 및 메모리 엘리먼트의 직렬 회로를 포함하고,
    상기 셀 트랜지스터는 반도체 기판의 주면에 수직한 필라-형상 채널을 갖는 필라 트랜지스터에 의해 구성되며,
    상기 스위치들의 각각은 상기 필라 트랜지스터에 의해 구성되는, 시스템.
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