KR20110012467A - Ｄｌｌ 회로의 업데이트 제어 장치 - Google Patents

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Abstract

DLL(Delay Locked Loop) 회로의 업데이트 제어 장치는, 기준 클럭의 제 1 주기 구간 동안 위상 감지 신호의 논리값을 판별하여 위상 정보 신호를 생성하되, 확장 지시 신호가 인에이블 되면 상기 제 1 주기 구간을 제 2 주기 구간으로 확장하는 논리값 판별부, 업데이트 가능 신호의 연속적인 논리값을 판별하여 상기 확장 지시 신호를 생성하고, 상기 위상 정보 신호를 수집하여 업데이트 정보 신호를 생성하는 위상 정보 수집부, 및 상기 업데이트 정보 신호에 응답하여 상기 업데이트 가능 신호, 유효 구간 신호 및 업데이트 제어 신호를 생성하는 업데이트 제어부를 포함한다.
DLL 회로, 업데이트, 위상 감지

Description

ＤＬＬ 회로의 업데이트 제어 장치{Update Control Apparatus in DLL Circuit}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 반도체 집적 회로에 구비되는 DLL(Delay Locked Loop) 회로에 관한 것이다.
일반적으로 반도체 집적 회로에 구비되는 DLL 회로는 외부 클럭을 변환하여 얻은 기준 클럭에 대하여 일정 시간 위상이 앞서는 내부 클럭을 제공하는 데 사용된다. DLL 회로는 반도체 집적 회로 내에서 활용되는 내부 클럭이 클럭 버퍼 및 전송 라인을 통해 지연됨으로써 외부 클럭과의 위상차가 발생하게 되고, 그에 따라 출력 데이터 액세스 시간이 길어지는 문제점을 해결하기 위하여 사용된다. DLL 회로는 이와 같이 유효 데이터 출력 구간을 증가시키기 위해 내부 클럭의 위상을 외부 클럭에 대해 소정 시간 앞서도록 제어하는 기능을 수행한다.
도 1은 일반적인 DLL 회로의 구성을 나타낸 블록도이다.
도시한 바와 같이, DLL 회로는, 외부 클럭(CLK_EXT)을 버퍼링하여 기준 클럭(CLK_REF)을 생성하는 클럭 입력 버퍼(1); 지연 제어 신호(DLC)에 응답하여 상기 기준 클럭(CLK_REF)을 지연시켜 지연 클럭(CLK_DLY)을 생성하는 지연 라인(2); 상기 지연 클럭(CLK_DLY)을 구동하여 내부 클럭(CLK_INT)을 생성하는 클럭 드라이버(3); 상기 지연 클럭(CLK_DLY)의 출력 경로에 존재하는 지연 소자들에 의한 지연값을 모델링한 지연값으로 상기 지연 클럭(CLK_DLY)을 지연시켜 피드백 클럭(CLK_FB)을 생성하는 지연 보상부(4); 상기 기준 클럭(CLK_REF)과 상기 피드백 클럭(CLK_FB)의 위상을 비교하여 위상 감지 신호(PHD)를 생성하는 위상 감지부(5); 상기 기준 클럭(CLK_REF)에 응답하여 상기 위상 감지 신호(PHD)가 갖는 연속적인 논리값을 판별하여 유효 구간 신호(VIT)와 업데이트 제어 신호(UDC)를 생성하는 업데이트 제어 장치(6); 및 상기 유효 구간 신호(VIT)의 인에이블시 상기 업데이트 제어 신호(UDC)에 응답하여 상기 지연 제어 신호(DLC)의 논리값을 업데이트하는 쉬프트 레지스터(7);를 포함한다.
상기 위상 감지 신호(PHD)가 상기 쉬프트 레지스터(7)에 직접 전달되는 경우, 상기 위상 감지 신호(PHD)의 논리값이 너무 빠른 주기로 변화하게 되면 상기 지연 라인(2)이 지연량을 업데이트함에 있어서 오동작이 발생할 수 있다. 이를 방지하기 위해, 상기 위상 비교 감지 결과값을 누적시켜 일정한 값이 축적된 이후에 쉬프트 레지스터가 지연 라인에 부여하는 지연값을 업데이트하도록 하기 위해 상기 업데이트 제어 장치(6)가 구비된다.
상기 업데이트 제어 장치(6)는 일반적으로 로우 패스 필터(Low Pass Filter)에 의해 구현된다. 즉, 상기 업데이트 제어 장치(6)는 상기 위상 감지 신호(PHD)가 기 설정된 횟수 동안 연속적으로 같은 값을 유지하면, 그에 응답하여 상기 업데이 트 제어 신호(UDC)의 논리값을 결정하는 동작을 수행한다. 그런데, 일반적으로 업데이트 제어 장치(6)는 상기 기준 클럭(CLK_REF)과 같은 주파수를 갖는 샘플 클럭에 응답하여 상기 위상 감지 신호(PHD)의 논리값을 판별한다. 이는 상기 업데이트 제어 장치(6)가 상기 위상 감지 신호(PHD)의 논리값을 판별하는 시간을 너무 짧게 하는 결과를 초래한다. 이처럼, 상기 위상 감지 신호(PHD)의 논리값 판별 시간이 짧은 상태에서는, 상기 위상 감지 신호(PHD)의 고주파 지터(Jitter) 성분을 제거하기가 용이하지 않으며, 따라서 상기 업데이트 제어 신호(UDC)의 신뢰도가 저하된다.
이와 같이, 종래의 DLL 회로의 업데이트 제어 장치는 업데이트를 안정적으로 수행하여 상기 DLL 회로의 안정성을 향상시키고자 하는 본래의 기술적 취지에 부합하는 구성을 갖추지 못하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 업데이트 제어 신호의 신뢰도를 향상시키고, 안정적인 지연 고정 동작을 지원하는 DLL 회로의 업데이트 제어 장치를 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 DLL 회로의 업데이트 제어 장치는, 기준 클럭의 제 1 주기 구간 동안 위상 감지 신호의 논리값을 판별하여 위상 정보 신호를 생성하되, 확장 지시 신호가 인에이블 되면 상기 제 1 주기 구간을 제 2 주기 구간으로 확장하는 논리값 판별부; 업데이트 가능 신호의 연속적인 논리값을 판별하여 상기 확장 지시 신호를 생성하고, 상기 위상 정보 신호를 수집하여 업데이트 정보 신호를 생성하는 위상 정보 수집부; 및 상기 업데이트 정보 신호에 응답하여 상기 업데이트 가능 신호, 유효 구간 신호 및 업데이트 제어 신호를 생성하는 업데이트 제어부;를 포함한다.
또한, 본 발명의 다른 실시예에 따른 DLL 회로의 업데이트 제어 장치는, 분주비 지시 신호에 응답하여 기준 클럭을 분주하여 분주 기준 클럭을 생성하고, 상기 분주 기준 클럭에 응답하여 위상 감지 신호의 논리값을 판별하여 위상 정보 신호를 생성하는 논리값 판별부; 업데이트 가능 신호의 연속적인 논리값을 판별하여 상기 분주비 지시 신호를 생성하고, 상기 위상 정보 신호를 수집하여 업데이트 정보 신호를 생성하는 위상 정보 수집부; 및 상기 업데이트 정보 신호에 응답하여 상 기 업데이트 가능 신호, 유효 구간 신호 및 업데이트 제어 신호를 생성하는 업데이트 제어부;를 포함한다.
본 발명의 DLL 회로의 업데이트 제어 장치는, 위상 감지 신호의 논리값 판별 시간을 변경 가능하게 함으로써, 업데이트 제어 신호의 신뢰도를 향상시키고, 안정적인 지연 고정 동작을 지원하는 효과를 창출한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 DLL 회로의 업데이트 제어 장치의 구성도이다.
도시한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로의 업데이트 제어 장치는, 확장 지시 신호(ETI), 분주비 지시 신호(DRI) 및 기준 클럭(CLK_REF)에 응답하여 위상 감지 신호(PHD)의 논리값을 판별하여 위상 정보 신호(PIF)를 생성하는 논리값 판별부(10); 업데이트 가능 신호(UDP)에 응답하여 상기 확장 지시 신호(ETI)와 상기 분주비 지시 신호(DRI)를 생성하고, 상기 위상 정보 신호(PIF)를 수집하여 업데이트 정보 신호(UDI)를 생성하는 위상 정보 수집부(20); 및 상기 업데이트 정보 신호(UDI)에 응답하여 상기 업데이트 가능 신호(UDP), 유효 구간 신호(VIT) 및 업데이트 제어 신호(UDC)를 생성하는 업데이트 제어부(30);를 포함한다.
상기 논리값 판별부(10)는 상기 기준 클럭(CLK_REF)의 제 1 주기 구간 동안(예를 들어, 3주기 동안) 상기 위상 감지 신호(PHD)의 논리값을 판별하고, 그 결과를 상기 위상 정보 신호(PIF)로서 출력한다. 상기 위상 정보 신호(PIF)는 4 비트의 디지털 신호로 이루어질 수 있다.
여기에서, 상기 확장 지시 신호(ETI)는 상기 제 1 주기 구간의 확장을 지시하는 신호로서, 상기 확장 지시 신호(ETI)가 인에이블 되면, 상기 논리값 판별부(10)는 상기 기준 클럭(CLK_REF)의 제 2 주기 구간 동안(예를 들어, 5주기 동안) 상기 위상 감지 신호(PHD)의 논리값을 판별하는 동작을 수행한다. 또한, 상기 분주비 지시 신호(DRI)는 상기 기준 클럭(CLK_REF)을 분주하도록 지시하는 복수 비트의 디지털 신호로서, 상기 논리값 판별부(10)는 상기 분주비 지시 신호(DRI)가 지시하는 비율대로 상기 기준 클럭(CLK_REF)을 분주하고, 분주된 상기 기준 클럭(CLK_REF)에 응답하여 상기 위상 감지 신호(PHD)의 논리값을 판별한다. 즉, 상기 논리값 판별부(10)는 상기 기준 클럭(CLK_REF)에 응답하여 상기 위상 감지 신호(PHD)의 논리값을 판별하는데, 상기 확장 지시 신호(ETI) 및/또는 상기 분주비 지시 신호(DRI)에 응답하여 더 긴 시간 동안 상기 위상 감지 신호(PHD)의 논리값을 판별할 수 있다.
상기 위상 정보 수집부(20)는 4 비트의 디지털 신호인 상기 위상 정보 신호(PIF)를 입력 받아, 이 중 3 비트만을 수집하여 상기 업데이트 정보 신호(UDI)로서 출력한다. 이후, 상기 위상 정보 수집부(20)로부터 전달되는 상기 업데이트 가능 신호(UDP)의 연속적인 논리값을 판별하는데, 상기 업데이트 가능 신호(UDP)가 기 설정된 횟수만큼 연속적으로 기 설정된 논리값을 가지면, 상기 확장 지시 신호(ETI)를 인에이블 시킨다. 또한, 상기 위상 정보 수집부(20)는 상기 확장 지시 신호(ETI)가 기 설정된 횟수만큼 연속적으로 인에이블 되는지 여부를 판별하여 상기 분주비 지시 신호(DRI)의 논리값을 증가시킨다.
상기 확장 지시 신호(ETI)가 인에이블 되면, 상기 위상 정보 수집부(30)는 상기 위상 정보 신호(PIF)의 4 비트 중, 이전과 다른 방식으로 비트들을 조합하여 3 비트의 상기 업데이트 정보 신호(UDI)를 생성한다. 이 때, 상기 위상 정보 수집부(20)는, 상기 논리값 판별부(10)가 상기 기준 클럭(CLK_REF)의 제 2 주기 구간 동안 상기 위상 감지 신호(PHD)의 논리값을 판별함에 의해 생성된 상기 위상 정보 신호(PIF)의 비트가 상기 업데이트 정보 신호(UDI)에 포함되도록 한다. 즉, 상기 논리값 판별부(10)가 상기 위상 감지 신호(PHD)의 논리값을 판별하는 시간을 길게 하여 상기 위상 정보 신호(PIF)를 생성하면, 상기 위상 정보 수집부(20)는 상기 업데이트 정보 신호(UDI)를 생성하는 데에 이를 반영하는 것이다. 결과적으로, 상기 업데이트 정보 신호(UDI)는 보다 긴 시간 동안 판별된 상기 위상 감지 신호(PHD)의 논리값 정보를 포함하게 된다.
상기 업데이트 정보 신호(UDI)는 3 비트의 디지털 신호의 조합으로서 구현될 수 있다. 상기 업데이트 제어부(30)는 상기 업데이트 정보 신호(UDI)의 각 비트가 모두 같은 논리값을 갖는지 여부를 판별하여, 모두 같은 논리값을 가지면 상기 업데이트 가능 신호(UDP)를 인에이블 시키고, 이후 상기 유효 구간 신호(VIT)를 인에이블 시킨다. 그리고, 상기 업데이트 제어부(30)는 이 때 상기 업데이트 정보 신 호(UDI)의 각 비트들이 갖는 논리값에 따라 상기 업데이트 제어 신호(UDC)의 논리값을 결정한다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 DLL 회로의 업데이트 제어 장치에서, 상기 논리값 판별부(10)는 상기 기준 클럭(CLK_REF)의 상기 제 1 주기 구간 동안 상기 위상 감지 신호(PHD)의 논리값을 판별하여 상기 위상 정보 신호(PIF)를 생성한다. 그리고, 상기 위상 정보 수집부(20)는 상기 위상 정보 신호(PIF)를 이용하여 상기 업데이트 정보 신호(UDI)를 생성하고, 상기 업데이트 제어부(30)는 상기 업데이트 정보 신호(UDI)에 응답하여 상기 업데이트 가능 신호(UDP), 상기 유효 구간 신호(VIT) 및 상기 업데이트 제어 신호(UDC)를 생성한다. 이후, 상기 위상 정보 수집부(20)는 상기 업데이트 가능 신호(UDP)에 응답하여 상기 확장 지시 신호(ETI) 및/또는 상기 분주비 지시 신호(DRI)를 생성하며, 상기 확장 지시 신호(ETI) 및/또는 상기 분주비 지시 신호(DRI)에 응답하여, 상기 기준 클럭(CLK_REF)의 상기 제 2 주기 구간 동안 상기 위상 감지 신호(PHD)의 논리값을 판별하거나, 상기 기준 클럭(CLK_REF)을 분주한 뒤 분주된 상기 기준 클럭(CLK_REF)을 이용하여 상기 위상 감지 신호(PHD)의 논리값을 판별함으로써, 상기 위상 감지 신호(PHD)의 논리값을 판별하는 시간을 길게 한다.
상기 위상 정보 수집부(20)는 이와 같은 과정에 의해 생성되는 상기 위상 정보 신호(PIF)를 수집하여 상기 업데이트 정보 신호(UDI)를 다시 생성한다. 그리고, 상기 업데이트 제어부(30)는 이 때의 상기 업데이트 정보 신호(UDI)에 응답하여 상기 업데이트 가능 신호(UDP), 상기 유효 구간 신호(VIT) 및 상기 업데이트 제어 신 호(UDC)를 생성하는 동작을 다시 수행한다.
이와 같이, 상기 DLL 회로의 업데이트 제어 장치는 조건에 따라 상기 위상 감지 신호(PHD)의 논리값을 판별하는 시간을 증가시킬 수 있다. 따라서, 로우 패스 필터로서 작용하는 상기 DLL 회로의 업데이트 제어 장치의 밴드 폭(Band Width)을 좁게 만들 수 있게 된다. 즉, 상기 위상 감지 신호(PHD)의 논리값이 종래에 비해 더 긴 시간 동안 같은 값을 유지하여야만 상기 업데이트 제어 신호(UDC)의 논리값을 변경하는 것이다. 따라서, 상기 위상 감지 신호(PHD)에 포함되는 고주파 지터 성분을 효과적으로 제거할 수 있으며, 결과적으로 상기 업데이트 제어 신호(UDC)의 신뢰도를 향상시킬 수 있게 된다.
도 3은 도 2에 도시한 논리값 판별부의 상세 구성도이다. 여기에서 4 비트로 이루어지는 상기 위상 정보 신호(PIF)는 제 1 내지 제 4 위상 정보 신호(PIF1 ~ PIF4)로 표현하기로 한다.
도시한 바와 같이, 상기 논리값 판별부(10)는, 상기 분주비 지시 신호(DRI)에 응답하여 상기 기준 클럭(CLK_REF)을 분주하여 분주 기준 클럭(CLK_DVR)을 생성하는 클럭 분주부(110); 상기 분주 기준 클럭(CLK_DVR)에 응답하여 상기 위상 감지 신호(PHD)를 순차적으로 래치하여 제 1 내지 제 3 위상 정보 신호(PIF1 ~ PIF3)를 생성하는 기본 래치부(120); 상기 확장 지시 신호(ETI)에 응답하여 상기 분주 기준 클럭(CLK_DRI)과 상기 제 3 위상 정보 신호(PIF3)를 통과시키는 스위칭부(130); 및 상기 스위칭부(130)로부터 전달되는 상기 분주 기준 클럭(CLK_DRI)에 응답하여 상기 제 3 위상 정보 신호(PIF3)를 순차적으로 래치하여 상기 제 4 위상 정보 신 호(PIF4)를 생성하는 확장 래치부(140);를 포함한다.
상기 클럭 분주부(110)는 복수 개의 2분주기(112), 디코더(114) 및 제 1 먹스(116)를 포함한다. 여기에서는 상기 복수 개의 2분주기(112)가 4개 구비되는 것을 예로써 나타내었으나, 상기 2분주기(112)의 개수는 변경 가능하다. 상기 4개의 2분주기(112)는 순차적으로 상기 기준 클럭(CLK_REF)을 2분주하는 동작을 수행하며, 이에 따라 4 번째의 2분주기(112)로부터 출력되는 클럭은 상기 기준 클럭(CLK_REF)보다 16배 긴 주기를 갖게 된다.
상기 디코더(114)는 복수 비트의 디지털 신호인 상기 분주비 지시 신호(DRI)를 디코딩하여 상기 기준 클럭(CLK_REF)과 각 2분주기(112)의 출력 클럭들 중 어느 하나를 선택하기 위한 선택 신호(SEL)를 생성한다. 이후, 상기 제 1 먹스(116)는 상기 선택 신호(SEL)에 응답하여 상기 기준 클럭(CLK_REF)과 각 2분주기(112)의 출력 클럭들 중 어느 하나를 상기 분주 기준 클럭(CLK_DVR)으로서 출력한다.
상기 분주비 지시 신호(DRI)는 초기에 상기 기준 클럭(CLK_REF)이 상기 분주 기준 클럭(CLK_DVR)으로서 출력되도록 하는 논리값을 갖는다. 이후, 상기 분주비 지시 신호(DRI)의 논리값이 증가할수록 상기 분주 기준 클럭(CLK_DVR)의 주기는 두 배씩 증가하게 된다.
상기 기본 래치부(120)는 직렬 연결된 3개의 플립플롭(FF1 ~ FF3)을 포함한다. 상기 3개의 플립플롭(FF1 ~ FF3)은 각각 상기 분주 기준 클럭(CLK_DVR)에 응답하여 동작하며, 각각의 입력 신호를 래치하는 동작을 통해 각각 상기 제 1 내지 제 3 위상 정보 신호(PIF1 ~ PIF3)를 출력한다.
상기 스위칭부(130)는 상기 확장 지시 신호(ETI)가 인에이블 되면 상기 분주 기준 클럭(CLK_DVR)과 상기 제 3 위상 정보 신호(PIF3)를 상기 확장 래치부(130)에 전달하고, 상기 확장 지시 신호(ETI)가 디스에이블 되면 상기 분주 기준 클럭(CLK_DVR)과 상기 제 3 위상 정보 신호(PIF3)를 통과시키지 않는다. 도시하지는 않았지만, 상기 스위칭부(130)는 두 개의 패스게이트 소자를 구비함에 의해 용이하게 구현될 수 있다.
상기 확장 래치부(140)는 직렬 연결된 2개의 플립플롭(FF4, FF5)을 포함한다. 상기 2개의 플립플롭(FF4, FF5)은 상기 스위칭부(130)로부터 상기 분주 기준 클럭(CLK_DVR)와 상기 제 3 위상 정보 신호(PIF3)이 전달되면, 상기 분주 기준 클럭(CLK_DVR)에 응답하여 상기 제 3 위상 정보 신호(PIF3)를 래치하는 동작을 수행한다. 이후, 가장 뒷 단에 구비되는 플립플롭(FF5)으로부터 출력되는 신호가 상기 제 4 위상 정보 신호(PIF4)로서 출력된다.
이와 같이, 상기 논리값 판별부(10)는 상기 기본 래치부(120)의 3개의 플립플롭(FF1 ~ FF3)을 활성화시키고, 상기 기준 클럭(CLK_REF)에 응답하여 상기 위상 감지 신호(PHD)를 순차적으로 래치하여, 상기 제 1 내지 제 4 위상 정보 신호(PIF1 ~ PIF4)를 출력하는 동작을 수행한다. 이 경우, 상기 확장 래치부(140)는 비활성화되며, 상기 제 4 위상 정보 신호(PIF4)는 무의미한 논리값을 갖는다.
이후, 상기 확장 지시 신호(ETI)가 인에이블 되면 상기 확장 래치부(140)를 활성화시키고, 총 5개의 플립플롭(FF1 ~ FF5)을 이용하여 상기 위상 감지 신호(PHD)를 순차적으로 래치하여 상기 제 1 내지 제 4 위상 정보 신호(PIF1 ~ PIF4) 를 생성한다. 이 경우에는 상기 제 4 위상 정보 신호(PIF4)도 의미 있는 논리값을 갖게 된다. 즉, 상기 논리값 판별부(10)는 상기 확장 지시 신호(ETI)가 인에이블 되면 상기 위상 감지 신호(PHD)에 대한 논리값 판별 동작을 더 긴 시간 동안 수행하는 것이다.
한편, 상기 논리값 판별부(10)는 상기 분주비 지시 신호(DRI)에 응답하여 상기 분주 기준 클럭(CLK_DVR)의 주기를 두 배씩 증가시킬 수 있다. 이와 같은 동작에 의해서도, 상기 논리값 판별부(10)가 상기 위상 감지 신호(PHD)의 논리값을 판별하는 동작은 더 긴 시간 동안 수행될 수 있다.
도 4는 도 2에 도시한 위상 정보 수집부의 상세 구성도이다. 이하에서도 상기 위상 정보 신호(PIF)는 제 1 내지 제 4 위상 정보 신호(PIF1 ~ PIF4)로 표현될 것이다. 또한, 3비트로 이루어지는 상기 업데이트 정보 신호(UDI)는 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)로 표현될 것이다.
도시한 바와 같이, 상기 위상 정보 수집부(20)는 제 1 펄스 신호(PLS1)에 응답하여 상기 업데이트 가능 신호(UDP)의 입력에 대한 카운팅 동작을 수행하여 상기 확장 지시 신호(ETI)와 상기 분주비 지시 신호(DRI)를 생성하는 카운팅부(210); 및 상기 확장 지시 신호(ETI)에 응답하여 상기 제 1 내지 제 4 위상 정보 신호(PIF1 ~ PIF4) 중 3개의 신호를 추출하여 상기 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)로서 출력하는 신호 추출부(220);를 포함한다.
상기 카운팅부(210)는 제 1 카운터(212)와 제 2 카운터(214)를 포함한다. 상기 제 1 카운터(212)는 상기 제 1 펄스 신호(PLS1)가 3회 토글(Toggle)하는 동안 상기 업데이트 가능 신호(UDP)가 연속적으로 같은 논리값을 갖는지 여부를 판별하며, 상기 제 업데이트 가능 신호(UDP)가 연속적으로 같은 논리값을 갖는 경우 상기 확장 지시 신호(ETI)를 인에이블 시킨다. 이후, 상기 제 2 카운터(214)는 상기 확장 지시 신호(ETI)가 상기 제 1 펄스 신호(PLS1)의 소정 횟수(예를 들어, 9회)만큼 인에이블 구간을 유지하는 것이 판별될 때마다 상기 분주비 지시 신호(DRI)의 논리값을 증가시킨다.
여기에서, 상기 제 1 펄스 신호(PLS1)는 일반적으로 DLL 회로에서 사용되는 샘플 클럭을 이른다.
상기 신호 추출부(220)에서, 상기 제 1 위상 정보 신호(PIF1)는 도시한 것처럼 상기 제 1 업데이트 정보 신호(UDI1)로서 구현될 수 있다. 상기 신호 추출부(220)는 제 2 및 제 3 먹스(222, 224)를 포함하는데, 상기 제 2 및 제 3 먹스(222, 224)는 상기 확장 인에이블 신호(ETI)의 디스에이블시에는 상기 제 2 위상 정보 신호(PIF2)와 상기 제 3 위상 정보 신호(PIF3)를 상기 제 2 업데이트 정보 신호(UDI2)와 상기 제 3 업데이트 정보 신호(UDI3)로서 출력하고, 상기 확장 인에이블 신호(ETI)의 인에이블시에는 상기 제 3 위상 정보 신호(PIF3)와 상기 제 4 위상 정보 신호(PIF4)를 상기 제 2 업데이트 정보 신호(UDI2)와 상기 제 3 업데이트 정보 신호(UDI3)로서 출력한다.
이와 같이, 상기 위상 정보 수집부(20)는 초기에는 상기 논리값 판별부(10)로부터 전달되는 위상 정보 신호(PIF1, PIF2, PIF3)를 수집하여 상기 업데이트 정보 신호(UDI1, UDI2, UDI3)를 생성한다. 이후, 상기 업데이트 가능 신호(UDP)가 연 속적으로 업데이트 동작이 수행된다는 정보를 전달하면, 상기 위상 정보 수집부(20)는 이에 응답하여 상기 확장 지시 신호(ETI)를 인에이블 시킨다. 그리고, 상기 확장 지시 신호(ETI)에 응답하여 상대적으로 긴 시간 동안 상기 위상 감지 신호(PHD)의 논리값을 판별함에 의해 생성된 위상 정보 신호(PIF1, PIF3, PIF4)를 수집하여 상기 업데이트 정보 신호(UDI1, UDI2, UDI3)로서 상기 업데이트 제어부(30)에 전달한다.
도 5는 도 2에 도시한 업데이트 제어부의 상세 구성도이다. 이하에서도 상기 업데이트 정보 신호(UDI)는 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)로 표현하기로 한다.
도시한 바와 같이, 상기 업데이트 제어부(30)는 상기 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)의 위상을 감지하여 업 감지 신호(UPD)와 다운 감지 신호(DND)를 생성하는 업/다운 감지부(310); 및 상기 업 감지 신호(UPD)와 상기 다운 감지 신호(DND)에 응답하여 상기 업데이트 가능 신호(UDP), 상기 유효 구간 신호(VIT) 및 상기 업데이트 제어 신호(UDC)를 생성하는 업/다운 지시부(320);를 포함한다.
상기 업/다운 감지부(310)는, 상기 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)를 입력 받아 상기 업 감지 신호(UPD)를 출력하는 제 1 노어게이트(NR1); 상기 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)를 입력 받는 제 1 낸드게이트(ND1); 및 상기 제 1 낸드게이트(ND1)의 출력 신호를 입력 받아 상기 다운 감지 신호(DND)를 출력하는 제 1 인버터(IV1);를 포함한다.
또한, 상기 업/다운 지시부(320)는, 상기 업 지시 신호(UPD)와 상기 다운 지시 신호(DND)를 입력 받아 상기 업데이트 가능 신호(UDP)를 출력하는 제 2 노어게이트(NR2); 제 2 펄스 신호(PLS2)에 응답하여 상기 업데이트 가능 신호(UDP)를 래치하는 제 1 플립플롭(FF6); 상기 제 1 플립플롭(FF6)의 출력 신호를 입력 받아 상기 유효 구간 신호(VIT)를 출력하는 제 2 인버터(IV2); 상기 업 감지 신호(UPD)를 반전 지연시키는 반전 지연기(IDLY); 및 상기 제 2 펄스 신호(PLS2)에 응답하여 상기 반전 지연기(IDLY)의 출력 신호를 래치하여 상기 업데이트 제어 신호(UDC)를 출력하는 제 2 플립플롭(FF7);을 포함한다.
여기에서, 상기 제 2 펄스 신호(PLS2)는 일반적으로 DLL 회로에서 사용되는 샘플 클럭이다.
이와 같은 구성에 의해, 상기 업/다운 감지부(310)는 상기 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)가 모두 제 1 논리값(논리 ‘로우(Low)’)이면, 상기 업 감지 신호(UPD)를 인에이블 시키고, 상기 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)가 모두 제 2 논리값(논리 ‘하이(High)’)이면, 상기 다운 감지 신호(DPD)를 인에이블 시킨다.
이후, 상기 업/다운 지시부(320)는 상기 업 감지 신호(UPD)와 상기 다운 감지 신호(DND) 중 어느 하나의 신호가 인에이블 되면 상기 업데이트 가능 신호(UDP)를 인에이블 시킨다. 여기에서, 상기 업데이트 가능 신호(UDP)는 로우 인에이블(Low Enable) 신호이다. 이후, 상기 업/다운 지시부(320)는 상기 제 2 펄스 신호(PLS2)에 응답하여 상기 유효 구간 신호(VIT)를 인에이블 시킨다. 그리고, 상기 업 감지 신호(UPD)를 반전 지연시킨 후 상기 제 2 펄스 신호(PLS2)에 응답하여 래치하여 상기 업데이트 제어 신호(UDC)로서 출력한다. 상기 유효 구간 신호(VIT)는 쉬프트 레지스터가 상기 업데이트 제어 신호(UDC)를 인식하는 구간을 정의하며, 상기 업데이트 제어 신호(UDC)는 쉬프트 레지스터가 지연 라인에 전달하는 지연 제어 신호의 논리값을 업 또는 다운시키도록 지시하는 기능을 수행한다.
이와 같이, 상기 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)의 논리값이 모두 동일한 경우는 소정 구간 동안 상기 위상 감지 신호(PHD)가 같은 논리값을 유지하고 있는 경우이다. 상기 업데이트 제어부(30)는 이와 같은 상태를 감지하여 상기 업데이트 가능 신호(UDP)를 인에이블 시키고, 상기 유효 구간 신호(VIT)와 상기 업데이트 제어 신호(UDC)를 생성한다. 이후, 이전에 비해 더 긴 구간 동안 상기 위상 감지 신호(PHD)의 논리값을 판별함에 의해 생성되는 상기 제 1 내지 제 3 업데이트 정보 신호(UDI1 ~ UDI3)의 입력에 대해서도 동일한 동작을 수행하고, 그 결과로서 상기 유효 구간 신호(VIT)와 상기 업데이트 제어 신호(UDC)를 생성한다. 결과적으로, 상기 논리값 판별부(10)와 상기 위상 정보 수집부(20)가 점차 더 긴 시간 동안 상기 위상 감지 신호(PHD)의 논리값을 판별한 결과가 상기 유효 구간 신호(VIT)와 상기 업데이트 제어 신호(UDC)에 반영되게 된다.
상술한 바와 같이, 본 발명의 DLL 회로의 업데이트 제어 장치는, 위상 감지 신호의 논리값이 소정 구간 동안 동일한 것이 판별되면, 상기 위상 감지 신호의 논리값을 판별하는 시간을 증가시킨다. 그리고, 더 긴 시간 동안 위상 감지 신호의 논리값을 판별하여 유효 구간 신호와 업데이트 제어 신호를 생성한다. 이와 같은 동작에 의해, 상기 DLL 회로의 업데이트 제어 장치는, 로우 패스 필터로서 상기 위상 감지 신호에 포함되는 고주파 지터 성분을 보다 효율적으로 제거할 수 있다. 이에 따라, 상기 업데이트 제어 장치는 상기 업데이트 제어 신호의 신뢰도를 향상시키고, 상기 DLL 회로의 보다 안정적인 동작을 지원할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 일반적인 DLL 회로의 구성을 나타낸 블록도,
도 2는 본 발명의 일 실시예에 따른 DLL 회로의 업데이트 제어 장치의 구성도,
도 3은 도 2에 도시한 논리값 판별부의 상세 구성도,
도 4는 도 2에 도시한 위상 정보 수집부의 상세 구성도,
도 5는 도 2에 도시한 업데이트 제어부의 상세 구성도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 논리값 판별부 20 : 위상 정보 수집부
30 : 업데이트 제어부

Claims (11)

  1. 기준 클럭의 제 1 주기 구간 동안 위상 감지 신호의 논리값을 판별하여 위상 정보 신호를 생성하되, 확장 지시 신호가 인에이블 되면 상기 제 1 주기 구간을 제 2 주기 구간으로 확장하는 논리값 판별부;
    업데이트 가능 신호의 연속적인 논리값을 판별하여 상기 확장 지시 신호를 생성하고, 상기 위상 정보 신호를 수집하여 업데이트 정보 신호를 생성하는 위상 정보 수집부; 및
    상기 업데이트 정보 신호에 응답하여 상기 업데이트 가능 신호, 유효 구간 신호 및 업데이트 제어 신호를 생성하는 업데이트 제어부;
    를 포함하는 DLL(Delay Locked Loop) 회로의 업데이트 제어 장치.
  2. 제 1 항에 있어서,
    상기 위상 정보 신호는 복수 비트의 디지털 신호로 이루어지며,
    상기 논리값 판별부는,
    상기 기준 클럭에 응답하여 상기 위상 감지 신호를 순차적으로 래치하여 복수 비트의 상기 위상 정보 신호를 생성하는 기본 래치부;
    상기 확장 지시 신호에 응답하여 상기 기준 클럭과 상기 위상 정보 신호의 최하위 비트를 통과시키는 스위칭부; 및
    상기 스위칭부로부터 전달되는 상기 기준 클럭에 응답하여, 상기 스위칭부로 부터 전달되는 상기 위상 정보 신호의 최하위 비트를 순차적으로 래치하여 상기 위상 정보 신호의 추가 비트를 생성하는 확장 래치부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  3. 제 2 항에 있어서,
    상기 위상 정보 수집부는, 상기 업데이트 가능 신호가 연속적으로 기 설정된 논리값을 가지면 상기 확장 지시 신호를 인에이블 시키도록 구성됨을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  4. 제 3 항에 있어서,
    상기 업데이트 정보 신호는 복수 비트의 디지털 신호들로 이루어지며,
    상기 위상 정보 수집부는, 상기 확장 지시 신호의 디스에이블 상태에서는 상기 기본 래치부로부터 생성되는 상기 위상 정보 신호의 비트들만을 조합하여 상기 업데이트 정보 신호를 생성하고, 상기 확장 지시 신호의 인에이블 상태에서는 상기 기본 래치부로부터 생성되는 상기 위상 정보 신호의 비트들과 상기 확장 래치부로부터 생성되는 상기 위상 정보 신호의 비트들을 함께 조합하여 상기 복수 비트의 업데이트 정보 신호를 생성하도록 구성됨을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  5. 제 4 항에 있어서,
    상기 위상 정보 수집부는,
    펄스 신호에 응답하여 상기 업데이트 가능 신호의 입력에 대한 카운팅 동작을 수행하여 상기 확장 지시 신호를 생성하는 카운팅부; 및
    상기 확장 지시 신호에 응답하여 상기 위상 정보 신호의 비트들로부터 상기 복수 비트의 업데이트 정보 신호를 추출하는 신호 추출부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 업데이트 제어부는,
    상기 업데이트 정보 신호의 위상을 감지하여 업 감지 신호와 다운 감지 신호를 생성하는 업/다운 감지부; 및
    상기 업 감지 신호와 상기 다운 감지 신호에 응답하여 상기 업데이트 가능 신호, 상기 유효 구간 신호 및 상기 업데이트 제어 신호를 생성하는 업/다운 지시부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  7. 분주비 지시 신호에 응답하여 기준 클럭을 분주하여 분주 기준 클럭을 생성하고, 상기 분주 기준 클럭에 응답하여 위상 감지 신호의 논리값을 판별하여 위상 정보 신호를 생성하는 논리값 판별부;
    업데이트 가능 신호의 연속적인 논리값을 판별하여 상기 분주비 지시 신호를 생성하고, 상기 위상 정보 신호를 수집하여 업데이트 정보 신호를 생성하는 위상 정보 수집부; 및
    상기 업데이트 정보 신호에 응답하여 상기 업데이트 가능 신호, 유효 구간 신호 및 업데이트 제어 신호를 생성하는 업데이트 제어부;
    를 포함하는 DLL(Delay Locked Loop) 회로의 업데이트 제어 장치.
  8. 제 7 항에 있어서,
    상기 위상 정보 신호는 복수 비트의 디지털 신호로 이루어지며,
    상기 논리값 판별부는,
    상기 분주비 지시 신호에 응답하여 상기 기준 클럭을 분주하여 분주 기준 클럭을 생성하는 클럭 분주부; 및
    상기 분주 기준 클럭에 응답하여 상기 위상 감지 신호를 순차적으로 래치하여 상기 복수 비트의 위상 정보 신호를 생성하는 래치부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  9. 제 8 항에 있어서,
    상기 위상 정보 수집부는, 상기 업데이트 가능 신호가 연속적으로 기 설정된 논리값을 가지면 상기 분주비 지시 신호의 논리값을 증가시키도록 구성됨을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  10. 제 9 항에 있어서,
    상기 업데이트 정보 신호는 복수 비트의 디지털 신호로 이루어지며,
    상기 위상 정보 수집부는,
    펄스 신호에 응답하여 상기 업데이트 가능 신호의 입력에 대한 카운팅 동작을 수행하여 확장 지시 신호 및 상기 분주비 지시 신호를 생성하는 카운팅부; 및
    상기 확장 지시 신호에 응답하여 상기 위상 정보 신호의 비트들로부터 상기 복수 비트의 업데이트 정보 신호를 추출하는 신호 추출부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
  11. 제 7 항 또는 제 10 항에 있어서,
    상기 업데이트 제어부는,
    상기 업데이트 정보 신호의 위상을 감지하여 업 감지 신호와 다운 감지 신호를 생성하는 업/다운 감지부; 및
    상기 업 감지 신호와 상기 다운 감지 신호에 응답하여 상기 업데이트 가능 신호, 상기 유효 구간 신호 및 상기 업데이트 제어 신호를 생성하는 업/다운 지시부;
    를 포함하는 것을 특징으로 하는 DLL 회로의 업데이트 제어 장치.
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