KR20110005734A - Ｐ-면이 위쪽인 ＧａＮ계 발광 다이오드들의 광전기화학적 조면화 - Google Patents

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KR20110005734A
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아델 탬볼리
이블린 엘. 휴
스티븐 피. 덴바스
슈지 나카무라
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더 리전츠 오브 더 유니버시티 오브 캘리포니아
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Abstract

p-타입층의 표면에 전자들이 이르게 하는 것을 방지하며 그리고 p-타입층의 표면에 홀들이 이르게 하는 것을 촉진하기 위하여 반도체 구조체 내에 내부 바이어스를 사용하는 단계를 포함하는, 이종 구조체의 p-타입 갈륨 질화물(GaN)층을 광전자화학적(PEC) 식각하는 방법으로서, 상기 반도체 구조체는 p-타입층, PEC 조명을 흡수하기 위한 활성층, 및 n-타입층을 포함한다.

Description

Ｐ-면이 위쪽인 ＧａＮ계 발광 다이오드들의 광전기화학적 조면화 {Photoelectrochemical roughening of P-side-up GaN-based light emitting diodes}
본 발명은 광전기화학적(photoelectrochemical, PEC) 식각을 사용하여 GaN계 발광 다이오드들(LED들)의 p-타입 표면을 조면화(roughen)하는 공정에 관한 것이다.
(비고: 본 출원은 괄호 내의 하나 이상의 참조 번호들, 예컨대 [x]에 의해 본 명세서 전체를 통하여 표시된 바와 같이, 다수의 다른 간행물들을 참조한다. 상기 참조 번호들에 따라 정렬된 상기 다른 간행물들의 목록은 "참조문헌들"이란 제목의 항목으로 아래에서 찾을 수 있다. 각각의 상기 간행물들은 본 명세서에 인용되어 통합된다.)
조면화된 LED들은 GaP[1]을 포함하는, 다른 물질 시스템들에 대하여 과거에 제안 및 개발되어 왔다. PEC 식각은 GaN계 LED들을 조면화하기 위하여 이전에 사용되어 왔으나, 그러나 상기 공정은 N-면, n-타입 LED들에 적용될 수 있을 뿐이었다. GaN 이종 구조체의 도핑 및 성장에 관련된 이슈들 때문에, 성장은 일반적으로 마지막에 성장된 임의의 p-타입층들에 진행된다. 따라서, LED들의 PEC 조면화는 예전에는 항상 n-타입, N-면이 노출되도록 서브마운트에 상기 LED를 본딩하는 단계와 사파이어 기판을 제거하는 단계를 필요로 하였다.
기판 제거와 플립칩 본딩은 비용이 많이 들고 어려운 공정임에도 불구하고, 이러한 방식의 PEC 조면화는 LED 제조업체들에 의해 이미 채택되어 왔다.
T. Fujii 등은 최초로 (n-타입의) 조면화된 GaN LED들을 제조하기 위하여 레이저 리프트오프(liftoff) 공정을 결합한 PEC 식각을 사용하였으며, 이것은 미국 특허 공개번호 2007/0121690 (상기 공개특허는 "HIGHLY EFFICIENT GALLIUM NITRIDE BASED LIGHT EMITTING DIODES VIA SURFACE ROUGHENING,"이란 발명의 명칭으로, Tetsuo Fujii, Yan Gao, Evelyn L. Hu, 및 Shuji Nakamura 에 의해, 2003년 12월 9일 출원되고, 대리인 문서 번호 30794.108-WO-01 (2004-063)인, PCT 출원 일련번호 US2003/039211의 우선권을 35 U.S.C Section 365(c)에 따라 주장하며, "HIGHLY EFFICIENT GALLIUM NITRIDE BASED LIGHT EMITTING DIODES VIA SURFACE ROUGHENING," 이란 발명의 명칭으로, Tetsuo Fujii, Yan Gao, Evelyn. L. Hu, 및 Shuji Nakamura 에 의해, 2006년 6월 7일에 출원되고, 대리인 문서 번호 30794.108-US-WO (2004-063)인, 미국 실용 출원 일련번호 제10/581,940호로서 앞에서 언급되었다)에서 개시된 것처럼, 2-3배의 인자만큼 광 추출의 증가를 보여주었으며, 상기 출원들과 공개특허들은 여기에서 인용되어 통합된다.
p-GaN의 표면을 조면화하기 위하여 KOH/에틸렌 글리콜 습식 식각을 순수하게 화학적으로 사용하는 것에 대한 보고서가 또한 제공되었다[2]. 그러나, 전체적으로 비교적 평탄한 표면을 유도하는 양호하게 분산된 식각 피트들을 제공하면서, 결함들에서 개시되는 식각을 하면서, 상기 식각을 진행하기 위해서 높은 온도가 필요하였다. 또한 조면화된 LED들을 구현하기 위하여 건식각을 사용하는 것이 가능하지만, 이것은 광학적 및 전자공학적 특성들에 불이익하다.
따라서, LED들을 조면화하기 위하여 개선된 공정들의 기술이 필요하다. 본 발명은 이러한 요구를 충족한다.
앞에서 설명된 종래기술에서의 제한들을 극복하기 위하여, 그리고 본 명세서를 읽고 이해할 때 명백해질 수 있는 다른 제한들을 극복하기 위하여, 본 발명은 PEC 식각을 사용하여 GaN계 LED들의 p-타입 표면을 조면화하는 공정을 설명한다.
본 발명은 p-타입층의 조면화된 표면을 포함하는, LED를 개시하며, 여기에서 조면화된 표면은 외부 매질을 향하여 상기 조면화된 표면에 입사되는(incident) 광을 산란시키며, 여기에서 상기 광은 LED의 발광 활성층으로부터 입사한다. 예를 들면, 상기 LED는 LED에 의해 방출되는 광을 추출하도록 조면화되는 표면을 가지는 p-타입 3족 질화물층; n-타입 3족 질화물층; 및 p-타입 3족 질화물층 및 n-타입 3족 질화물층들 사이에서 광을 방출하기 위한 활성층;을 포함할 수 있다.
p-타입 3족 질화물층, n-타입 3족 질화물층 및 활성층은 조면화 공정에 의하여 도입되는 이온 손상을 받지 않을 수 있다. 나아가, p-타입 3족 질화물층, n-타입 3족 질화물 및 활성층의 물질의 성질들은 표면이 조면화되기 이전에 LED의 I-V 측정값과 비교하여, 조면화되는 표면을 가지는 LED의 전류-전압(I-V) 측정값이 실질적으로 다르지 않거나 열화되지 않도록 결정될 수 있다.
상기 표면은 p-타입층 및 LED로부터 광을 추출하기 위하여, 예를 들어, 형상들 또는 구조들을 가지지 않는 표면을 조면화하기 이전에 p-타입층의 표면으로부터의 추출 또는 p-타입층의 표면을 통한 투과와 비교하여, 상기 표면으로부터의 더 많은 광을 추출하거나 상기 표면을 통한 더 많은 광을 투과시키기 위하여, 치수를 가지면서 형상들 또는 구조들을 생성하도록 조면화될 수 있다. 상기 형상들 또는 구조체들은 p-타입층 및 LED로부터 광을 산란, 회절, 굴절 또는 유도하기 위하여 치수를 가질 수 있다. 상기 구조체들이 존재하지 않으면서 그리고 조면화 이전의 상기 표면을 통하여 투과되는 광 출력 전력에 비교하여, 그리고/또는 1 nm 이하의 표면 조도를 가지는 p-타입층의 평면의(planar), 평평한(flat) 또는 평탄한(smooth) 표면을 통하여 투과되는 광 출력 전력과 비교하여, 적어도 20% 이상의 광 출력 전력이 상기 표면을 통하여 투과되며 LED로부터 나오도록 치수를 가질 수 있다. 일반적인 평균 평방근(root mean square, rms)은 성장된 상태의 물질에 대하여 1 나노미터(nm)이며, 본 발명의 조면화된 물질에 대해서는 20 내지 30 nm 이다.
더욱 구체적으로는, 형상들 또는 구조체들은 p-타입층 및 LED로부터의 광을 산란 또는 회절시키도록 치수를 가지는 측면, 크기, 폭, 높이 및 이격거리를 가질 수 있다. 나아가, p-타입층 및 LED로부터 광의 산란, 회절, 또는 투과를 개선시키도록, 상기 측면, 크기, 폭, 높이 및 이격거리는 적어도 p-타입층에서 광의 파장만큼 길 수 있다. 예를 들면, 상기 측면, 크기, 폭, 높이 및 이격거리는 적어도 0.3 마이크로미터(㎛), 최대한 2㎛, 또는 최대한 10 ㎛일 수 있다.
p-타입층의 표면은 활성층으로부터의 광이 p-타입층에서 외부 매질을 향하여 굴절 임계각 내에서 상기 표면에 부딪치도록(impinge) 형상을 가질 수 있다. 예를 들면, 상기 표면은 임계각 이내에서 기울어진 표면들 상에 상기 광이 부딪치도록 치수를 가지는(예를 들면, 상기 임계각으로 기울어진) 하나 이상의 기울어진 표면들을 포함할 수 있으며, 이에 의하여 상기 기울어진 표면들에서 상기 광의 내부 전반사를 본질적으로 방지한다. 어떠한 광 추출 기술들이 없다면, 방출되는 광의 단지 4-6%만이 GaN LED로부터 벗어날 수 있다. 본 발명의 표면 텍스쳐링에 의하여, 광의 4-6% 보다 더 많은 광이 상기 임계각 이내에서 상기 표면과 부딪치고, 증가된 광 추출에 이르게 한다.
다른 예에서, 상기 표면은 20 nm 이상의, 또는 25 nm 이상의 표면 조도를 포함할 수 있다. 상기 조면화는, 예를 들어, p-타입층의 N-면, Ga-면, 무극성(nonpolar) 표면, 또는 반극성(semipolar) 표면 상에 형성될 수 있다.
본 발명은 나아가 3족 질화물계 발광 LED의 p-타입 표면을 조면화하는 단계를 포함하는 3족 질화물계 LED를 제조하는 방법을 개시하며, 여기에서 상기 조면화하는 단계는 p-타입 표면을 PEC 식각하는 단계를 포함하며 그리고 상기 조면화는 LED로부터 광을 추출하기에 적합하다.
본 발명에 따르면, 제조비용은 낮게 유지하면서 통상적인 LED보다 더 밝은 LED를 구현할 수 있다.
도면들을 참조하며, 도면들에서 유사한 참조 번호들은 명세서 전체를 통하여 상응하는 부재들을 나타낸다:
도 1은 PEC 식각 개요이다.
도 2a는 p-i-n 이종 구조체의 개요적인 단면도이며, 그리고 도 2b는, LED/전해질 시스템 내에서 캐리어 경로들을 도시하는, 도 2a에서의 구조체의 층들을 통하여 위치의 함수에 따른 LED의 p-타입층의 표면에서 개요적인 에너지 밴드 다이어그램이다.
도 3a는 조도에서 측변동을 도시하면서, 45°각도에서 얻어진, LED의 조면화된 p-타입, Ga-면 표면의 주사 전자 현미경(SEM) 이미지이다.
도 3b는 조면화된 반극성 (11-22) 표면의 이미지이며, 여기에서 스케일은 20 ㎛ 이다.
도 4a 내지 도 4e는 조면화된 GaN/InGaN LED를 형성하는 프로세스 플로우를 개요적으로 도해한다.
도 5a 는 p-GaN이 위로 있는 LED의 표면 조면화를 보여주는 단면 개요도이다.
도 5b는 비조면화된 p-타입 표면을 도시하는 LED의 상부 광학 이미지이며, 여기에서 상기 표면 조도는 ~ 1 nm 이다.
도 5c는 도 5b에서의 표면의 일부에 대한 상부 광학적 이미지이며, 여기에서 이미지의 평면에서의 스케일은 2.5 ㎛이며, 회색 스케일은 높이 프로파일 또는 표면 조도를 제공하며, 그리고 표면 조도는 ~ 1 nm이다.
도 5d는 도 5a의 구조체를 가지는 LED의 상부 광학적 이미지이며, 조면화된 p-타입 표면, 조도에서의 측변동, 및 ~25 nm의 표면 조도를 도시한다.
도 5e는 도 5d에서 표면의 일부의 상부 광학적 이미지이며, 여기에서 이미지의 평면에서 스케일은 2.5(㎛)이며, 회색 스케일은 높이 프로파일 또는 표면 조도를 제공하며(도 5c에서와 동일한 스케일을 제공하며), 그리고 표면 조도는 ~ 25 nm이다.
도 5f는 도 5d에서 표면의 일부의 상부 SEM 이미지이며 그리고 도 3에서와 동일한 표면을 도시하며, 여기에서 스케일은 2 ㎛이다.
도 6a 는, 동일한 샘플 상에 인접한 7개의 평탄한 LED들 및 7개의 조면화된 LED들에 대하여, 전류(mA)에 대한 전압(V)(전류-전압(I-V) 특성 또는 측정)과 전류에 대한 출력 전력(임의 단위, a.u.)의 관계를 도시하며, 평탄한 LED들과 조면화된 LED들 사이의 I-V 특성들의 열화가 없음을 보여주며, 그리고 또한 조면화된 LED들과 평탄한 LED들 사이의 전기장 발광 특성들에서 심한 변도이 없음을 보여주며, 그 결과 7개의 평탄한 LED의 평균적인 광 출력 전력과 7개의 조면화된 LED들의 평균적인 광 출력 전력이 또한 구동 전류의 함수로서 도시된다.
도 6b는 도 6a의 평탄한 LED들에 비교하여 도 6a의 조면화된 LED들에 대하여 구동 전류(mA)의 함수로서 개선 인자를 도시하며, 바로 인접한 평탄한 LED들과 비교되어 조면화된 LED에 대한 광추출의 20% 개선을 보여주며, 여기에서 모든 조면화된 LED들의 평균적인 개선이 또한 도시되며, 그리고 개선 인자는 평탄한 LED들에 대한 광 출력 전력으로 조면화된 LED들에 대한 광 출력 전력을 나눈 값이다.
관련출원들의 상호참조
본 발명은 "PHOTOELECTROCHEMICAL ROUGHENING OF Ga-FACE, P-SIDE-UP GaN-BASED LIGHT EMITTING DIODES,"이란 발명의 명칭으로, Adele Tamboli, Evelyn L. Hu, Steven P. DenBaars 및 Shuji Nakamura 에 의해, 2008년 5월 12일에 출원되고, 대리인 문서 번호 30794.271-US-P1 (2008-535-1)인, 공동-계류 중이고 공동-양도된 미국 임시 특허 출원 제61/052,417호의 우선권을 35 U.S.C. Section 119(e)에 따라 주장하며, 상기 출원은 본 명세서에 인용되어 통합된다.
본 출원은 다음의 공동-계류 중이고 공동-양도된 미국 특허 출원들에 관련된다:
"PHOTOELECTROCHEMICAL ETCHING OF P-TYPE SEMICONDUCTOR HETEROSTRUCTURES,"이란 발명의 명칭으로, Adele Tamboli, Evelyn L. Hu, Matthew C. Schmidt, Shuji Nakamura, 및 Steven P. DenBaars 에 의해, 2008년 5월 12일에 출원되고, 대리인 문서 번호 30794.272-US-P1 (2008-533)인, 미국 임시 출원 일련번호 61/052,421 호의 우선권을 35 U.S.C. Section 119(e)에 따라 주장하며, "PHOTOELECTROCHEMICAL ETCHING OF P-TYPE SEMICONDUCTOR HETEROSTRUCTURES,"이란 발명의 명칭으로, Adele Tamboli, Evelyn L. Hu, Matthew C. Schmidt, Shuji Nakamura, 및 Steven P. DenBaars 에 의해, 본원과 동일자에 출원되고, 대리인 문서 번호 30794.272-US-U1 (2008-533)인, 미국 실용 출원 제 xx/xxx,xxx 호; 및
"HIGHLY EFFICIENT GALLIUM NITRIDE BASED LIGHT EMITTING DIODES VIA SURFACE ROUGHENING,"이란 발명의 명칭으로, Tetsuo Fujii, Yan Gao, Evelyn L. Hu, 및 Shuji Nakamura 에 의해, 2003년 12월 9일 출원되고, 대리인 문서 번호 30794.108-WO-01 (2004-063)인, PCT 출원 일련번호 US2003/039211의 우선권을 35 U.S.C Section 365(c)에 따라 주장하며, "HIGHLY EFFICIENT GALLIUM NITRIDE BASED LIGHT EMITTING DIODES VIA SURFACE ROUGHENING," 이란 발명의 명칭으로, Tetsuo Fujii, Yan Gao, Evelyn. L. Hu, 및 Shuji Nakamura 에 의해, 2006년 6월 7일에 출원되고, 대리인 문서 번호 30794.108-US-WO (2004-063)인, 미국 실용 출원 일련번호 제10/581,940호;
"PHOTOELECTROCHEMICAL ETCHING FOR CHIP SHAPING OF LIGHT EMITTING DIODES," 이란 발명의 명칭으로, Adele Tamboli, Evelyn L. Hu, 및 James S. Speck 에 의해, 2008년 10월 9일에 출원되고, 대리인 문서 번호 30794.289-US-P1 (2009-157)인, 미국 임시 출원 일련번호 제61/104,015호; 및
"PHOTOELECTROCHEMICAL ETCHING FOR LASER FACETS," 이란 발명의 명칭으로, Adele Tamboli, Evelyn L. Hu, Arpan Chakraborty, 및 Steven P. DenBaars 에 의해, 2009년 1월 30일에 출원되고, 대리인 문서 번호 30794.301-US-P1 (2009-360)인, 미국 임시 출원 일련번호 제61/148,679호;
상기 출원들은 본 명세서에서 인용되어 통합된다.
다음의 바람직한 실시예의 기술에서, 본 명세서의 일부를 이루는 수반된 도면들에 대해 참조가 이루어지며, 본 발명이 실시될 수 있는 특정한 실시예를 기술하는 방식에 의해 도시된다. 본 발명의 범위를 벗어남이 없이, 다른 실시예들이 이용될 수 있고 구조적 변화들이 만들어질 수 있음이 이해될 것이다.
개요
대부분의 3족 질화물 LED들의 성능이 반도체 내의 방출된 광의 내부 전반사에 의해 제한되는 한편, 조면화된 LED들은 상기 조면화된 표면 상에서 공기를 향하여 입사되는 광을 산란시킴으로써 광 추출을 증가시킨다. 추출을 증가시키는 LED들의 조면화는 새로운 기술은 아니지만, 그러나 PEC 식각은 이온 손상을 초래하지 않으면서 표면을 조면화하기 위한 빠르고 비용이 낮은 방법이다.
따라서 PEC 식각은 3족-N LED들의 n-타입면, N-면만을 조면화하기 위하여 사용되어 왔다. GaN 이종 구조체들의 도핑 및 성장에 관련된 이슈들 때문에, 성장은 Ga 면을 위쪽으로 하여(with the Ga face up) 일반적으로 진행되며, 그리고 일반적으로 임의의 p-타입층들이 마지막에 성장된다. 따라서, LED들의 PEC 조면화는 예전에는 항상 n-타입, N-면이 노출되도록 서브마운트에 상기 LED를 본딩하는 단계와 사파이어 기판을 제거하는 단계를 필요로 하였다.
대조적으로, 본 발명으로 성장하는 동안 자연적으로 상부 표면인, LED의 Ga-면, p-타입면의 PEC 조면화를 구현할 수 있게 되었다.
기술적인 설명
PEC 식각은 광 소스(예를 들면, 위쪽-밴드갭(above-bandgap) 1000 와트 크세논(Xe) 램프(100)) 및 전기화학적 셀로 구성되며, 여기에서 반도체(예를 들면, GaN 샘플(102)의)은 시스템의 애노드로서 작용하며 그리고 캐소드로서 작용하기 위하여 상기 반도체의 바로 위에 패터닝된 금속(104, 일반적으로 백금(Pt) 또는 티타늄/백금(Ti/Pt))을 포함한다(도 1). 광(106)은 상기 반도체 내에서 전자-홀 쌍들을 생성하며, 그리고 홀들은 반도체 표면에서 산화 반응들에 참여하는 동안, 전자들은 캐소드(104)를 통하여 추출되어 반도체 표면이 전해질(108) 내에 용해되는 것을 유발한다. 반도체/전해질 계면에서 표면 밴드 굽힙(surface band bending) 때문에, 전자들이 p-타입 물질들에서의 표면에서 한정되는 한편, 전형적으로 홀들은 n-타입 물질들에서의 표면에서만 한정된다. 이러한 이유로, p-타입 반도체들의 PEC 식각은 구현하기가 어려웠다. 도 1은 또한 광(106)이, 예를 들면, GaN 필터(110)을 사용하여, 필터링될 수 있다는 것을 보여준다. LED의 p-GaN(102)는 PEC 식각을 위한 애노드이다.
예를 들면, 표준인 LED 구조체(200)를 사용하여, 광 소스는 양자 우물 영역(204)내에 대부분 또는 전적으로 흡수되는 광(202)을 방출하도록 선택될 수 있으며, 그리고 전자들(206)이 n-타입층(210)으로 당겨지고(208), 여기에서 전자들은 캐소드를 통하여 벗어날 수 있으며, 홀들(212)은 p-타입 캡층(216)을 향하여 당겨지도록(214), 구조체(200)의 도핑은 광생성된 캐리어들을 공간적으로 이격시킨다(도 2a 및 도 2b). 전해질(218)로서 KOH와 같은 강염기성 용액을 사용함으로써, 광생성된 홀들(212)은 표면(220)으로(예를 들면, p-타입층(216)과 전해질(218)과의 임의의 계면(222)으로) 식각 반응들에 참여하는 것을 가능하게 할 수 있다. 이러한 방식으로, 이종 구조체(200)의 p-타입 표면(220)은 건식 식각에 대한 필요성을 가지지 않고 식각될 수 있다. 벌크(216, 210)의 밴드갭(Eg(벌크) 224, 226)은 양자 우물들(230)의(예를 들면, 다중 양자 우물들, MQW들의) 밴드갭 Eg(MQW) (228)보다 더 크고, 따라서 광자 에너지 h (여기에서 h는 플랑크 상수이며 그리고 는 광(202)의 주파수이다)는 양자 우물 영역(204)의 양자 우물들(230)내에 흡수될 뿐이다.
전자-홀 쌍들은 낮은 밴드갭층(230) 내에 생성되며, 그리고 상기 쌍들은 p-n 접합(200)의 빌트-인-전계들(built-in fields)에 의해 분리된다(상기 빌트-인-전계들은 p-타입 영역(216)과 n-타입 영역(210) 사이의 전도대(conduction band, Ec)와 가전자대(valence band, Ev)의 경사(232)에 비례한다). 강염기성 용액(218)을 사용함으로써, 표면 밴드 휨(234)은 많은 광생성된 홀들(212)이 표면(220)으로 식각 반응에 참여하게 하도록 최소화될 수 있다. 식각 조건들의 신중한 균형은 평탄하게 식각된 p-GaN 표면(220)보다는 조면화된 p-GaN 표면(220)을 생성할 수 있으며, 그리고 이것은 본 발명이 p-면이 위쪽인 (p-side-up), Ga-면이 조면화된 LED들을 형성하는 것을 허용한다(도 3a). 도 3a에서 도시된 것처럼, 결과적인 p-GaN 표면(300)은 피트들(302)과 같은 형상들을 가진다. 도 3a에서, 상기 표면은 식각된 피트들과 식각되지 않은 영역들, 즉, 피트들 사이의 평탄한 영역들을 포함한다; 측벽들은 약간 기울어져 있으며 그리고 바닥은 평탄하지 않다. 그러나, 동일한 웨이퍼 상의 다양한 위치들을 포함하여, 식각 조건 및 시작 물질에 따라 다양한 변동들이 가능하다. 도 3b는 얼마나 다양한 변동들이 가능한지 설명하는 조면화된 반극성 (11-22) 표면의 이미지이다.
조면화된 LED들을 제조하기 위한 본 발명의 공정에서, 전자들이 내부 전계에 의하여 캐소드를 통하여 외부로 몰려가는 동안 홀들이 표면으로 이동하는것을 허용하면서, 낮은 밴드갭 흡수층으로서 양자 우물들이 식각되는 영역으로부터 전자-홀 쌍들의 생성을 분리하도록 사용된다. 이러한 공정은 GaN계 LED들의 제조 공정으로 단자 하나의 추가적인 단계를 도입한다. 상기 공정의 예는 아래에 제시되며 그리고 도 4a 내지 도 4e에서 개요적으로 도시된다. 양자 우물들(활성 영역(400)에서의)을 사용하는 것은 물질 성장에 대한 변화를 필요로 하지 않으며 그리고 일반적인 LED 물질은 도 4a에서 도시된 것처럼, 상기 공정에 대하여 사용될 수 있다. 유일한 필요조건은 양자 우물들이 밴드갭에서 p-타입층(402)의 밴드갭보다 더 낮아야 한다는 것이며, 이것이 전형적으로 해당되는 경우이다.
제조방법
PEC 식각 방법에 대한 추가적인 설명은 "PHOTOELECTROCHEMICAL ETCHING OF P-TYPE SEMICONDUCTOR HETEROSTRUCTURES,"이란 발명의 명칭으로, Adele Tamboli, Evelyn L. Hu, Matthew C. Schmidt, Shuji Nakamura, 및 Steven P. DenBaars 에 의해, 2008년 5월 12일에 출원되고, 대리인 문서 번호 30794.272-US-P1 (2008-533)인, 미국 임시 출원 일련번호 61/052,421 호의 우선권을 35 U.S.C. Section 119(e)에 따라 주장하며, "PHOTOELECTROCHEMICAL ETCHING OF P-TYPE SEMICONDUCTOR HETEROSTRUCTURES,"이란 발명의 명칭으로, Adele Tamboli, Evelyn L. Hu, Matthew C. Schmidt, Shuji Nakamura, 및 Steven P. DenBaars 에 의해, 본원과 동일자에 출원되고, 대리인 문서 번호 30794.272-US-U1 (2008-533)인, 미국 실용 출원 제 xx/xxx,xxx 호에서 찾을 수 있으며, 상기 출원들은 앞에서 언급되며 그리고 여기에서 인용되어 통합된다.
도 4a 내지 도 4e는 3족 질화물(예를 들면, GaN)계 LED(404)를 제조하는 방법을 도해한다. 상기 방법은 하나 또는 그 이상의 다음의 단계들을 포함한다:
1. 활성화된 p-GaN(402)을 가지는 LED 구조체(404)를 사용하는 단계. 상기 단계는 기판(408)(예를 들면, 사파이어 기판) 상에 3족 질화물 n-타입 층(406)(예를 들면, n-타입 GaN 또는 n-GaN)을 증착하는 단계, n-타입 GaN 층(406)(예를 들면, n-GaN) 상에 3족 질화물 활성 영역(400)(예를 들면, InGaN 양자 우물 활성층)을 증착하는 단계, 및 InGaN 활성층(400) 상에 p-타입 3족 질화물층(예를 들면, p-타입 GaN 층 또는 p-GaN)(402)을 증착하는 단계를 포함한다. 다음의 단계들은 그 다음에, 도 4b 내지 도 4e에서 도시된 것처럼, 전형적인 제조 공정으로 수행된다:
2. 도 4b에서 도시된 것처럼, 예를 들면, p-타입 GaN 층(402) 및 InGaN 활성층(400) 내에 하나 또는 그 이상의 메사(mesa)들을 식각함으로써, LED 메사들(410)을 마스킹하고 식각하는 단계.
3. 도 4c에서 도시된 것처럼, 예를 들면, n-타입 GaN 층(406) 상에 하나 또는 그 이상의 n-콘택들(412)을 증착함으로써, LED 메사들(410) 주위의 영역의 도처(everywhere)에 캐소드(412)를 증착하는 단계. 식각 반응이 빠르게 진행되기 위하여 표면 영역이 중요하다. 백금(Pt)이 식각 속도를 개선하도록 사용될 수 있으나, 반드시 필요한 것은 아니다. 이러한 금속(412)은 n-콘택으로서 사용될 수 있다.
4. 단계 1 내지 단계 3에서 형성된 구조체 상에 PEC 식각을 수행하는 단계. 구체적으로, 도 4d에서 도시된 것처럼, (이를 통하여 광이 추출되는) p-GaN(402)의 표면(416)에 PEC 조면화(roughening)(414)를 수행하는 단계. 예를 들어, PEC 조명은 InGaN 활성층(400)에 주로 흡수될 수 있으며, 그 결과 InGaN층 활성층(400)은 전자들과 홀들을 광생성(photogenerate)한다. 이러한 단계는 전자들이 p-타입 GaN층(402)의 표면(416)에 이르는 것을 방지하고 p-타입 GaN층(402)의 표면(416)에 이르는 홀들을 촉진하기 위하여 반도체 구조체(404) 내에 내부 바이어스를 사용할 수 있다. 예를 들어, 구조체(404)의 도핑은 InGaN 활성층(400) 내의 흡수에 의하여 광생성되는 전자들 및 홀들을 공간적으로 이격시킬 수 있으며, 그 결과 전자들은 n-타입 GaN 층(406)을 향하여 끌리며, 여기에서 상기 전자들은 캐소드들로서 작용하는 n-콘택들(412)을 통하여 탈출(escape)하며, 그리고 홀들은 p-타입 GaN 층(402)을 향하여 끌리며, 여기에서 상기 홀들은 p-타입 GaN(402)의 표면(416)에서, 염기성 또는 산성 용액과 함께, 식각 반응들에 참여하며, 그리고 상기 식각 반응들은 LED(404)로부터 광을 추출하기 위하여 적합한 p-타입 GaN층(402)의 표면(416)에 대한 조면화(414)를 수행한다.
이상적인 조건들은 5 M KOH 전해질 용액과 GaN을 통하여 필터링된 1000W 크세논(Xe) 램프를 사용하는 것이며, 그 결과 전자-홀 쌍들은 활성 영역(400)의 InGaN에서 단지 생성되며, 그리고 상기 램프는 강한 조명을 위하여 포커싱된다.
평탄하거나(smooth) 또는 거친(rough) 표면을 구현하는 것을 결정할 수 있는 요소는 사용되는 물질이다. 전형적으로, 반극성 GaN의 어떤 배향들 또는 c-면을 사용하는 것으로부터 결정학적 식각 및 결함들은 거친 표면들을 생성하고, 무극성 또는 낮은 결함 밀도 물질은 전형적으로 평탄한 표면들을 생성한다. 어떤 전해질이 선택되는지, 전해질의 농도, 조명 강도, 및 식각하는 동안 용액이 뒤섞이는지 여부에 근거하는 어떠한 조화 가능성(tunability)이 있다. 거친 표면들을 위해서, 더 낮은 강도의 조명을 가지고 뒤섞이지 않은 전해질인 농축된 KOH 가 사용될 수 있다. 또한, 임의의 식각-정지층들에 이르기 전에 식각을 멈추는 것은 표면이 평탄하지 않는 것을 확보할 수 있다.
5. 도 4e에서 도시된 것처럼, 조면(roughening, 414) 상에 p-콘택(418)을 증착하는 단계. 최종 결과는 LED(404)이다. 본 발명은 LED들에 한정되지 않지만, 반도체 구조체(404)는 전형적으로 PEC 조명을 흡수하기 위한(그리고 제조된 발광 소자(404)에서 광을 방출하기 위한) 활성층(400), p-타입층(402), 및 n-타입층(406)을 포함한다.
따라서, 도 4a 내지 도 4e는 3족 질화물계 LED(404)를 제조하는 방법을 도해하며, LED(404)의 p-타입 표면(416)을 조면화(414)하는 단계를 포함하는데, 여기에서 조면화(414)하는 단계는 p-타입 표면(416)의 PEC 식각하는 단계을 포함하고 조면화(414)는 LED(404)로부터 광을 추출하도록 적합하다. 상기 방법은 c-면 이외에 GaN의 어떤 다른 배향들 뿐만 아니라, 다른 물질 시스템들에서 또한 적용될 수 있다.
LED 구조체
도 5a는 본 발명의 LED 구조체(500)의 개요적인 단면이며, (a) LED(500)의 활성층 또는 영역(508)에 의해 방출되는 광(506)을 추출하기 위하여 조면화되는 표면(504)을 가지는 p-타입 3족 질화물층(502)(예를 들면, p-타입 GaN); 및 (b) n-타입 3족 질화물층(510)(예를 들면, n-타입 GaN)을 포함한다. 발광 활성층(508)(예를 들면, GaN 배리어들(514) 사이에서, 광(506)을 방출하기 위한, InGaN 양자 우물들(512))은 p-타입 3족 질화물층(502) 및 n-타입 3족 질화물층(510) 사이에 존재한다. p-타입 3족 질화물층(502), n-타입 3족 질화물층(510), 및 활성층(508)은 조면화 공정에 의해 도입되는 어떠한 이온 손상을 받지 않을 수 있거나, 또는 건식각된 p-타입층(502)과 비교하여 이온 손상을 줄여준다. n-GaN(510)은 전형적으로 사파이어와 같은, 기판(516) 상에 존재한다.
도 5a는 또한 광 추출을 개선하는 LED(500)(예를 들면, 3족 질화물계)를 도해하며, 조면화된 p-타입층(502)(예를 들면, p-타입 3족 질화물)의 표면(504)을 포함하고, 여기에서 조면화된 표면(504)은 조면화된 표면(504) 상에 (공기 또는 에폭시와 같은, 그러나 이에 한정되지 않는, LED(500)의 외부에 있는) 외부 매질(518)을 향하여 입사하는 광(506)을 산란시키거나 또는 입사하는 광(506)의 산란을 증가시키며, 여기에서 광(506)은 LED(500)의 발광 활성층(508)으로부터 입사한다.
p-타입층(502)의 표면(504)은 LED 내의 반도체의 표면으로부터 광(506) 추출을(또는 LED 내의 반도체의 표면을 통한 광 투과를) 개선하거나 또는 광(506)을 추출하도록 치수를 가지는(예를 들면, 방출되는 광의 파장과 유사한 치수를 가지는) 구조들 또는 형상들(520)을 생성하도록 구조를 가지거나 조면화될 수 있다. 예를 들면, 상기 추출은 p-타입층 및 LED로부터의 광 산란, 회절, 굴절, 또는 유도(direction)를 포함할 수 있으며, 그러나 여기에 한정되지 않으며, 그리고 형상들 또는 구조들(520)은 표면(504), p-타입층(502), 및 LED(500)로부터 외부 매질(518)을 향하여 광(506)을 추출(예를 들면, 산란, 회절, 유도, 또는 굴절)하도록 치수를 가진다. 형상들 또는 구조들(520)은 p-타입층(502)의 표면의 조면화 이전에 p-타입층(502)의 표면을 통한 투과 또는 p-타입층(502)으로부터 추출과 비교하여(또는 형상들 또는 구조들(520) 없는 비조면화/비구조화에 비교하여) 표면(504)으로부터 (표면(504)을 통하여) 더 많은 광(506)을 추출(투과)하도록 치수를 가져야 한다.
특정한 과학적 원리, 이론 또는 예에 의해 구속되지 않으면서, 다양한 예들, 원리들, 또는 이론들이 아래에 제공된다.
광 추출을 개선하기 위하여, 표면(504)은 구조체(500) 내의 광의 파장의 스케일 정도에서 최적으로 변경하는 조도(roughness)를 가질 수 있다. 예를 들면, 본 발명의 조도의 폭 또는 측면의 변동은 광의 파장에 필적할 수 있다. 매 10㎛마다 형상들(피트(pit)들과 같은)을 가지는 표면은 완벽하게 평탄한 표면과 비교하여 광 추출을 향상시킬 수 있으나, 그러나 상기 향상은 중요하지 않을 수 있거나 또는 더 양호하지 않을 수 있다. 유사하게, 대략 수 옹스트롱의 주기성을 가지는 표면 조도는 광의 파장의 스케일 상에서 변동하는 형상들/표면 조도보다 광 추출에 더 작은 영향을 미칠 수 있다.
다른 예에서, 형상들(520)은, 형상들 또는 구조들(520)이 광(506)의 진행 방향, 예를 들면, p-타입층(502) 및 LED(500)로부터 외부 매질(518)을 향한 광(506)의 산란, 회절, 굴절 또는 다르게 유도에 영향을 미칠 수 있도록 치수를 가지는(예를 들면, 적어도 p-타입층(502) 내의 광(506) 의 파장만큼 긴 길이를 가지는) 하나 또는 그 이상의 측면들(522), 에지들, 또는 크기들(524)(폭(526a) 및/또는 높이(526b)를 포함하여, 그러나 이에 한정되지 않는) 및/또는 이격거리(528)를, 전형적으로 가진다.
예를 들면, 길이들, 크기들(524), 또는 이격거리(528)는 적어도 0.3 ㎛, 적어도 0.3 ㎛ 및 최대한 2 ㎛, 적어도 0.3 ㎛ 및 최대한 10 ㎛, 또는 1 ㎛ 내지 2 ㎛ 일 수 있으나, 여기에 한정되는 것은 아니다. 형상들/구조들(520)은 서로간에 인접할 수 있으며, 그 결과 이격거리(528)는 실질적으로 광(506)의 파장보다 더 작다. 앞에서 언급된 것처럼, 선택되는 크기들(524) 및 이격거리(528)는 방출되는 광(506)의 파장에 의존할 수 있다.
대안적으로, 또는 부가하여, 표면(504)은 활성층(508)으로부터의 대부분의 광(506)이 p-타입층(502)으로부터 굴절 임계각(θc) 내에서 외부 매질(518)을 향하여 표면(504) 상에서 부딪치도록 형상을 가질 수 있다. 예를 들면, 활성층(508)으로부터의 대부분의 광(506)은 p-타입층(502) 및 표면(504)으로부터 (법선(θn)에 대하여) 굴절 임계각(θc) 내에서 표면(504) 상에서 부딪치도록, 표면(504)은 경사들 또는 기울어진 표면들(530)을 수반하여 형성될 수 있거나 또는 포함할 수 있다. 임계각은 θc = arcsin(n2/n1)으로서 정의될 수 있으며, 여기에서 n2 는 LED(500)의 표면(504)에 접촉하는 외부 매질(518) (LED(500)로부터 광(506)이 물질(518)을 향하여 추출되는 상기 물질(518))의 굴절률이며, 그리고 n1 은 p-타입 3족 질화물층(502)의 굴절률이다. 점선(532)은 조면화 이전의 p-타입(502) 표면의 일부를 나타내며, 그리고 전형적으로, 경사들 또는 기울어진 표면들(530)은 (본 발명의 조면화 공정 이전의) 비조면화된(non-roughened), 평면의, 그리고/또는 평탄한 표면(534)에 대하여 각 c 를 이룬다. 표면(534)은, LED(500)의 성장 방향(536)(예를 들면, c-축, (0001), (000-1), 무극성 또는 반극성 방향들(536))에 대하여 수직으로, 에피택셜 성장된 표면(534)일 수 있으며, 그리고 예를 들면, N-면, Ga-면, 반극성 면, 무극성 면일 수 있다. 표면(534)은 예를 들어, 미스컷 또는 오배향된 표면일 수 있다. 표면(504)은 예를 들어, p-타입 3족 질화물(502)의 결정학적 패시트(crystallographic facet)들을 포함할 수 있다.
임계각(θc) 효과의 더 상세한 도해를 위하여, 활성층(508)에 의해 방출되고 p-타입층(502)의 비조면화된 표면(534) 상에 입사될 때(또는 p-타입층(502) 및 외부 매질(518) 사이의 비조면화된 계면(540a) 상에 입사될 때) 내부 전반사되는 광(538)의 경로가 또한 도 5a에서 도시된다. 본 발명은 표면(504)이 광(538)의 내부 전반사를 본질적으로 방지하도록 형상을 가질 수 있다는 것을 설명한다. 더욱 구체적으로는, 기울어진 표면들(530)은 광(506)이 임계각(θc) 이내에서 상기 기울어진 표면들(530) 상에 부딪치도록 형상을 가질 수 있으며, 이에 따라 기울어진 표면들(530)에서 광(538)의 내부 전반사를 실질적으로 방지하며 그리고/또는 활성층(508)으로부터 광(506)의 4-6% 이상이 추출된다.
본 발명에서는 계면(540a)을 조면화하거나 구조화함으로써 계면(540b) 상에 외부 매질(518)을 향하여 입사하는 광(506)을 산란, 굴절 또는 투과하도록 조면화된 계면(540b)을 생성하는 것이 또한 고안될 수 있다. 예를 들면, 본 발명은 LED(500)에 의해 방출되는 내부 전반사되는(예를 들면, 임계각(θc) 내에서 계면(540b) 상에 광(506)을 부딪침으로써) 광(538)을 감소시키거나 또는 추출하기 위하여, 표면(534) 또는 계면(540a)을 조면화할 수 있다.
또한, 캐소드 또는 n-콘택(542)가 도 5a에서 도시된다.
도 5b는 도 5a의 구조체를 가지는, 그러나 p-타입 3족 질화물층(502)의 표면(534)에 대한 조면화를 하지 않은(예를 들면, 표면(534)은 평탄하고 "성장된 상태인" 표면이며, 상기 표면은 p-타입층(502)과 외부 매질(518) 사이의 계면(540a)에서 p-타입 물질(502) 내에서 광(538)의 내부 전반사가 발생하도록 충분하게/그렇게 치수를 가지면서 평탄한) LED의 상부에 대한 광학적 이미지이다. 도 5c는 2.5 ㎛ x 2.5 ㎛의 영역에 걸쳐 1 nm 보다 작은 표면 조도를 가지는 평면의 또는 평탄한 표면(534)을 도시하는, 도 5b에서의 p-타입 표면(504)의 일부에 대한 광학적 이미지이다. 광을 추출하기 위하여, 표면(504)은 표면(534)보다 더 거칠어야 하며, 그리고 따라서 본 발명은 표면(504)을 생성하도록 표면(534)을 조면화하거나 구조화할 수 있다.
도 5d는 조면화가 수행된 p-타입 표면(504)(표면 조도 ~25 nm)을 도시하는, 도 5a의 구조체를 포함하는, 그리고 추가적으로 p-콘택(546) 상의 p-타입 패드(544)를 더 포함하는, 본 발명의 LED의 상부에 대한 광학적 이미지이며, 여기에서 p-콘택(546)은 p-타입 표면(504)에 오믹 콘택을 형성하며, 그리고 n-콘택(542)은 n-타입층(510)에 오믹 콘택을 형성한다. 도 5e는 적어도 25 nm 깊이의, 1 ㎛ 폭보다 작은, 그리고 2.5 ㎛ 보다 작은 간격으로 이격된(그리고 표면 조도는 ~ 25 nm)인 피트(pit)들(548)을 포함하는 피팅된 표면을 도시하는, 도 5d에서의 조면화된 표면(504)의 일부에 대한 광학적 이미지이다. 도 5f는 도 5d에서의 조면화된 표면(504)의 일부에 대한 SEM 이미지이다.
도 5e 및 도 3a에서 피트(548)들은 육각형 형상이다. 그러나, 이러한 형상은 다양한 결정 면들에 대해서 변경될 수 있으며, 그리고 광을 산란하는 능력에 영향을 미치지 않는다.
도 6a는 p-타입 3족 질화물층(502), n-타입 3족 질화물층(510), 및 활성층(508)의 물질의 성질들이 존재하여 조면화된 표면(504)을 가지는 LED의 I-V 측정값이 (1) p-타입층(502)의 평탄하고, 평면의, 또는 비조면화된 표면(534)을 가지는 LED의 I-V 측정값, 및/또는 (2) 표면(534)이 조면화되기 이전의 LED의 I-V 측정값과 비교하여(예를 들면, 도 5b의 LED와 비교하여), 본질적으로 다르지 않고, 또는 열화되지 않는다는 것을 도해한다. 더욱 구체적으로는, 평탄하고 조면화된 소자들의 저항은 물질 내의 보통의 변동 범위 이내에서 동일하다(즉, 조면화된 LED와 평탄한 LED 사이보다 평탄한(또는 조면화된) LED들 사이의 변동이 더 크다). 이것은 p-타입층(502), n-타입층(510), 및 활성층(508)을 포함하는 LED(500)는(예를 들면, 도 5d의 LED는), 평탄한 LED(예를 들면, 도 5b의 LED)와 비교하여, 본질적으로 유사한 물질의 성질(예를 들면, 유사한 결함 밀도, 층 두께들 및 전도도 등등)을 가진다.
일반적으로, 표면(534)을 텍스쳐링(texturing)하지 않으면, 광의 4-6% 만이 상기 LED로부터 탈출(escape)한다. 본 발명은 광의 4-6% 이상이 탈출하도록 표면(504)을 텍스쳐링한다. 도 6a 및 도 6b는 본 발명의 LED(500)를 도해하며, 여기에서 표면(504)은 (1) 구조체들(520) 없이 p-타입층(502)의 평탄하거나 비조면화된 표면(534)을 통하여 투과된 광 출력 전력, (2) 1 nm 이하의 표면 조도를 가지는 p-타입층의 평면의, 평평한, 또는 평탄한 표면을 통하여 투과된 광 출력 전력과 비교하여 그리고/또는 (3) 조면화 이전의 표면(534)을 통하여 투과되는 광 출력 전력과 비교하여, 적어도 20% 더 많은 광 출력 전력이 표면(504)을 통하여 투과되어 LED(500)에서 나오도록 치수를 가지는 형상들(520) 및 구조체들을 가지면서 조면화되거나 구조화된다. 예를 들면, 도 5d의 조면화된 LED는 조면화 공정에 기인하여, 도 5b의 평탄한 LED의 광 출력 전력에 비교하여, 적어도 20% 더 많은 광 출력 전력을 가진다.
3족 질화물 LED(500)의 성장은 전형적으로 각각의 층(502, 508, 510)의 Ga면이 위쪽으로 진행되며(즉, 각각의 층(502, 508, 510)의 마지막 성장 표면은 Ga-면이다), 그리고 임의의 p-타입 층들(502)는 보통 마지막으로 성장되며, 그 결과 본 발명에 의하여 구조화되거나 조면화되는 p-타입층(502)의 표면(534)은 일반적으로 Ga-면이다. 그러나, 본 발명은 특정한 표면들(534) 또는 성장 방향들(536)에 한정되지 않으며-예를 들면, 조면화는 p-타입층(502)의 N-면 또는 Ga-면 상에 형성될 수 있다.
이에 대한 추가적인 정보는 참조문헌 [6]에서 찾을 수 있다.
가능한 변경들 및 변형들
산을 포함하는, 다른 전해질들이 작용할 수 있으나, 강한 염기성이 식각율을 향상시키면서 표면 밴드-굽힘의 최소한의 양을 제공할 수 있다. 다른 광 소스들이 상기 광 소스들이 충분히 강하며 그리고 주로 양자 우물들 내에 또는 조면화되는 층으로부터 이격된 임의의 다른 층 내에 캐리어들을 여기시킨다면 사용될 수 있다. 또한 이러한 공정은 p-타입층이 상부에 배치되는 한, N-면 및 다양한 반극성 면들과 같은 다른 결정 면들에 적용될 수 있다. N-면 LED들의 경우에서, 피트들 보다는 원뿔들이 형성되어야 하며, 이것은 광 추출에 대하여 훨씬 더 효과적일 수 있다.
표면은 조면화된 표면에 한정되지 않으며; 상기 표면은 예를 들어, 텍스쳐링된 표면, 격자 구조체(grating structure), 또는 광결정(photonic crystal)일 수 있다.
이점들 및 개선들
P-면이 위쪽인 (P-side-up), 조면화된 GaN/InGaN LED들은 제조비용을 낮게 유지하면서, 통상적인 LED들보다 훨씬 더 밝을 수 있다. 본 발명의 공정은 추가적인 가공 단계들을 거의 도입하지 않으면서 3족 질화물계 LED들의 성능을 훨씬 개선하며, 따라서 본 발명의 공정은 예상되는 비용 증가 없이 성능을 크게 개선할 수 있다. LED들의 n-면(n-side)을 PEC 조면화하는 것은 n-타입 면을 노출시키도록 기판을 제거해야하는 필요성에도 불구하고, LED 회사들에 의해 이미 채택되고 있다. P-면(p-side) 조면화는 유사한 이점을 제공하지만, 그러나 상대적으로 제조의 용이함에 기인하여, 훨씬 더 큰 영향을 미칠 수 있다. 예를 들면, 본 발명은 기판을 제거할 필요성이 없다.
참조문헌들
다음의 참조문헌들은 여기에서 인용되어 통합된다.
[1] U.S. Patent No. 3,739,217, issued June 12, 1973, to Bergh et al., entitled "Surface Roughening of Electroluminescent Diodes."
[2] Na et al., "Selective Wet etching of p-GaN for Efficient GaN-Based Light Emitting Diodes," IEEE Photon. Tech. Lett., Vol. 18, No. 14, p. 1512 (2006).
[3] U.S. Patent No. 5,773,369, issued June 30, 1998, to Hu, Evelyn and Minsky, Milan, entitled "Photoelectrochemical Wet Etching of Group III Nitrides."
[4] Hwang, J.M. et al., "Efficient wet etching of GaN and p-GaN assisted with chopped UV source," Superlattices and Microstructures 35, p. 45 (2004).
[5] Fujii et. al. Appl. Phys. Lett. 84 (2004).
[6] Adele C. Tamboli, Kelly C. McGroddy, and Evelyn Hu, "Photoelectrochemical roughening of p-GaN for light extraction from GaN/InGaN light emitting diodes," physica status solidi, 27 October, 2008.
[7] Adele C. Tamboli, Asako Hirai, Shuji Nakamura, Steven P. DenBaars, and Evelyn Hu, "Photoelectrochemical etching of p-type GaN heterostructures," Applied Physics Letters 94, p. 151113 (2009).
결론
본 발명의 바람직한 실시예의 설명을 결론짓는다. 본 발명의 하나 이상의 실시예들의 전술은 도시 및 설명의 목적으로 제공되었다. 이는 총망라하거나 개시된 정확한 형태로 발명을 한정하려는 의도가 아니다. 많은 변형들 및 변경들이 상기 기술적 사상의 측면에서 가능하다. 본 발명의 범위는 이러한 상세한 설명에 의해 제한되지 않으며, 오히려 본 명세서에 첨부된 청구 범위에 의해 제한되는 것이 의도된다.
516 : 기판
510 : n-타입 3족 질화물층, n-GaN
508 : 활성층
512 : InGaN 양자 우물들
502 : p-타입 3족 질화물층, p-GaN

Claims (22)

  1. 발광 다이오드(LED)로서,
    (a) 상기 발광 다이오드에 의해 방출되는 광을 추출하기 위하여 조면화(roughened)된 표면을 가지는 p-타입 3족 질화물층;
    (b) n-타입 3족 질화물층; 및
    (c) 상기 p-타입 3족 질화물층 및 상기 n-타입 3족 질화물층들 사이에서, 상기 광을 방출하기 위한 활성층을 포함하는 발광 다이오드(LED).
  2. 제1항에 있어서,
    상기 p-타입 3족 질화물층, n-타입 3족 질화물층 및 활성층은 상기 표면의 조면화 공정(roughening process)에 의해 초래되는 이온 손상을 받지 않는 것을 특징으로 하는 발광 다이오드(LED).
  3. 제1항에 있어서,
    상기 p-타입 3족 질화물층, n-타입 3족 질화물층 및 활성층의 물성들은 조면화된 상기 표면을 가지는 상기 발광 다이오드의 전류-전압(I-V) 측정값이, 상기 표면이 조면화되기 이전의 상기 발광 다이오드의 I-V 측정값과 비교하여, 본질적으로 다르지 않거나, 또는 열화되지 않도록 하는 것을 특징으로 하는 발광 다이오드(LED).
  4. 제1항에 있어서,
    상기 표면은 상기 p-타입층 및 상기 발광 다이오드로부터 상기 광을 추출하기 위한 치수를 가지는(dimensioned) 형상들 또는 구조들(features or structures)을 생성하도록 조면화되는 것을 특징으로 하는 발광 다이오드(LED).
  5. 제4항에 있어서,
    상기 표면은 상기 형상들 또는 구조들이 없는 표면 또는 조면화하기 이전의 상기 p-타입층의 표면을 통한 투과 또는 상기 형상들 또는 구조들이 없는 표면 또는 조면화하기 이전의 상기 p-타입층의 표면으로부터의 추출과 비교하여, 상기 표면을 통하여 더 많은 상기 광을 투과시키거나 상기 표면으로부터 더 많은 상기 광을 추출하기 위한 치수를 가지는 형상들 또는 구조들을 생성하도록 조면화되는 것을 특징으로 하는 발광 다이오드(LED).
  6. 제5항에 있어서,
    상기 형상들 또는 구조들은 상기 p-타입층 및 상기 발광 다이오드로부터 상기 광을 산란, 회절, 굴절 또는 유도(direct)하기 위한 치수를 가지는 것을 특징으로 하는 발광 다이오드(LED).
  7. 제1항에 있어서,
    상기 표면은 상기 구조들이 없으며 조면화 이전의 상기 표면을 통하여 투과되는 광 출력 전력과 비교하여, 적어도 20% 더 많은 광 출력 전력이 상기 표면을 통하여 투과되어 상기 발광 다이오드로부터 나오기(exit) 위하여 치수를 가지는 형상들 또는 구조들을 수반하여 조면화되는 것을 특징으로 하는 발광 다이오드(LED).
  8. 제1항에 있어서,
    상기 표면은 1 nm 이하의 표면 조도(surface roughness)를 가지는 p-타입층의 평면의, 평평한, 또는 평탄한 표면을 통하여 투과되는 광 출력 전력과 비교하여, 적어도 20% 더 많은 광 출력 전력이 상기 표면을 통하여 투과되어 상기 발광 다이오드로부터 나오기 위하여 치수를 가지는 구조들을 수반하여 조면화되거나 구조화되는 것을 특징으로 하는 발광 다이오드(LED).
  9. 제1항에 있어서,
    상기 표면은 상기 p-타입층 및 상기 발광 다이오드로부터의 상기 광을 산란 또는 회절시키기 위하여 치수를 가지는 측면(side), 크기(dimension), 폭(width), 높이(height) 및 이격거리(separation)를 가지는 형상들 또는 구조들을 수반하여 조면화되는 것을 특징으로 하는 발광 다이오드(LED).
  10. 제1항에 있어서,
    상기 표면은 상기 p-타입층 및 상기 발광 다이오드로부터의 상기 광의 산란, 회절, 또는 투과를 향상시키기 위하여, 상기 p-타입층 내의 상기 광의 적어도 파장만큼의 길이인 측면, 크기, 폭, 높이 및 이격거리를 가지는 형상들 또는 구조들을 수반하여 조면화되는 것을 특징으로 하는 발광 다이오드(LED).
  11. 제10항에 있어서,
    상기 측면, 상기 크기, 상기 폭, 상기 높이, 및 상기 이격거리는 적어도 0.3 ㎛ 인 것을 특징으로 하는 발광 다이오드(LED).
  12. 제11항에 있어서,
    상기 측면, 상기 크기, 상기 높이, 및 상기 이격거리는 최대 2 ㎛ 인 것을 특징으로 하는 발광 다이오드(LED).
  13. 제11항에 있어서,
    상기 측면, 상기 크기, 상기 높이, 및 상기 이격거리는 최대 10 ㎛ 인 것을 특징으로 하는 발광 다이오드(LED).
  14. 제1항에 있어서,
    상기 표면은 상기 활성층으로부터의 광이 상기 p-타입층에서 외부 매질을 향하여 굴절 임계각(critical angle for refraction) 이내에서 상기 표면에 부딪치도록 형상을 가지는 것을 특징으로 하는 발광 다이오드(LED).
  15. 제1항에 있어서,
    상기 표면은 상기 광이 기울어진 표면들 상에 상기 임계각 이내로 부딪치기 위한 치수를 가지는 하나 이상의 상기 기울어진 표면들을 포함하며, 그에 의하여 상기 광의 내부 전반사를 상기 기울어진 표면들에서 실질적으로 방지하는 것을 특징으로 하는 발광 다이오드(LED).
  16. 제15항에 있어서,
    상기 기울어진 표면들은 상기 광이 상기 기울어진 표면들 상에 상기 임계각 이내에서 부딪치도록 상기 임계각으로 기울어지며 그리고 상기 활성층으로부터의 상기 광의 4-6% 이상이 상기 표면으로부터 추출되는 것을 특징으로 하는 발광 다이오드(LED).
  17. 제1항에 있어서,
    상기 표면은 25 nm 이상의 표면 조도를 포함하는 것을 특징으로 하는 발광 다이오드(LED).
  18. 제1항에 있어서,
    상기 조면화(roughening)는 상기 p-타입층의 N-면, Ga-면, 무극성 표면, 또는 반극성 표면 상에 형성되는 것을 특징으로 하는 발광 다이오드(LED).
  19. 3족 질화물계 발광 다이오드(LED)의 제조방법으로서,
    상기 3족 질화물계의 광을 방출하는 발광 다이오드의 p-타입 표면을 조면화하는 단계를 포함하고,
    상기 조면화하는 단계는 상기 p-타입 표면을 광전자화학적으로 식각하는 단계를 포함하며 그리고 상기 조면화는 상기 발광 다이오드로부터 광을 추출하기에 적합한 것을 특징으로 하는 3족 질화물계 발광 다이오드(LED)의 제조방법.
  20. 발광 다이오드(LED)로서,
    p-타입층의 조면화된 표면을 포함하고, 상기 조면화된 표면은 외부 매질을 향하여 상기 조면화된 표면 상에 입사하는 광을 산란시키며, 상기 광은 상기 발광 다이오드의 발광 활성층으로부터 입사하는 것을 특징으로 하는 발광 다이오드(LED).
  21. 제20항에 있어서,
    상기 발광 다이오드는 3족 질화물계이며 그리고 상기 p-타입층은 3족 질화물인 것을 특징으로 하는 발광 다이오드(LED).
  22. 발광 다이오드로부터 광을 추출하는 방법으로서,
    p-타입 3족 질화물층의 조면화된 표면으로부터 상기 광을 추출하는 단계를 포함하는 발광 다이오드로부터 광을 추출하는 방법.
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