KR20110002283A - 반도체 장치 - Google Patents

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Abstract

안정적인 내부전압을 생성할 수 있는 반도체 장치가 개시된다. 이를 위한 반도체 장치는 외부 전원을 제공받아 제1 내부전압을 생성하기 위한 제1 내부전압 생성부; 및 상기 제1 내부전압을 구동전원으로 제공받아 상기 제1 내부전압보다 목표 전압레벨의 절대값이 작은 제2 내부전압을 생성하되, 상기 제1 내부전압 생성부의 활성화 시점보다 늦게 활성화 되어 상기 제2 내부전압을 생성하는 제2 내부전압 생성부를 구비한다.
Figure P1020090059793
반도체 장치, 내부전압, 레귤레이터, 네거티브 전압, 파워업 신호

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계기술에 관한 것으로서, 내부전압을 생성하는 기술에 관한 것이다.
일반적으로 반도체 장치는 외부 전원을 제공받아 다양한 전압레벨의 내부전압을 생성하고, 이러한 내부전압을 이용하여 내부회로를 동작시키고 있다.
도 1은 종래기술의 반도체 장치에 대한 구성도이다.
도 1을 참조하면 종래기술의 반도체 장치는 파워업 신호 생성부(11)와, 제1 내부전압 생성부(12)와, 제2 내부전압 생성부(13)로 구성된다.
상기와 같이 구성되는 반도체 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
파워업 신호 생성부(11)는 외부에서 인가되는 전원전압(VDD)의 전압레벨에 대응하여 활성화되는 파워업 신호(PWRUP)를 생성한다. 참고적으로 파워업 신 호(PWRUP)는 전원전압(VDD)이 예정된 전압레벨 이상 상승했을 때 활성화 되는 신호이다.
또한, 제1 내부전압 생성부(12)는 접지전압(VSS)을 제공받아 파워업 신호(PWRUP)에 응답하여 제1 내부전압(VINT1)을 생성한다. 즉, 파워업 신호(PWRUP)가 활성화 되었을 때 제1 내부전압(VINT1)을 생성하게 된다. 제1 내부전압 생성부(12)는 전압검출신호(V_DET) 및 파워업 신호(PWRUP)에 응답하여 주기펄스신호(Periodic Pulse Signal, OSC)를 생성하기 위한 주기펄스 발생부(122)와, 주기펄스신호(OSC)에 응답하여 전하펌핑(Charge Pumping)을 수행하여 접지전압(VSS)으로 제1 내부전압(VINT1)을 생성하기 위한 전하 펌핑부(123)와, 제1 내부전압(VINT1)이 목표된 전압레벨에 도달했는지 여부를 검출하여 전압검출신호(V_DET)를 출력하기 위한 내부전압레벨 검출부(121)로 구성된다. 따라서 파워업 신호(PWRUP)가 활성화 되면 주기펄스 발생부(122)는 특정 주기로 펄싱하는 주기펄스신호(OSC)를 출력하게 되며 전하 펌핑부(123)는 주기펄스신호(OSC)를 이용하여 제1 내부전압(VINT1)을 생성하게 된다.
또한, 제2 내부전압 생성부(13)는 제1 내부전압(VINT1)을 구동전원으로 제공받아 파워업 신호(PWRUP)에 응답하여 제1 내부전압(VINT1)보다 더 높은 전압레벨의 제2 내부전압(VINT2)을 생성한다.
본 예시에서 제1 내부전압(VINT1)은 네거티브 전압(Negative Voltage)이다. 제1 내부전압(VINT1)은 제1 NMOS 트랜지스터(MN1)에 의해서 제1 네거티브 전압 단(VBB)으로 전달된다. 파워업 신호(PWRUP)의 제어를 받는 제1 NMOS 트랜지스터(MN1)는 파워업 신호(PWRUP)가 활성화 되기 이전에는 제1 네거티브 전압단(VBB)으로 접지전압(VSS)을 전달하며, 파워업 신호(PWRUP)가 활성화된 이후에는 제1 네거티브 전압단(VBB)으로 제1 내부전압(VINT1)을 전달하게 된다. 또한, 제2 내부전압(VINT2)도 네거티브 전압(Negative Voltage)이다. 제2 내부전압(VINT2)은 제2 NMOS 트랜지스터(MN2)에 의해서 제2 네거티브 전압단(VBBW)으로 전달된다. 파워업 신호(PWRUP)의 제어를 받는 제2 NMOS 트랜지스터(MN2)는 파워업 신호(PWRUP)가 활성화 되기 이전에는 제2 네거티브 전압단(VBBW)으로 접지전압(VSS)을 전달하며, 파워업 신호(PWRUP)가 활성화된 이후에는 제2 네거티브 전압단(VBBW)으로 제2 내부전압(VINT2)을 전달하게 된다.
도 2는 도 1의 반도체 장치의 내부동작에 따른 전압변화를 나타낸 도면이다.
도 2를 참조하면, 파워업 신호(PWRUP)가 활성화되기 이전에 제1 네거티브 전압단(VBB) 및 제2 네거티브 전압단(VBBW)은 접지전압(VSS)을 유지한다. 이후에 전원전압(VDD)이 예정된 레벨 이상 상승하면, 파워업 신호(PWRUP)가 로우레벨로 천이하여 활성화된다. 파워업 신호(PWRUP)가 활성화 되면, 제1 내부전압 생성부(12)는 제1 내부전압(VINT1)을 생성하여 제1 네거티브 전압단(VBB)으로 전달한다. 또한, 제2 내부전압 생성부(13)도 제1 내부전압(VINT1)을 이용하여 제2 내부전압(VINT2)을 생성하여 제2 네거티브 전압단(VBBW)으로 전달한다.
한편, 제2 내부전압(VINT2)은 제1 내부전압(VINT1)을 동작전원으로 제공받아 생성되는 전압이다. 따라서 제1 내부전압(VINT1)이 안정화되기 전에 제2 내부전압(VINT2)의 소모량이 많아지는 경우 제2 내부전압(VINT2)이 접지전압(VSS) 레벨까지 상승하게 되는 경우가 발생한다. 또한, 경우에 따라서 제1 내부전압(VINT1)도 접지전압(VSS) 레벨로 상승하게 되는데, 이와 같이 내부전압이 불안정한 경우 이러한 내부전압을 이용하는 내부회로가 오동작을 할 수 있다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 제안된 것으로, 안정적인 내부전압을 생성할 수 있는 반도체 장치를 제공하는 것을 그 목적으로 한다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 외부 전원을 제공받아 제1 내부전압을 생성하기 위한 제1 내부전압 생성부; 및 상기 제1 내부전압을 구동전원으로 제공받아 상기 제1 내부전압보다 목표 전압레벨의 절대값이 작은 제2 내부전압을 생성하되, 상기 제1 내부전압 생성부의 활성화 시점보다 늦게 활성화 되어 상기 제2 내부전압을 생성하는 제2 내부전압 생성부를 구비하는 반도체 장치가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 외부에서 인가되는 전원전압의 전압레벨에 대응하여 활성화되는 제1 파워업 신호를 생성하기 위한 제1 파워업 신호 생성부; 상기 제1 파워업 신호보다 늦게 활성화되는 제2 파워업 신호를 생성하기 위한 제2 파워업 신호 생성부; 외부 전원을 제공받아 상기 제1 파워업 신호에 응답하여 제1 내부전압을 생성하기 위한 제1 내부전압 생성부; 및 상기 제1 내부전압을 구동전원으로 제공받아 상기 제2 파워업 신호에 응답하여 상기 제1 내부전압보다 목표 전압레벨의 절대값이 작은 제2 내부전압을 생성하기 위한 제2 내부전압 생성부를 구비하는 반도체 장치가 제공된다.
또한, 본 발명의 또 다른 측면에 따르면, 외부 전원을 제공받아 파워업 신호의 활성화 시점 이전에 전하 펌핑을 수행하여 제1 내부전압을 생성하기 위한 제1 내부전압 생성부; 및 상기 제1 내부전압을 구동전원으로 제공받아 상기 파워업 신호의 활성화 시점 이후에 상기 제1 내부전압보다 목표 전압레벨의 절대값이 작은 제2 내부전압을 생성하기 위한 제2 내부전압 생성부를 구비하는 반도체 장치가 제공된다.
본 발명을 적용한 반도체 장치는 제1 내부전압이 충분히 안정화된 이후에 제1 내부전압을 이용하여 제2 내부전압을 생성하는 전압 레귤레이터 방식을 사용하므로, 내부전압의 안정성이 향상된다. 따라서 제1 내부전압 및 제2 내부전압을 트랜지스터의 기판 바이어스 전압 및 트랜지스터의 비활성화 제어전압으로 이용할 경우 트랜지스터의 누설전류를 감소시킬 수 있으며, 트랜지스터의 동작 안정성을 확보할 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다. 참고적으로, 도면 및 상세한 설명에서 소자, 블록 등을 지칭할 때 사용하는 용어, 기호, 부호 등은 필요에 따라 세부단위별로 표기할 수도 있으므로, 동일한 용어, 기호, 부호가 전체회로에서 동일한 소자 등을 지칭하지 않을 수도 있음에 유의하자.
일반적으로 회로의 논리신호 및 이진 데이터 값은 전압레벨에 대응하여 하이레벨(HIGH LEVEL, H) 또는 로우레벨(LOW LEVEL, L)로 구분하며, 각각 '1' 과 '0' 등으로 표현하기도 한다. 또한, 필요에 따라 추가적으로 하이임피던스(High Impedance, Hi-Z) 상태 등을 가질 수 있다고 정의하고 기술한다. 또한, 본 실시예에서 사용하는 용어인 PMOS(P-channel Metal Oxide Semiconductor)와 NMOS(N-channel Metal Oxide Semiconductor)는 MOSFET(Metal Oxide Semiconductor Field-Effect Transistor)의 한 종류임을 미리 밝혀둔다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 구성도이다.
도 3을 참조하면 제1 실시예에 따른 반도체 장치는, 외부에서 인가되는 전원전압(VDD)의 전압레벨에 대응하여 활성화되는 제1 파워업 신호(PWRUP)를 생성하기 위한 제1 파워업 신호 생성부(31)와, 제1 파워업 신호(PWRUP)보다 늦게 활성화되는 제2 파워업 신호(PWRUP_W)를 생성하기 위한 제2 파워업 신호 생성부(32)와, 외부 전원(VSS)을 제공받아 제1 파워업 신호(PWRUP)에 응답하여 제1 내부전압(VINT1)을 생성하기 위한 제1 내부전압 생성부(33)와, 제1 내부전압(VINT1)을 구동전원으로 제공받아 제2 파워업 신호(PWRUP_W)에 응답하여 제1 내부전압(VINT1)보다 목표 전압레벨의 절대값이 작은 제2 내부전압(VINT2)을 생성하기 위한 제2 내부전압 생성부(34)를 구비한다.
또한, 참고적으로 본 실시예와 같이 반도체 장치는, 제1 파워업 신호(PWRUP)에 응답하여 제1 내부전압(VINT1) 또는 외부 전원(VSS)을 제1 내부 전압단(VBB)으로 전달하기 위한 제1 스위칭부(MN1)와, 제2 파워업 신호(PWRUP_W)에 응답하여 제2 내부전압(VINT2) 또는 외부 전원(VSS)을 제2 내부 전압단(VBBW)으로 전달하기 위한 제2 스위칭부(MN2)를 더 포함하여 구성될 수도 있다. 여기에서 제1 스위칭부(MN1) 및 제2 스위칭부(MN2)는 NMOS 트랜지스터로 구성되었다. 또한, 본 실시예에서 제1 내부전압(VINT1) 및 제2 내부전압(VINT2)은 네거티브 전압(Negative Voltage) 이라고 가정한다. 물론 실시예에 따라서 제1 내부전압(VINT1) 및 제2 내부전압(VINT2)을 포지티브 전압(Positive Voltage)으로 구성할 수도 있을 것이다.
상기와 같이 구성되는 반도체 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
제1 파워업 신호 생성부(31) 및 제2 파워업 신호 생성부(32)는 외부에서 인가되는 전원전압(VDD)의 전압레벨에 대응하여 활성화되는 제1 파워업 신호(PWRUP) 및 제2 파워업 신호(PWRUP_W)를 생성한다. 참고적으로 제1 파워업 신호(PWRUP) 및 제2 파워업 신호(PWRUP_W)는 전원전압(VDD)이 예정된 전압레벨 이상 상승했을 때 활성화 되는 신호이다. 특히, 제2 파워업 신호(PWRUP_W)는 제1 파워업 신호(PWRUP)보다 늦게 활성화 되는 신호이다. 따라서 제2 파워업 신호(PWRUP_W)는 제1 파워업 신호(PWRUP)에 비해 전원전압(VDD)이 더 높은 레벨까지 상승했을 때 활성화 된다.
또한, 제1 내부전압 생성부(33)는 외부 전원(VSS)을 제공받아 제1 파워업 신 호(PWRUP)에 응답하여 제1 내부전압(VINT1)을 생성한다. 즉, 제1 파워업 신호(PWRUP)가 활성화 되었을 때 제1 내부전압(VINT1)을 생성하게 된다. 제1 내부전압 생성부(33)는 제1 파워업 신호(PWRUP) 및 전압검출신호(V_DET)에 응답하여 주기펄스신호(OSC)를 생성하기 위한 주기펄스 발생부(332)와, 주기펄스신호(OSC)에 응답하여 전하펌핑(Charge Pumping)을 수행하여 외부 전원(VSS)으로 제1 내부전압(VINT1)을 생성하기 위한 전하 펌핑부(333)와, 제1 내부전압(VINT1)이 목표된 전압레벨에 도달했는지 여부를 검출하여 전압검출신호(V_DET)를 출력하기 위한 내부전압레벨 검출부(331)로 구성된다.
또한, 제2 내부전압 생성부(34)는 제1 내부전압(VINT1)을 구동전원으로 제공받아 제2 파워업 신호(PWRUP_W)에 응답하여 제1 내부전압(VINT1)보다 더 높은 전압레벨의 제2 내부전압(VINT2)을 생성한다. 제2 내부전압 생성부(34)는 제1 내부전압(VINT1)을 제공받아 제2 파워업 신호(PWRUP_W)에 응답하여 제2 내부전압(VINT2)을 출력하기 위한 전압 레귤레이터(Voltage Regulator)로 구성된다.
본 실시예에서 제1 내부전압(VINT1)은 제1 NMOS 트랜지스터(MN1)에 의해서 제1 내부 전압단(VBB)으로 전달된다. 제1 파워업 신호(PWRUP)의 제어를 받는 제1 NMOS 트랜지스터(MN1)는 제1 파워업 신호(PWRUP)가 활성화 되기 이전에는 제1 내부 전압단(VBB)으로 접지전압(VSS)을 전달하며, 제1 파워업 신호(PWRUP)가 활성화된 이후에는 제1 내부 전압단(VBB)으로 제1 내부전압(VINT1)을 전달하게 된다. 또한, 제2 내부전압(VINT2)은 제2 NMOS 트랜지스터(MN2)에 의해서 제2 내부 전압단(VBBW)으로 전달된다. 제2 파워업 신호(PWRUP_W)의 제어를 받는 제2 NMOS 트랜지스 터(MN2)는 제2 파워업 신호(PWRUP_W)가 활성화 되기 이전에는 제2 내부 전압단(VBBW)으로 접지전압(VSS)을 전달하며, 제2 파워업 신호(PWRUP_W)가 활성화된 이후에는 제2 내부 전압단(VBBW)으로 제2 내부전압(VINT2)을 전달하게 된다.
도 4는 도 3의 반도체 장치의 내부동작에 따른 전압변화를 나타낸 도면이다.
도 4를 참조하면, 제1 파워업 신호(PWRUP) 및 제2 파워업 신호(PWRUP_W)가 활성화되기 이전에는 제1 내부 전압단(VBB) 및 제2 내부 전압단(VBBW)은 접지전압(VSS)을 유지한다. 이후에 전원전압(VDD)이 예정된 레벨 이상 상승하면, 제1 파워업 신호(PWRUP)가 로우레벨로 천이하여 활성화 되며, 제1 파워업 신호(PWRUP)가 활성화된 이후에 제2 파워업 신호(PWRUP_W)도 로우레벨로 천이하여 활성화 된다. 제1 파워업 신호(PWRUP)가 활성화 되면, 제1 내부전압 생성부(33)는 제1 내부전압(VINT1)을 생성하여 제1 내부 전압단(VBB)으로 전달한다. 또한, 제2 파워업 신호(PWRUP_W)가 활성화 되면 제2 내부전압 생성부(34)도 제1 내부전압(VINT1)을 이용하여 제2 내부전압(VINT2)을 생성하여 제2 내부 전압단(VBBW)으로 전달한다.
본 실시예의 반도체 장치는 제1 내부전압(VINT1)이 충분히 안정화된 이후에 제1 내부전압(VINT1)을 이용하여 제2 내부전압(VINT2)을 생성하는 전압 레귤레이터 방식을 사용하므로, 내부전압의 안정성이 향상된다. 따라서 제1 내부전압(VINT1) 및 제2 내부전압(VINT2)을 트랜지스터의 기판 바이어스 전압 및 트랜지스터의 비활성화 제어전압으로 이용할 경우 트랜지스터의 누설전류를 감소시킬 수 있으며, 트랜지스터의 동작 안정성을 확보할 수 있다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 구성도이다.
도 5를 참조하면 제2 실시예에 따른 반도체 장치는, 외부 전원(VSS)을 제공받아 파워업 신호(PWRUP)의 활성화 시점 이전에 전하 펌핑을 수행하여 제1 내부전압(VINT1)을 생성하기 위한 제1 내부전압 생성부(52)와, 제1 내부전압(VINT1)을 구동전원으로 제공받아 파워업 신호(PWRUP)의 활성화 시점 이후에 제1 내부전압(VINT1)보다 목표 전압레벨의 절대값이 작은 제2 내부전압(VINT2)을 생성하기 위한 제2 내부전압 생성부(53)를 구비한다.
또한, 참고적으로 본 실시예와 같이 반도체 장치는, 파워업 신호(PWRUP)에 응답하여 제2 내부전압(VINT2) 또는 외부 전원(VSS)을 내부 전압단(VBBW)으로 전달하기 위한 스위칭부(MN1)와, 외부에서 인가되는 전원전압(VDD)의 전압레벨에 대응하여 활성화되는 파워업 신호(PWRUP)를 생성하기 위한 파워업 신호 생성부(51)를 더 포함하여 구성될 수도 있을 것이다. 여기에서 스위칭부(MN1)는 NMOS 트랜지스터로 구성되었다. 또한, 본 실시예에서 제1 내부전압(VINT1) 및 제2 내부전압(VINT2)은 네거티브 전압(Negative Voltage) 이라고 가정한다. 물론 실시예에 따라서 제1 내부전압(VINT1) 및 제2 내부전압(VINT2)을 포지티브 전압(Positive Voltage)으로 구성할 수도 있을 것이다.
상기와 같이 구성되는 반도체 장치의 세부구성과 주요동작을 살펴보면 다음과 같다.
파워업 신호 생성부(51)는 외부에서 인가되는 전원전압(VDD)의 전압레벨에 대응하여 활성화되는 파워업 신호(PWRUP)를 생성한다. 참고적으로 파워업 신호(PWRUP)는 전원전압(VDD)이 예정된 전압레벨 이상 상승했을 때 활성화 되는 신호이다.
또한, 제1 내부전압 생성부(52)는 외부 전원(VSS)을 제공받아 파워업 신호(PWRUP)의 활성화 시점 이전에 전하 펌핑을 수행하여 제1 내부전압(VINT1)을 생성한다. 제1 내부전압 생성부(52)는 파워업 신호(PWRUP) 및 전압검출신호(V_DET)에 응답하여 주기펄스신호(OSC)를 생성하기 위한 주기펄스 발생부(522)와, 주기펄스신호(OSC)에 응답하여 전하펌핑(Charge Pumping)을 수행하여 외부 전원(VSS)으로 제1 내부전압(VINT1)을 생성하기 위한 전하 펌핑부(523)와, 제1 내부전압(VINT1)이 목표된 전압레벨에 도달했는지 여부를 검출하여 전압검출신호(V_DET)를 출력하기 위한 내부전압레벨 검출부(521)로 구성된다. 여기에서 주기펄스 발생부(522)는 파워업 신호(PWRUP)의 활성화 시점 이전부터 특정 주기로 펄싱하는 주기펄스신호(OSC)를 출력한다.
또한, 제2 내부전압 생성부(53)는 제1 내부전압(VINT1)을 구동전원으로 제공받아 파워업 신호(PWRUP)의 활성화 시점 이후에 제1 내부전압(VINT1)보다 더 높은 전압레벨의 제2 내부전압(VINT2)을 생성한다. 제2 내부전압 생성부(53)는 제1 내부전압(VINT1)을 제공받아 파워업 신호(PWRUP)에 응답하여 제2 내부전압(VINT2)을 출력하기 위한 전압 레귤레이터(Voltage Regulator)로 구성된다.
본 실시예에서 제1 내부전압(VINT1)은 제1 내부 전압단(VBB)으로 전달된다. 제1 내부전압(VINT1)은 파워업 신호(PWRUP)의 활성화 시점 이전부터 생성되므로, 제1 내부 전압단(VBB)의 전위는 파워업 신호(PWRUP)의 활성화 시점 이전부터 하강하기 시작하여 목표된 전압레벨에 도달하게 된다.
또한, 제2 내부전압(VINT2)은 NMOS 트랜지스터(MN1)에 의해서 제2 내부 전압단(VBBW)으로 전달된다. 파워업 신호(PWRUP)의 제어를 받는 NMOS 트랜지스터(MN1)는 파워업 신호(PWRUP)가 활성화 되기 이전에는 제2 내부 전압단(VBBW)으로 접지전압(VSS)을 전달하며, 파워업 신호(PWRUP)가 활성화된 이후에는 제2 내부 전압단(VBBW)으로 제2 내부전압(VINT2)을 전달하게 된다.
도 6은 도 5의 반도체 장치의 내부동작에 따른 전압변화를 나타낸 도면이다.
도 6을 참조하면, 파워업 신호(PWRUP)가 활성화되기 이전에 제2 내부 전압단(VBBW)은 접지전압(VSS)을 유지하며, 제1 내부 전압단(VBB)은 파워업 신호(PWRUP)가 활성화되기 이전부터 목표된 전압레벨로 하강하기 시작한다. 이후에 전원전압(VDD)이 예정된 레벨 이상 상승하면, 파워업 신호(PWRUP)가 로우레벨로 천이하여 활성화 된다. 파워업 신호(PWRUP)가 활성화 되면, 제2 내부전압 생성부(53)는 제1 내부전압(VINT1)을 이용하여 제2 내부전압(VINT2)을 생성하여 제2 내부 전압단(VBBW)으로 전달한다.
본 실시예의 반도체 장치는 제1 내부전압(VINT1)이 충분히 안정화된 이후에 제1 내부전압(VINT1)을 이용하여 제2 내부전압(VINT2)을 생성하는 전압 레귤레이터 방식을 사용하므로, 내부전압의 안정성이 향상된다. 따라서 제1 내부전압(VINT1) 및 제2 내부전압(VINT2)을 트랜지스터의 기판 바이어스 전압 및 트랜지스터의 비활 성화 제어전압으로 이용할 경우 트랜지스터의 누설전류를 감소시킬 수 있으며, 트랜지스터의 동작 안정성을 확보할 수 있다.
상술한 바와 같이 제1 및 제2 실시예에 따른 반도체 장치를 통해서 내부전압을 생성하는 예를 보였다. 요약하면, 본 발명을 적용한 반도체 장치는, 외부 전원을 제공받아 제1 내부전압을 생성하기 위한 제1 내부전압 생성부와, 제1 내부전압을 구동전원으로 제공받아 제1 내부전압보다 목표 전압레벨의 절대값이 작은 제2 내부전압을 생성하되, 제1 내부전압 생성부의 활성화 시점보다 늦게 활성화 되어 제2 내부전압을 생성하는 제2 내부전압 생성부를 통해서 구현된다. 즉, 제2 내부전압은 제1 내부전압이 충분히 안정화된 이후에 제1 내부전압을 이용하여 생성되므로, 내부전압 생성초기에 제2 내부전압의 소모량이 많아지는 경우에도 제1 내부전압이 충분히 안정화되었기 때문에 제2 내부전압의 변동이 충분히 억제된다.
이상, 본 발명의 실시예에 따라 구체적인 설명을 하였다. 본 발명의 기술적 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 본 발명의 기술적 사상과는 직접 관련이 없는 부분이지만, 본 발명을 보다 자세히 설명하기 위하여 추가적인 구성을 포함한 실시예를 예시할 수 있 다. 또한, 신호 및 회로의 활성화 상태를 나타내기 위한 액티브 하이(Active High) 또는 액티브 로우(Active Low)의 구성은 실시예에 따라 달라질 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 트랜지스터의 구성은 변경될 수 있다. 즉, PMOS 트랜지스터와 NMOS 트랜지스터의 구성은 서로 대체될 수 있을 것이며, 필요에 따라 다양한 트랜지스터를 이용하여 구현될 수 있다. 또한, 동일한 기능을 구현하기 위해 필요에 따라 로직 게이트(LOGIC GATE)의 구성은 변경될 수 있다. 즉 부정논리곱 수단, 부정논리합 수단 등은 난드 게이트(NAND GATE), 노어 게이트(NOR GATE), 인버터(INVERTER) 등의 다양한 조합을 통해서 구성될 수 있을 것이다. 이러한 회로의 변경은 너무 경우의 수가 많고, 이에 대한 변경은 통상의 전문가라면 누구나 쉽게 유추할 수 있기에 그에 대한 열거는 생략하기로 한다.
도 1은 종래기술의 반도체 장치에 대한 구성도이다.
도 2는 도 1의 반도체 장치의 내부동작에 따른 전압변화를 나타낸 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 구성도이다.
도 4는 도 3의 반도체 장치의 내부동작에 따른 전압변화를 나타낸 도면이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 구성도이다.
도 6은 도 5의 반도체 장치의 내부동작에 따른 전압변화를 나타낸 도면이다.
*도면의 주요 부분에 대한 부호의 설명
33, 52 : 제1 내부전압 생성부
도면에서 PMOS 트랜지스터와 NMOS 트랜지스터는 각각 MPi, MNi (i=0,1,2, … ) 으로 표시함.

Claims (25)

  1. 외부 전원을 제공받아 제1 내부전압을 생성하기 위한 제1 내부전압 생성부; 및
    상기 제1 내부전압을 구동전원으로 제공받아 상기 제1 내부전압보다 목표 전압레벨의 절대값이 작은 제2 내부전압을 생성하되, 상기 제1 내부전압 생성부의 활성화 시점보다 늦게 활성화 되어 상기 제2 내부전압을 생성하는 제2 내부전압 생성부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 내부전압 생성부는 파워업 신호의 활성화 시점 이전에 인에이블 되어 상기 제1 내부전압을 생성하며, 상기 제2 내부전압 생성부는 상기 파워업 신호의 활성화 시점 이후에 인에이블 되어 상기 제2 내부전압을 생성하는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 내부전압 및 상기 제2 내부전압은 네거티브 전압(Negative Voltage)인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제1 내부전압 및 상기 제2 내부전압은 포지티브 전압(Positive Voltage)인 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 제1 내부전압은 트랜지스터의 기판 바이어스 전압으로 이용되는 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제2 내부전압은 트랜지스터의 비활성화 제어전압으로 이용되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제1 내부전압 생성부는,
    전압검출신호에 응답하여 주기펄스신호를 생성하기 위한 주기펄스 발생부;
    상기 주기펄스신호에 응답하여 전하펌핑(Charge Pumping)을 수행하여 상기 외부 전원으로 상기 제1 내부전압을 생성하기 위한 전하 펌핑부; 및
    상기 제1 내부전압이 목표된 전압레벨에 도달했는지 여부를 검출하여 상기 전압검출신호를 출력하기 위한 내부전압레벨 검출부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 내부전압 생성부는,
    상기 제1 내부전압을 제공받아 상기 제2 내부전압을 출력하기 위한 전압 레귤레이터(Voltage Regulator)를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 외부에서 인가되는 전원전압의 전압레벨에 대응하여 활성화되는 제1 파워업 신호를 생성하기 위한 제1 파워업 신호 생성부;
    상기 제1 파워업 신호보다 늦게 활성화되는 제2 파워업 신호를 생성하기 위한 제2 파워업 신호 생성부;
    외부 전원을 제공받아 상기 제1 파워업 신호에 응답하여 제1 내부전압을 생성하기 위한 제1 내부전압 생성부; 및
    상기 제1 내부전압을 구동전원으로 제공받아 상기 제2 파워업 신호에 응답하여 상기 제1 내부전압보다 목표 전압레벨의 절대값이 작은 제2 내부전압을 생성하기 위한 제2 내부전압 생성부
    를 구비하는 반도체 장치.
  10. 제9항에 있어서,
    상기 제1 파워업 신호에 응답하여 상기 제1 내부전압 또는 상기 외부 전원을 제1 내부 전압단으로 전달하기 위한 제1 스위칭부; 및
    상기 제2 파워업 신호에 응답하여 상기 제2 내부전압 또는 상기 외부 전원을 제2 내부 전압단으로 전달하기 위한 제2 스위칭부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  11. 제9항 또는 제10항에 있어서,
    상기 제1 내부전압 및 상기 제2 내부전압은 네거티브 전압(Negative Voltage)인 것을 특징으로 하는 반도체 장치.
  12. 제9항 또는 제10항에 있어서,
    상기 제1 내부전압 및 상기 제2 내부전압은 포지티브 전압(Positive Voltage)인 것을 특징으로 하는 반도체 장치.
  13. 제11항에 있어서,
    상기 제1 내부전압은 트랜지스터의 기판 바이어스 전압으로 이용되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    상기 제2 내부전압은 트랜지스터의 비활성화 제어전압으로 이용되는 것을 특징으로 하는 반도체 장치.
  15. 제9항에 있어서,
    상기 제1 내부전압 생성부는,
    상기 제1 파워업 신호 및 전압검출신호에 응답하여 주기펄스신호를 생성하기 위한 주기펄스 발생부;
    상기 주기펄스신호에 응답하여 전하펌핑(Charge Pumping)을 수행하여 상기 외부 전원으로 상기 제1 내부전압을 생성하기 위한 전하 펌핑부; 및
    상기 제1 내부전압이 목표된 전압레벨에 도달했는지 여부를 검출하여 상기 전압검출신호를 출력하기 위한 내부전압레벨 검출부를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제9항에 있어서,
    상기 제2 내부전압 생성부는,
    상기 제1 내부전압을 제공받아 상기 제2 파워업 신호에 응답하여 상기 제2 내부전압을 출력하기 위한 전압 레귤레이터(Voltage Regulator)를 포함하는 것을 특징으로 하는 반도체 장치.
  17. 외부 전원을 제공받아 파워업 신호의 활성화 시점 이전에 전하 펌핑을 수행하여 제1 내부전압을 생성하기 위한 제1 내부전압 생성부; 및
    상기 제1 내부전압을 구동전원으로 제공받아 상기 파워업 신호의 활성화 시점 이후에 상기 제1 내부전압보다 목표 전압레벨의 절대값이 작은 제2 내부전압을 생성하기 위한 제2 내부전압 생성부
    를 구비하는 반도체 장치.
  18. 제17항에 있어서,
    상기 파워업 신호에 응답하여 상기 제2 내부전압 또는 상기 외부 전원을 내부 전압단으로 전달하기 위한 스위칭부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  19. 제17항 또는 제18항에 있어서,
    외부에서 인가되는 전원전압의 전압레벨에 대응하여 활성화되는 파워업 신호를 생성하기 위한 파워업 신호 생성부를 더 포함하는 것을 특징으로 하는 반도체 장치.
  20. 제17항에 있어서,
    상기 제1 내부전압 및 상기 제2 내부전압은 네거티브 전압(Negative Voltage)인 것을 특징으로 하는 반도체 장치.
  21. 제17항에 있어서,
    상기 제1 내부전압 및 상기 제2 내부전압은 포지티브 전압(Positive Voltage)인 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서,
    상기 제1 내부전압은 트랜지스터의 기판 바이어스 전압으로 이용되는 것을 특징으로 하는 반도체 장치.
  23. 제22항에 있어서,
    상기 제2 내부전압은 트랜지스터의 비활성화 제어전압으로 이용되는 것을 특징으로 하는 반도체 장치.
  24. 제17항에 있어서,
    상기 제1 내부전압 생성부는,
    상기 파워업 신호 및 전압검출신호에 응답하여 주기펄스신호를 생성하기 위한 주기펄스 발생부;
    상기 주기펄스신호에 응답하여 전하펌핑(Charge Pumping)을 수행하여 상기 외부 전원으로 상기 제1 내부전압을 생성하기 위한 전하 펌핑부; 및
    상기 제1 내부전압이 목표된 전압레벨에 도달했는지 여부를 검출하여 상기 전압검출신호를 출력하기 위한 내부전압레벨 검출부를 포함하는 것을 특징으로 하는 반도체 장치.
  25. 제17항에 있어서,
    상기 제2 내부전압 생성부는,
    상기 제1 내부전압을 제공받아 상기 파워업 신호에 응답하여 상기 제2 내부전압을 출력하기 위한 전압 레귤레이터(Voltage Regulator)를 포함하는 것을 특징으로 하는 반도체 장치.
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