KR20110001257A - 퓨즈 형성 방법 및 그에 따른 퓨즈 구조 - Google Patents

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Abstract

본 발명은 퓨즈가 차지하는 면적을 증가시키지 않고도 퓨즈의 블로잉 과정에서 발생할 수 있는 열적 열화 및 부식을 방지하여 동작의 신뢰성을 높일 수 있는 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치 내 퓨즈 박스 형성방법은 라인 형태로 형성된 복수의 퓨즈 패턴의 중심부를 제거하여 각각의 퓨즈 패턴을 두 개의 퓨즈로 분리하는 단계, 상기 중심부가 위치하는 영역에 상기 퓨즈 패턴과 다른 높이에 공통 노드를 형성하는 단계 및 상기 공통 노드와 상기 두 개의 퓨즈를 콘택을 통해 연결하는 단계를 포함한다.
반도체, 퓨즈, 열적 열화

Description

퓨즈 형성 방법 및 그에 따른 퓨즈 구조{FUSE STRUCTURE AND FABRICATION METHOD THEREOF}
본 발명은 반도체 장치에 관한 것으로, 특히 고집적 반도체 장치 내 포함되어 전기적 신호의 전달이나 서로 다른 두 단자의 연결 여부를 결정하는 퓨즈(fuse)에 관한 기술이다.
일반적으로, 퓨즈(fuse)는 전선로에 과전류가 계속 흐르는 것을 방지하기 위하여 사용하는 일종의 자동차단기로 정의된다. 즉, 퓨즈는 전기적 흐름인 전류에 의해 발생하는 열로 그 자체가 녹아 전선로를 끊어지게 하는 것으로 주변 생활에서 쉽게 볼 수 있다. 퓨즈는 정상적인 상태에서는 전류가 계속 흐르도록 하지만 끊어지면 새것으로 교체하기 전에는 영구적으로 전류의 흐름을 막는 데 이러한 점이 전류의 흐름을 차단하거나 연결하는 것을 제어할 수 있는 스위치(switch)와는 기능에서 차이가 있다.
반도체 장치는 실리콘 웨이퍼 내 일정영역에 불순물을 주입하거나 새로운 물질을 증착하는 등의 과정을 통해 정해진 목적에 따라 동작할 수 있도록 한 것으로, 대표적인 예로 반도체 기억 장치를 들 수 있다. 반도체 기억 장치 내부에는 정해진 목적을 수행하기 위해 트랜지스터, 캐패시터, 저항 등의 많은 소자들을 포함하고 있으며, 퓨즈도 그 중 하나이다. 퓨즈는 반도체 기억 장치 내 여러 곳에서 사용되는 데 대표적인 예로는 리던던시(redundancy) 회로, 전원 공급 회로 등을 들 수 있다. 이러한 회로들에 사용되는 퓨즈는 제조 공정에서는 정상적인 상태를 유지하고 있으나, 제조 후 여러 테스트를 통해 선택적으로 블로잉(blowing)한다(즉, 끊어지도록 한다).
리던던시 회로를 들어 보다 구체적으로 설명하면, 반도체 기억 장치에서 특정 단위셀이 불량일 경우 여분의 정상적인 셀로 치환하기 위한 복구 단계를 거친다. 즉, 외부로부터 불량인 단위셀을 액세스하기 위한 주소가 입력되면 불량인 단위셀을 대신하여 여분의 정상적인 셀을 액세스할 수 있도록, 복구 단계는 불량인 단위셀의 주소를 저장하고 불량인 단위셀이 액세스되지 못하도록 한다. 이러한 복구 단계에서 가장 흔히 사용되는 것이 퓨즈인데, 반도체 장치 내 해당하는 퓨즈를 레이저를 주사하여 퓨즈를 터트림으로서 전기적으로 연결이 유지되던 곳을 영구적으로 끊어버린다. 이러한 작업을 퓨즈 블로잉(fuse blowing)이라 한다.
반도체 기억 장치의 경우 다수의 단위셀을 포함하고 있고 제조 공정 이후 다수의 단위셀 중 결함이 있는 단위셀이 어디에 존재할지는 아무도 알 수 없다. 따라서, 반도체 기억 장치 내에는 모든 단위셀 중 어느 곳에서 결함이 발생하더라도 이를 정상적인 여분의 단위셀로 치환할 수 있도록 하기 위해 다수의 퓨즈를 포함하는 퓨즈 박스(fuse box)를 구비한다.
반도체 기억 장치의 데이터 저장 능력은 점점 커지고 있으며, 이에 따라 내 부에 포함된 단위셀의 개수도 증가하고 결함 발생시 여분의 단위셀로 대치하기 위해 사용되는 퓨즈의 개수도 증가한다. 반면, 반도체 기억 장치의 전체 면적은 줄어들어 고집적화가 요구된다. 전술한 바와 같이, 다수의 퓨즈 중 일부에 선택적으로 레이저를 주사하여 물리적으로 블로잉시키기 때문에 블로잉되지 않은 이웃한 퓨즈에 영향을 미치지 않기 위해서는 각 퓨즈 사이 일정한 거리만큼의 간격을 유지하여야 한다. 하지만, 이는 반도체 기억 장치의 집적도를 낮추는 요인이 된다. 따라서, 퓨즈 박스가 차지하는 면적을 줄이면서도 선택적으로 퓨즈를 블로잉하더라도 그 외 퓨즈에 불량이 발생하지 않도록 하는 기술이 요구된다.
도 1은 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 블록도이다. 구체적으로, 도 1은 하나의 공통노드에 연결된 두 개의 퓨즈를 펼친 단면을 설명하고 있다.
도시된 바와 같이, 제 1 및 제 2 퓨즈(110, 120) 각각은 공통노드(130)를 통해 제 1 전원과 일측이 연결되어 있고, 타측은 회로 연결부(140A, 140B)와 연결된다. 이때, 공통 노드(130)로는 통상적으로 전원전압(VDD)가 인가될 수 있으며, 퓨즈의 타측에 연결된 회로 연결부(140A, 140B)는 통상적으로 비트 라인(Bit line)과 연결되어 있다. 또한, 반도체 장치는 공통 노드(130)와 제 1 및 제 2 퓨즈(110, 120)의 일측 및 회로 연결부(140A, 140B)와 제 1 및 제 2 퓨즈(110, 120)의 타측을 연결하기 위한 다수의 콘택(150A~ 150C)을 포함한다.
아울러, 반도체 장치는 제 1 및 제 2 퓨즈(110, 120)가 블로잉될 때, 제 1 및 제 2 퓨즈(110, 120)와 연결된 내부 회로를 보호하기 위해 제 1 및 제 2 가드링 구조(160, 170) 및 제 1 및 제 2 퓨즈(110, 120)의 블로잉 영역을 제외한 다른 구성요소들을 보호하기 위한 패시베이션층(180)을 더 포함한다. 여기서, 제 1 및 제 2 퓨즈(110, 120)에 수행되는 레이저 등을 이용한 블로잉 공정을 원할하게 하기 위해, 패시베이션층(180)을 제 1 및 제 2 퓨즈(110, 120)의 블로잉 영역 상에 그 외 영역에 비하여 낮은 두께로 형성하여 퓨즈 오픈영역(190)이 형성된다.
도 2는 퓨즈 블로잉 공정에서 도 1에 도시된 반도체 장치의 결함을 설명하기 위한 평면도이다. 특히, 도 2는 다수의 퓨즈(F1~F6)를 포함하는 퓨즈 박스에서 블로잉된 퓨즈(F3)와 공통 노드를 통해 연결된 이웃한 퓨즈(F4)에 부식(corrosion)이 발생한 현상을 설명하고 있다.
다수의 퓨즈(F1~F6)는 도 1에서 설명한 바와 같이 이웃한 퓨즈와 두 개씩 짝을 이루어 서로 연결되어 있다. 연결되어 있는 두 개의 퓨즈 중 하나의 제3 퓨즈(F3)만 블로잉시켜야 하는 경우를 가정해보면, 도 2에 도시된 바와 같이 제2 및 제3 퓨즈(F2, F3)에서 패시배이션층(180)에 의해 노출된 퓨즈 오픈영역(190)에 레이저를 주사하여 연결을 끊는다. 이때, 공통 노드를 공유하는 인접한 두 개의 퓨즈인 제3 퓨즈(F3)와 제4 퓨즈(F4)는 하나의 도전층으로 형성되어 있어 블로잉시 제3 퓨즈(F3)가 받은 열과 에너지가 제4 퓨즈(F4)에 전달될 가능성이 높다. 특히, 제3 퓨즈(F3)을 구성하고 있는 물질이 구리(Cu)와 같이 열전도(heat conduction)도가 높고 부식성(corrosion)이 강한 물질일 경우에는 블로잉에 의한 손상이 인접한 제4 퓨즈(F4)에까지 전달되기 더욱 쉬워진다.
전술한 열적 열화 등의 단점을 방지하기 위해, 퓨즈를 구리보다 상대적으로 낮은 열전도도를 가지는 알루미늄이나 텅스텐 계열의 금속을 사용하여 제조하는 것이 일반적이었으나, 이러한 금속으로 퓨즈나 배선을 형성하는 경우 극미세 공정에서 저항치가 높은 탓에 처리속도 지연이나 누설전류 등에 의한 전력 손실이 발생할 수 있다. 이를 극복하기 위해서는 퓨즈나 배선의 크기를 크게하여야 하므로, 결과적으로 반도체 장치의 고집적화에 한계를 가져온다. 하지만, 전술한 바와 같이 구리를 사용하여 퓨즈를 형성하는 경우에는 구리의 특징적 물성으로 인하여 퓨즈 형성에 어려움이 발생하기 때문에 반도체 기억 장치의 집적도를 높이기 위한 퓨즈의 새로운 디자인이 요구되고 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 퓨즈 박스에 포함된 다수의 퓨즈 각각을 물리적으로 격리시키고 콘택을 통해 공통 노드 및 회로 연결부와 연결하도록 함으로써 퓨즈가 차지하는 면적을 증가시키지 않고도 퓨즈의 블로잉 과정에서 발생할 수 있는 열적 열화 및 부식을 방지하여 동작의 신뢰성을 높일 수 있는 반도체 장치를 제공한다.
본 발명은 다수의 퓨즈 중 한 쌍씩의 퓨즈가 제1 방향으로 정렬되어 있으며, 상기 각 쌍의 퓨즈 사이 다른 높이에 상기 제1 방향과 직교하는 제2 방향으로 정렬되는 다수의 공통 노드를 포함하는 퓨즈 박스를 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 한 쌍씩의 퓨즈는 서로 다른 콘택을 통해 상기 공통 노드와 연결되어 있으며, 상기 콘택은 상기 퓨즈와 서로 다른 열전도 특성을 가지는 도전 물질로 구성된 것을 특징으로 한다.
바람직하게는, 상기 퓨즈는 구리를 포함하는 금속물로 구성되고, 상기 콘택은 구리를 제외한 텅스텐 및 탄탈륨 중 하나이상을 포함하는 금속물로 구성되는 것을 특징으로 한다.
바람직하게는, 상기 상기 공통 노드가 상기 다수의 퓨즈보다 높이 형성되어 있는 경우, 상기 콘택은 상기 퓨즈의 끝단 상부에 연결되는 것을 특징으로 한다.
바람직하게는, 상기 공통 노드가 상기 한 쌍의 퓨즈의 양 끝단에 형성되는 가드링 구조와 실질적으로 동일한 위치에 위치하는 것을 특징으로 한다.
바람직하게는, 상기 공통 노드가 상기 다수의 퓨즈보다 낮게 형성되어 있는 경우, 상기 콘택은 상기 퓨즈의 끝단 하부에 연결되는 것을 특징으로 한다.
바람직하게는, 상기 공통 배선은 회로부의 비트 라인과 동일한 높이와 구조를 가지는 것을 특징으로 한다.
바람직하게는, 상기 퓨즈 박스는 가드링 구조로 에워싸인 박스 형태의 영역을 포함하며, 상기 다수의 공통 노드를 연결하는 공통 배선은 상기 퓨즈 박스의 중심부를 가로지르는 것을 특징으로 한다.
바람직하게는, 상기 공통 노드는 상기 한 쌍의 퓨즈가 각각 연결되는 회로부의 비트 라인과 동일한 높이에 형성되는 것을 특징으로 한다.
바람직하게는, 상기 퓨즈박스는 상기 가드링 및 상기 다수의 퓨즈를 보호하기 위한 패시베이션층을 더 포함하고, 상기 패시베이션층은 상기 다수의 퓨즈의 블로잉 영역 상에 그 외 영역에 비해 낮은 두께로 형성된 것을 특징으로 한다.
본 발명은 고집적 반도체 장치 내 포함된 퓨즈가 블로잉(blowing)하는 과정에서 열적 열화로부터 자유로워 동작의 신뢰성을 확보할 수 있는 장점이 있다.
또한, 본 발명에 따른 퓨즈 구조는 블로잉 과정에서 발생하는 열적 열화를 방지하기 위해 퓨즈 박스의 평면적을 넓힐 필요가 없어 고집적 반도체 장치에 유용하게 적용할 수 있다.
나아가, 본 발명은 구리를 이용하여 퓨즈를 형성하면서도 블로잉시 발생하는 열적 열화 혹은 부식 등을 방지할 수 있어 퓨즈의 저항을 낯출 수 있어 처리속도 지연이나 누설전류 등에 의한 전력 손실을 방지할 수 있다.
본 발명은 반도체 장치의 집적도가 높아지면서 퓨즈의 크기가 작아지면서 저항이 증가로 인한 처리속도 지연이나 누설전류로 인해 발생하는 전력 손실을 방지하기 위해 구리를 사용하여 퓨즈를 형성함에도 불구하고 특정 퓨즈의 블로잉 공정시 이웃한 퓨즈의 열적 열화를 방지할 수 있는 구조를 제안한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도이다.
도시된 바와 같이, 반도체 장치 내 포함된 퓨즈 박스는 가드링(360, 370) 구조를 통해 형성된 박스(box)형태의 영역에 다수의 퓨즈를 포함하고 있다. 다수의 퓨즈는 두 개씩 한 쌍을 이루고 있으며, 한 쌍의 퓨즈는 제1 방향(도 3에서는 열방향)으로 정렬되어 있다. 종래와 달리 본 발명의 일 실시예에 따른 각 쌍의 퓨즈(310, 320)는 물리적으로 분리되어 있는 것이 특징이다. 두 개의 퓨즈(310, 320)의 사이에는 공통 노드(330)가 형성되어 있고, 두 개의 퓨즈(310, 320)는 각각 콘택(350B)을 통해 공통 노드(330)와 연결되어 있다. 이때, 두 개의 퓨즈(310, 320)와 공통 노드(330)는 서로 다른 높이에 위치하는 것이 특징이다. 도 3에는 수직 방향으로 정렬된 두 개의 퓨즈(310, 320) 사이에는 약 0.92 μm 정도의 간격이 형성되어 있음을 설명하고 있으나, 여기서 수치는 하나의 실시예에 불과하며 수직방향 으로 정렬된 두 퓨즈 사이 열전도가 직접적으로 일어나지 않도록 하는 최소한의 거리만큼 간격을 확보하여야 한다.
아울러, 각 쌍의 퓨즈 퓨즈(310, 320) 사이에 형성되어 있는 다수의 공통 노드(330)는 제1 방향과 직교하는 제2 방향(도 3에서는 행방향)으로 정렬되어 있으며, 공통 배선(335)을 통해 연결되어 있다. 공통 배선(335)은 퓨즈박스의 중심부를 가로지르도록 배치되어 있으며, 통상적으로는 접지전압과 연결된다. 한편, 본 발명의 일 실시에에서는 공통 배선(335)은 반도체 장치의 셀 영역에 형성되는 비트 라인과 동일한 높이와 구조를 가지도록 형성될 수 있다.
도 4는 도 3에 도시된 반도체 장치 내 한 쌍의 퓨즈를 설명하기 위한 단면도이다.
도시된 바와 같이, 한 쌍의 퓨즈(410, 420)은 종래와 달리 하나의 라인 형태의 패턴으로 연결된 구조가 아닌 서로 물리적으로 분리되어 있다. 두 개의 퓨즈(410, 420)와 연결되는 공통 노드(430)는 두 개의 퓨즈(410, 420) 사이에 형성되어 있으며, 두 개의 퓨즈(410, 420)와 같은 높이가 아닌 아래에 형성되어 있다.
이렇게 공통 노드(430)가 두 개의 퓨즈(410, 420)보다 낮은 위치에 형성되는 경우, 공통 노드(430)를 먼저 형성한 후, 콘택(450B)을 형성하고 콘택(450B)의 상부에 두 개의 퓨즈(410, 420)을 형성한다. 특히, 두 개의 퓨즈(410, 420)는 라인 형태로 형성된 퓨즈 패턴(미도시)를 형성한 후, 퓨즈 패턴의 중심부를 제거하여 두 개의 퓨즈(410, 420)로 분리한 것이다. 또한, 공통 노드(430)는 두 개의 퓨즈(410, 420)의 타측과 각각 연결되는 회로부(440A, 440B)의 비트 라인과 동일한 높이에 형 성되어 있다.
두 개의 퓨즈(410, 420)는 구리(Cu)를 포함하는 금속물로 구성되고, 콘택(450B)은 구리를 포함하지 않는 금속물(예를 들면, 텅스텐 혹은 탄탈륨 등)로 구성되는 것을 특징인데, 이는 퓨즈(410, 420)와 콘택(450B)을 서로 다른 물리적 성질(예를 들면, 열전도성)을 가지는 금속물질로 형성함으로써, 퓨즈(410, 420)와 콘택(450B) 사이에 열전도 현상 등을 통한 부식 등을 막기 위함이다. 종래와 달리, 본 발명에서는 두 개의 인접한 한 쌍의 퓨즈(410, 420)가 직접 연결되어 있지 않고 퓨즈(410, 420)와 서로 다른 물질로 구성된 콘택(450B)을 통해 간접적으로 연결되어 있기 때문에, 한 쌍의 퓨즈(410, 420) 중 어느 하나의 퓨즈에 블로잉 공정을 수행하더라도 다른 하나의 퓨즈에 열적 열화가 발생하는 것을 방지할 수 있다.
한편, 본 발명의 반도체 장치에는 한 쌍의 퓨즈(410, 420)와 회로부(440A, 440B)를 각각 연결하기 위한 콘택(450A, 450C), 한 쌍의 퓨즈(410, 420)의 양 끝단에 가드링(460, 470) 및 가드링(460, 470)과 한 쌍의 퓨즈(410, 420)를 보호하기 위한 패시베이션층(480)을 포함한다. 이때, 패시베이션층(480)은 한 쌍의 퓨즈(410, 420)의 블로잉 영역에는 그 외 영역에 비해 낮은 두께로 형성됨으로써, 퓨즈 박스에는 퓨즈 오픈영역(490)이 형성된다.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치 내 한 쌍의 퓨즈를 설명하기 위한 단면도이다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 장치 내 한 쌍의 퓨즈(510, 520)는 도 4에 도시된 한 쌍의 퓨즈(410, 420)와 같이 하나의 라인 형태 의 패턴으로 연결된 구조가 아닌 서로 물리적으로 분리되어 있다. 다만, 두 개의 퓨즈(510, 520)와 연결되는 공통 노드(530)는 두 개의 퓨즈(510, 520) 사이 아래에 형성되지 않고 위에 형성되어 있는 차이가 있다.
이렇게 공통 노드(530)가 두 개의 퓨즈(510, 520)보다 높은 위치에 형성되는 경우, 라인 형태로 형성된 퓨즈 패턴(미도시)를 형성한 후 퓨즈 패턴의 중심부를 제거하여 두 개의 퓨즈(510, 520)로 분리한다. 이후, 두 개의 퓨즈(510, 520) 상에 콘택(550B)을 형성하고, 콘택(550B)의 상부 제거된 중심부 상에 공통 노드(530)를 형성한다. 이때, 공통 노드(530)는 두 개의 퓨즈(510, 520)로부터 내부 회로를 보호하기 위한 두 개의 가드링(560, 570)과 실질적으로 동일한 높이에 형성된다.
그외 본 발명의 다른 실시예에 따른 퓨즈박스에도 가드링(560, 570), 공통노드(530) 및 한 쌍의 퓨즈(510, 520)를 보호하기 위한 패시베이션층(580)을 포함한다. 이때, 패시베이션층(580)은 한 쌍의 퓨즈(510, 520)의 블로잉 영역에는 그 외 영역에 비해 낮은 두께로 형성됨으로써, 퓨즈 박스에는 퓨즈 오픈영역(590)이 형성된다. 도 4에서 설명된 본 발명의 실시예와 마찬가지로, 두 개의 인접한 한 쌍의 퓨즈(510, 520)가 직접 연결되어 있지 않고 퓨즈(510, 520)와 서로 다른 물질로 구성된 콘택(550B)을 통해 간접적으로 연결되어 있기 때문에, 한 쌍의 퓨즈(510, 520) 중 어느 하나의 퓨즈에 블로잉 공정을 수행하더라도 다른 하나의 퓨즈에 열적 열화가 발생하는 것을 방지할 수 있다.
종래에서는 이웃한 한쌍의 퓨즈가 서로 직접적으로 연결되어 있어서, 그 중 하나의 퓨즈를 블로잉 공정을 통해 연결을 차단하는 경우 열적 열화가 발생하는 단 점이 있었으나, 본 발명에서는 이웃한 하나의 퓨즈가 블로잉 공정을 통해 연결이 끊어지고 열적 열화가 발생하더라도 다른 하나의 퓨즈에 전달되지 않도록 한다. 퓨즈가 열적 열화되는 범위는 블로잉 공정에서 주입되는 레이저의 에너지에 따라 결정될 수 있는데, 종래에서는 이웃한 퓨즈에 손상이 가는 것을 방지하기 위해 퓨즈를 일정 길이 이상으로 형성하여 열전도도에 의한 피해를 줄이려는 노력을 하였다. 하지만, 본 발명에서는 각각의 퓨즈가 물리적으로 연결되어 있지 않음에 따라 퓨즈가 불필요하게 길게 형성될 필요가 없어진다.
따라서, 본 발명은 퓨즈 각각을 물리적으로 분리하고 다른 물성을 가진 도전물질로 구성된 콘택을 통해 공통 노드에 연결함으로써 고집적 반도체 장치 내 포함된 퓨즈가 블로잉(blowing)하는 과정에서 열적 열화로부터 자유로워 지기 때문에, 퓨즈 박스의 면적을 줄일 수 있고 퓨즈의 저항을 낯출 수 있다. 이로 인해, 반도체 장치의 처리속도 지연이나 누설전류 등에 의한 전력 손실을 방지하고 동작 신뢰성을 높일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 통상적인 반도체 장치 내 퓨즈를 설명하기 위한 블록도.
도 2는 퓨즈 블로잉 공정에서 도 1에 도시된 반도체 장치의 결함을 설명하기 위한 평면도.
도 3는 본 발명의 일 실시예에 따른 반도체 장치 내 퓨즈를 설명하기 위한 평면도.
도 4는 도 3에 도시된 반도체 장치 내 한 쌍의 퓨즈를 설명하기 위한 단면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 장치 내 한 쌍의 퓨즈를 설명하기 위한 단면도.

Claims (10)

  1. 다수의 퓨즈 중 한 쌍씩의 퓨즈가 제1 방향으로 정렬되어 있으며, 상기 각 쌍의 퓨즈 사이 다른 높이에 상기 제1 방향과 직교하는 제2 방향으로 정렬되는 다수의 공통 노드를 포함하는 퓨즈 박스를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 한 쌍씩의 퓨즈는 서로 다른 콘택을 통해 상기 공통 노드와 연결되어 있으며, 상기 콘택은 상기 퓨즈와 서로 다른 열전도 특성을 가지는 도전 물질로 구성된 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 퓨즈는 구리를 포함하는 금속물로 구성되고, 상기 콘택은 구리를 제외한 텅스텐 및 탄탈륨 중 하나이상을 포함하는 금속물로 구성되는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 공통 노드가 상기 다수의 퓨즈보다 낮게 형성되어 있는 경우, 상기 콘택은 상기 퓨즈의 끝단 하부에 연결되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서,
    상기 공통 노드는 상기 한 쌍의 퓨즈가 각각 연결되는 회로부의 비트 라인과 동일한 높이에 형성되는 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서,
    상기 공통 노드가 상기 다수의 퓨즈보다 높이 형성되어 있는 경우, 상기 콘택은 상기 퓨즈의 끝단 상부에 연결되는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 공통 노드가 상기 한 쌍의 퓨즈의 양 끝단에 형성되는 가드링 구조와 실질적으로 동일한 위치에 위치하는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 퓨즈 박스는 가드링 구조로 에워싸인 박스 형태의 영역을 포함하며, 상기 다수의 공통 노드를 연결하는 공통 배선은 상기 퓨즈 박스의 중심부를 가로지르는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서,
    상기 공통 배선은 회로부의 비트 라인과 동일한 높이와 구조를 가지는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서,
    상기 퓨즈박스는 상기 가드링 및 상기 다수의 퓨즈를 보호하기 위한 패시베이션층을 더 포함하고, 상기 패시베이션층은 상기 다수의 퓨즈의 블로잉 영역 상에 그 외 영역에 비해 낮은 두께로 형성된 것을 특징으로 하는 반도체 장치.
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