KR20110000226A - 카운터 제어신호 생성회로 및 리프레쉬회로 - Google Patents

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Abstract

카운터제어신호 생성회로는 셀프리프레쉬 구간이 종료되는 구간에서 발생되는 펄스를 포함하는 제1 펄스신호를 생성하는 제1 펄스신호 생성부; 리프레쉬 동작 구간에서 생성되는 주기신호에 동기되어 발생되는 펄스를 포함하는 제2 펄스신호를 생성하는 제2 펄스신호 생성부; 및 상기 제1 및 제2 펄스신호를 입력받아 리프레쉬 동작이 수행되는 메모리셀의 어드레스를 카운팅하기 위한 카운터제어신호를 생성하는 신호생성부를 포함한다.
셀프리프레쉬, 주기신호, 카운터

Description

카운터 제어신호 생성회로 및 리프레쉬회로{COUNTER CONTROL SIGNAL GENERATION CIRCUIT AND REFRESH CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 리프레쉬 페일을 방지할 수 있도록 한 카운터 제어신호 생성회로 및 리프레쉬회로에 관한 것이다.
최근 이동전화 단말기, PDA(personal digital assistant) 등의 모바일 제품들에 대한 수요가 급격히 증가함에 따라 이러한 모바일 제품에 장착되는 DRAM(Dynamic Random Access Memory)의 전류 소모를 낮추려는 노력이 계속되고 있다. 특히, 모바일 제품용 DRAM의 리프레쉬(refresh) 전류를 줄이는 것이 큰 이슈가 되고 있다.
메모리 반도체 중에서도 DRAM은 SRAM(Static Random Access Memory)이나 플레쉬 메모리(Flesh Memory)와 달리 시간이 흐름에 따라 메모리 셀에 저장된 정보가 사라지는 현상이 발생한다. 이러한 현상을 방지하기 위하여 외부에서 일정 주기마 다 셀에 저장된 정보를 다시 기입해주는 동작을 수행하도록 하고 있으며, 이러한 일련의 동작을 리프레쉬라고 한다. 리프레쉬는 뱅크 안의 각 셀들이 가지는 리텐션 타임(retention time)안에 적어도 한 번씩 워드라인을 활성화해서 데이터를 센싱하여 증폭시켜 주는 방식으로 행해진다. 여기서, 리텐션 타임이란 셀에 어떤 데이터를 기록한 후 리프레쉬 없이 데이터가 셀에 유지될 수 있는 시간을 말한다.
리프레쉬에는 정상 동작 중 수행되는 오토리프레쉬와 파워다운모드 등의 상태에서 수행되는 셀프리프레쉬가 있다. 이 중 셀프리프레쉬는 커맨드 신호 등을 입력받은 커맨드디코더에서 생성되는 셀프리프레쉬 신호에 의해 수행된다. 좀 더 구체적으로 도 1을 참고하여 셀프리프레쉬 동작을 살펴보면 다음과 같다.
셀프리프레쉬 동작를 위해 셀프리프레쉬 커맨드(SREF CMD)가 입력되어, 셀프리프레쉬 신호(SELF)가 하이레벨로 인에이블되면 셀프리프레쉬 오실레이터(미도시)는 주기신호(REF)의 펄스를 생성한다. 주기신호(REF)의 펄스가 생성될 때마다 카운터(미도시)는 리프레쉬 동작이 수행되는 메모리 셀에 엑세스하기 위한 어드레스(ADD)를 순차적으로 카운팅한다. 따라서, 어드레스(ADD)에 의해 엑세스(acess)된 메모리 셀에 대한 리프레쉬 동작이 순차적으로 수행된다.
그런데, 셀프리프레쉬 동작이 종료(exit)되는 구간(X)에서 주기신호(REF)의 펄스가 불완전하게 생성되는 경우 어드레스(ADD)는 '0000'에서 '0001'로 카운팅되지만 셀프리프레쉬 신호(SELF)가 로우레벨로 천이되어 리프레쉬 동작이 중단된다. 이후, 구간(Y)에서 오토리프레쉬 커맨드(AREF)가 입력되어 다시 주기신호(REF)의 펄스가 생성되는 경우 어드레스(ADD)는 '0001'에서 '0010'으로 카운팅되기 때문에, 어드레스(ADD)가 '0001'일 때 엑세스되는 메모리 셀에 대한 리프레쉬 동작이 불완전하게 수행되어 리프레쉬 페일을 유발하는 문제가 있다.
본 발명은 셀프리프레쉬 동작이 종료되는 구간부터 다음 리프레쉬 동작을 위한 주기신호의 펄스가 입력되는 구간까지 동일한 어드레스들에 엑세스되는 메모리셀 어레이에 대한 리프레쉬 동작을 수행함으로써, 셀프리프레쉬 동작이 종료되는 구간에서 불완전하게 생성된 주기신호의 펄스에 의해 유발되는 리프레쉬 페일을 방지할 수 있도록 한 카운터 제어신호 생성회로 및 리프레쉬회로를 개시한다.
이를 위해 본 발명은 셀프리프레쉬 구간이 종료되는 구간에서 발생되는 펄스를 포함하는 제1 펄스신호를 생성하는 제1 펄스신호 생성부; 리프레쉬 동작 구간에서 생성되는 주기신호에 동기되어 발생되는 펄스를 포함하는 제2 펄스신호를 생성하는 제2 펄스신호 생성부; 및 상기 제1 및 제2 펄스신호를 입력받아 리프레쉬 동작이 수행되는 메모리셀의 어드레스를 카운팅하기 위한 카운터제어신호를 생성하는 신호생성부를 포함하는 카운터제어신호 생성회로를 제공한다.
또한, 본 발명은 셀프리프레쉬 구간에서 인에이블되는 셀프리프레쉬신호 및 리프레쉬 동작 구간에서 생성되는 주기신호를 입력받아 카운터제어신호를 생성하는 카운터제어신호 생성부; 상기 카운터제어신호에 응답하여 어드레스카운팅신호를 카운팅하는 카운터; 및 상기 어드레스카운팅신호로부터 상기 리프레쉬 동작이 수행되는 메모리셀의 어드레스를 출력하는 어드레스 출력부를 포함하되, 상기 어드레스는 상기 주기신호에 응답하여 출력되는 리프레쉬회로를 제공한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일 실시예에 따른 리프레쉬회로의 구성을 도시한 블럭도이고, 도 3은 도 2에 도시된 리프레쉬회로에 포함된 카운터제어신호 생성부의 회로도이다.
도 2에 도시된 바와 같이, 본 실시예에 따른 리프레쉬회로는 카운터제어신호생성부(1), 카운터(2) 및 어드레스출력부(3)로 구성된다. 여기서, 카운터(2)는 카운터제어신호(CNT_CON)의 하이레벨 펄스가 입력될 때마다 어드레스 카운팅신호들(CNT<1:N>)을 1비트씩 업카운팅한다. 어드레스출력부(3)는 리프레쉬 동작구간에서 생성되는 주기신호(REF)의 펄스가 인가될 때마다 어드레스 카운팅신호들(CNT<1:N>)을 리프레쉬 동작이 수행되는 메모리셀 어레이에 엑세스하기 위한 어드레스들(ADD<1:N>)로 출력한다.
도 3에 도시된 바와 같이, 카운터제어신호생성부(1)는 제1 펄스신호 생성부(10), 제2 펄스신호 생성부(11) 및 신호생성부(12)로 구성된다.
제1 펄스신호 생성부(10)는 셀프리프레쉬신호(SELF)를 입력받아 반전지연시키는 제1 반전지연부(100)와, 셀프리프레쉬신호(SELF) 및 제1 반전지연부(100)의 출력신호를 입력받아 논리합 연산을 수행하여 제1 펄스신호(PUL1)를 생성하는 제1 논리부(101)로 구성된다. 여기서, 셀프리프레쉬신호(SELF)는 셀프리프레쉬 동작 구간 동안 하이레벨로 입력되는 신호이다. 이와 같은 구성의 제1 펄스신호 생성부(10)는 셀프리프레쉬 동작이 종료되어 셀프리프레쉬신호(SELF)가 하이레벨에서 로우레벨로 천이하는 구간에서 제1 반전지연부(100)의 지연구간만큼 로우레벨로 인에이블되는 펄스를 포함하는 제1 펄스신호(PUL1)를 생성한다.
제2 펄스신호 생성부(11)는 주기신호(REF)를 입력받아 반전지연시키는 제2 반전지연부(110)와, 주기신호(REF) 및 제2 반전지연부(110)의 출력신호를 입력받아 논리합 연산을 수행하여 제2 펄스신호(PUL2)를 생성하는 제2 논리부(111)로 구성된다. 여기서, 주기신호(REF)는 리프레쉬 동작(셀프리프레쉬 동작 및 오토리프레쉬 동작 포함)구간 동안 주기적으로 발생되는 펄스를 포함하는 신호이다. 이와 같은 구성의 제2 펄스신호 생성부(11)는 리프레쉬 동작구간에서 주기신호(REF)의 펄스가 인가되는 구간, 즉, 주기신호(REF)에 포함된 펄스의 폴링에지(하이레벨에서 로우레벨로 천이)에 동기하여 제2 반전지연부(110)의 지연구간 동안 로우레벨로 인에이블되는 펄스를 포함하는 제2 펄스신호(PUL2)를 생성한다.
신호생성부(12)는 래치부(120), 버퍼부(121) 및 제3 논리부(122)로 구성된다. 래치부(120)는 SR(Set, Reset) 래치로 구성되어 제1 펄스신호(PUL1)를 셋신호로 입력받고 제2 펄스신호(PUL2)를 리셋신호로 입력받는다. 버퍼부(121)는 래치부(120)의 출력신호를 버퍼링하여 내부신호(INT)를 생성한다. 제3 논리부(122)는 주기신호(REF)의 펄스가 입력되는 구간에서 내부신호(INT)를 카운터제어신호(CNT_CON)로 출력한다. 이와 같은 구성의 신호생성부(12)는 내부신호(INT)의 하 이레벨 펄스 또는 주기신호(REF)의 하이레벨 펄스가 입력되는 구간에서 하이레벨로 인에이블되는 카운터제어신호(CNT_CON)를 생성한다.
이와 같은 구성의 카운터제어신호생성부(1)의 동작을 도 4를 참고하여 살펴보되, 어드레스가 4비트의 신호인 경우를 가정하여 설명하면 다음과 같다.
t1 구간에서 셀프리프레쉬 커맨드(SREF CMD)가 입력되면 셀프리프레쉬신호(SREF)가 하이레벨로 인에이블되고, t3구간에서 셀프리프레쉬 종료 커맨드(SREF EXIT)가 입력되면 셀프리프레쉬신호(SREF)는 로우레벨로 디스에이블된다.
셀프리프레쉬신호(SREF)가 하이레벨인 구간, 즉 t1~t3 구간에서는 셀프리프레쉬 오실레이터(미도시)가 주기신호를 생성하는데, 셀프리프레쉬 종료 커맨드(SREF EXIT)에 의해 주기신호(REF)의 펄스가 불완전하게 생성되는 경우의 동작을 살펴보면 다음과 같다.
우선, 제1 펄스신호 생성부(10)는 셀프리프레쉬신호(SREF)를 입력받아 셀프리프레쉬신호(SREF)가 하이레벨에서 로우레벨로 천이하는 구간, 즉, 셀프리프레쉬 동작이 종료되는 t3 구간에서 제1 반전지연부(100)의 지연구간만큼 로우레벨로 인에이블되는 펄스를 포함하는 제1 펄스신호(PUL1)를 생성한다. 따라서, 제1 펄스신호(PUL1)의 펄스는 t3 구간에서 생성된다.
이때, 제2 펄스신호 생성부(11)는 주기신호(REF)의 펄스가 인가되는 구간, 즉, 주기신호(REF)에 포함된 펄스의 폴링에지(하이레벨에서 로우레벨로 천이)에 동기하여 제2 반전지연부(110)의 지연구간 동안 로우레벨로 인에이블되는 펄스를 포함하는 제2 펄스신호(PUL2)를 생성한다. 따라서, 제2 펄스신호(PUL2)의 펄스는 t2, t3, t5, t6 구간에서 생성된다.
다음으로, 래치부(120)는 제1 펄스신호(PUL1)를 셋신호로 입력받고, 제2 펄스신호(PUL2)를 리셋신호로 입력받아 래치한다. 좀 더 구체적으로, t3 구간에서는 제1 펄스신호(PUL1)의 로우레벨 펄스 및 제2 펄스신호(PUL2)의 로우레벨 펄스가 동시에 입력되므로 래치부(120)는 하이레벨을 출력한다. 여기서, 래치부(120)의 출력신호가 하이레벨을 유지하는 상태는 제2 펄스신호(PUL2)의 로우레벨 펄스가 생성되는 구간까지 지속된다. 즉, t5 구간에서 오토리프레쉬 커맨드(AREF CMD)가 입력되어 제2 펄스신호(PUL2)의 로우레벨 펄스가 생성되는 경우 래치부(120)의 출력신호는 하이레벨에서 로우레벨로 천이한다. 따라서, 래치부(120)의 출력신호를 버퍼링하는 버퍼부(121)는 t3 구간에서부터 t5 구간까지 하이레벨을 유지하는 내부신호(INT)를 생성한다.
다음으로, 제3 논리부(122)는 주기신호(REF) 또는 내부신호(INT)가 하이레벨로 인에이블되는 경우 하이레벨로 인에이블되는 카운터제어신호(CNT_CON)를 생성한다. 따라서, 카운터제어신호(CNT_CON)는 t3구간에서부터 t5 구간까지는 하이레벨로 인에이블되는 상태를 유지한다.
이상 설명한 바와 같이, 본 실시예의 카운터제어신호생성부(1)는 주기신호(REF)의 하이레벨 펄스가 입력되는 구간뿐만아니라 셀프리프레쉬 동작이 종료되는 t3 구간부터 새로운 리프레쉬 동작에 의해 주기신호(REF)의 로우레벨 펄스가 생성되는 t5 구간까지 하이레벨을 유지하는 카운터제어신호(CNT_CON)를 생성한다. 이와 같이, t3구간에서부터 t5 구간까지는 하이레벨로 인에이블된 상태를 유지하는 카운터제어신호(CNT_CON)에 의해 카운터(2)는 t3 구간에서 어드레스 카운팅신호(CNT<1:4>)의 업카운팅 동작을 수행한 후 더 이상 카운팅 동작을 수행하지 않고, 어드레스출력부(3)에서 출력되는 어드레스들(ADD<1:4>)은 t3구간에서부터 t5구간까지 동일하게 '0001'로 유지된다. 따라서, t4구간에서, 오토리프레쉬 커맨드(AREF)가 입력되어 리프레쉬 동작이 수행되는 경우 '0001'인 어드레스들(ADD<1:4>)에 의해 엑세스되는 메모리셀부터 리프레쉬 동작이 수행된다. 즉, 앞선 셀프리프레쉬 동작에서 '0001'인 어드레스들(ADD<1:4>)에 의해 엑세스되는 메모리셀에 대한 리프레쉬 동작이 불완전하게 종료되더라도 다음 리프레쉬 동작에서 다시 '0001'인 어드레스들(ADD<1:4>)에 의해 엑세스되는 메모리셀에 대한 리프레쉬 동작을 수행하므로, 리프레쉬 페일을 방지할 수 있다.
도 1은 종래기술에 따른 셀프리프레쉬 동작을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 리프레쉬회로의 구성을 도시한 블럭도이다.
도 3은 도 1에 도시된 리프레쉬회로에 포함된 카운터제어신호 생성부의 회로도이다.
도 4는 도 2에 도시된 카운터제어신호 생성부의 동작을 설명하기 위한 타이밍도이다.

Claims (17)

  1. 셀프리프레쉬 구간이 종료되는 구간에서 발생되는 펄스를 포함하는 제1 펄스신호를 생성하는 제1 펄스신호 생성부;
    리프레쉬 동작 구간에서 생성되는 주기신호에 동기되어 발생되는 펄스를 포함하는 제2 펄스신호를 생성하는 제2 펄스신호 생성부; 및
    상기 제1 및 제2 펄스신호를 입력받아 리프레쉬 동작이 수행되는 메모리셀의 어드레스를 카운팅하기 위한 카운터제어신호를 생성하는 신호생성부를 포함하는 카운터제어신호 생성회로.
  2. 제 1 항에 있어서, 상기 제1 펄스신호 생성부는
    셀프리프레쉬신호를 입력받아 반전지연시키는 반전지연부; 및
    상기 셀프리프레쉬신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 제1 펄스신호를 생성하는 논리부를 포함하는 카운터 제어신호 생성회로.
  3. 제 2 항에 있어서, 상기 제1 펄스신호는 상기 셀프리프레쉬신호가 디스에이블되는 구간부터 상기 반전지연부의 지연구간만큼 인에이블되는 펄스를 포함하는 카운터 제어신호 생성회로.
  4. 제 1 항에 있어서, 상기 제2 펄스신호 생성부는
    상기 주기신호를 입력받아 반전지연시키는 반전지연부; 및
    상기 주기신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 제2 펄스신호를 생성하는 논리부를 포함하는 카운터 제어신호 생성회로.
  5. 제 4 항에 있어서, 상기 제2 펄스신호는 상기 주기신호가 디스에이블되는 구간부터 상기 반전지연부의 지연구간만큼 인에이블되는 펄스를 포함하는 카운터 제어신호 생성회로.
  6. 제 1 항에 있어서, 상기 신호생성부는
    상기 제1 펄스신호에 응답하여 인에이블되고, 상기 제2 펄스신호에 응답하여 디스에이블되는 출력신호를 생성하는 래치부;
    상기 래치부의 출력신호를 버퍼링하는 버퍼부; 및
    상기 주기신호에 응답하여 상기 버퍼부의 출력신호를 버퍼링하여 상기 카운터제어신호로 출력하는 논리부를 포함하는 카운터 제어신호 생성회로.
  7. 제 6 항에 있어서, 상기 래치부는 상기 제1 펄스신호를 셋신호로 입력받고, 상기 제2 펄스신호를 리셋신호로 입력받는 SR 래치인 카운터 제어신호 생성회로.
  8. 제 6 항에 있어서, 상기 논리부는 상기 주기신호의 펄스가 입력되는 구간 또는 상기 버퍼부의 출력신호가 인에이블되는 구간에서 상기 카운터제어신호를 인에이블시켜 출력하는 카운터 제어신호 생성회로.
  9. 셀프리프레쉬 구간에서 인에이블되는 셀프리프레쉬신호 및 리프레쉬 동작 구간에서 생성되는 주기신호를 입력받아 카운터제어신호를 생성하는 카운터제어신호 생성부;
    상기 카운터제어신호에 응답하여 어드레스카운팅신호를 카운팅하는 카운터; 및
    상기 어드레스카운팅신호로부터 상기 리프레쉬 동작이 수행되는 메모리셀의 어드레스를 출력하는 어드레스 출력부를 포함하되, 상기 어드레스는 상기 주기신호에 응답하여 출력되는 리프레쉬회로.
  10. 제 9 항에 있어서, 상기 카운터제어신호 생성부는
    상기 셀프리프레쉬 구간이 종료되는 구간에서 발생되는 펄스를 포함하는 제1 펄스신호를 생성하는 제1 펄스신호 생성부;
    상기 주기신호에 동기되어 발생되는 펄스를 포함하는 제2 펄스신호를 생성하는 제2 펄스신호 생성부; 및
    상기 제1 및 제2 펄스신호를 입력받아 상기 카운터제어신호를 생성하는 신호생성부를 포함하는 리프레쉬회로.
  11. 제 10 항에 있어서, 상기 제1 펄스신호 생성부는
    상기 셀프리프레쉬신호를 입력받아 반전지연시키는 반전지연부; 및
    상기 셀프리프레쉬신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 제1 펄스신호를 생성하는 논리부를 포함하는 리프레쉬회로.
  12. 제 11 항에 있어서, 상기 제1 펄스신호는 상기 셀프리프레쉬신호가 디스에이블되는 구간부터 상기 반전지연부의 지연구간만큼 인에이블되는 펄스를 포함하는 리프레쉬회로.
  13. 제 10 항에 있어서, 상기 제2 펄스신호 생성부는
    상기 주기신호를 입력받아 반전지연시키는 반전지연부; 및
    상기 주기신호 및 상기 반전지연부의 출력신호를 입력받아 논리연산을 수행하여 상기 제2 펄스신호를 생성하는 논리부를 포함하는 리프레쉬회로.
  14. 제 13 항에 있어서, 상기 제2 펄스신호는 상기 주기신호가 디스에이블되는 구간부터 상기 반전지연부의 지연구간만큼 인에이블되는 펄스를 포함하는 리프레쉬회로.
  15. 제 10 항에 있어서, 상기 신호생성부는
    상기 제1 펄스신호에 응답하여 인에이블되고, 상기 제2 펄스신호에 응답하여 디스에이블되는 출력신호를 생성하는 래치부;
    상기 래치부의 출력신호를 버퍼링하는 버퍼부; 및
    상기 주기신호에 응답하여 상기 버퍼부의 출력신호를 버퍼링하여 상기 카운터제어신호로 출력하는 논리부를 포함하는 리프레쉬회로.
  16. 제 15 항에 있어서, 상기 래치부는 상기 제1 펄스신호를 셋신호로 입력받고, 상기 제2 펄스신호를 리셋신호로 입력받는 SR 래치인 리프레쉬회로.
  17. 제 15 항에 있어서, 상기 논리부는 상기 주기신호의 펄스가 입력되는 구간 또는 상기 버퍼부의 출력신호가 인에이블되는 구간에서 상기 카운터제어신호를 인에이블시켜 출력하는 리프레쉬회로.
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