KR20100131911A - 발광장치 및 그 제조방법 - Google Patents

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Abstract

(과제)
본 발명은, 소형화를 실현할 수 있는 발광장치 및 그 제조방법을 제공한다.
(해결수단)
발광장치(1)에 있어서, 도전성을 구비하는 제1베이스 기판(11) 및 제2베이스 기판(12)과, 그들 사이에 형성된 절연체(41)와, 제1베이스 기판(11)의 제1주면(11A) 상에 형성된 반도체 발광기능층(2)과, 반도체 발광기능층(2)을 피복하고 투명성을 구비하는 밀봉체(7)를 구비한다. 반도체 발광기능층(2)의 제1주전극(21)은 제1베이스 기판(11)에 전기적으로 접속되어 있고, 제2주전극(23)은 제2베이스 기판(12)에 전기적으로 접속되어 있다. 제1베이스 기판(11)의 제2주면(11B) 및 제2베이스 기판(12)의 제4주면(12B)에는 백 그라인드 처리가 되어 박형화 되어 있다.

Description

발광장치 및 그 제조방법{LIGHT EMITTING DEVICE AND METHOD OF MANUFACTURING THESAME}
본 발명은 발광장치(發光裝置) 및 그 제조방법에 관한 것으로서, 특히 발광다이오드(LED : light emitting diode), 레이저(Laser : light amplification by stimulated emission of radiation) 등의 발광기능을 구비하여 패키지(package) 사이즈의 소형화에 적합한 발광장치 및 그 제조방법에 관한 것이다.
노트형 퍼스널 컴퓨터, 휴대단말기기, 휴대전화기 등의 모바일 기기(mobile 機器)가 널리 보급되어 있는 상황에 있다. 이들 모바일 기기에는, 전원의 온/오프 상태, 동작모드의 상태 등을 표시하는 발광장치 특히 소비전력이 작은 LED가 사용되고 있다.
LED는, 베이스 기판(base 基板)과, 그 표면 상에 다이본딩(die bonding)이 된 LED 칩과, LED 칩의 애노드 전극, 캐소드 전극에 각각 전기적으로 접속된 2개의 리드(lead)와, LED 칩을 피복하는 투명수지(透明樹脂)를 구비한 패키지 구조를 구비한다. LED 칩은 베이스 기판의 직사각형 형상을 구비하는 표면의 중앙부에 다이본딩에 의하여 탑재되어 있다. 리드는 베이스 기판에 있어서 표면의 주변영역으로부터 이 베이스 기판의 측면 및 이면까지 인출되어 있다. 리드에는 애노드 전극용과 캐소드 전극용의 2개가 필요하고, 이 2개 리드의 일단측(一端側)은 베이스 기판의 표면 상에 있어서 LED 칩을 중심으로 하여 그 양측에 배치되어 있다. 애노드 전극용의 리드의 일단(一端)은 와이어(wire)를 통하여 LED 칩의 애노드 전극에 접속되어 있다. 캐소드 전극용의 리드의 일단은 LED 칩의 캐소드 전극에 접속되어 있다. 베이스 기판의 이면(裏面)으로 인출된 리드의 타단(他端)은 프린트 배선기판(print 配線基板)에 실장할 때의 단자로서 사용되고 있다. 프린트 배선기판에 리드의 타단을 땜납(solder)을 통하여 전기적으로 접속함으로써 프린트 배선기판에 LED가 실장되고 있다.
현재에 있어서는, LED의 소형화가 진행되고 있고 예를 들면 0.6mm X 0.3mm의 평면 사이즈를 구비하는 매우 미세한 LED의 개발이 진척되고 있다. 또 이러한 종류의 LED에 관해서는, 예를 들면 다음의 특허문헌1에 개시되어 있다.
일본국 공개특허 특개2002-223001호 공보
그러나 상기의 LED에 있어서는, 이하의 점에 있어서 배려가 되지 않고 있었다. 차세대의 모바일 기기에 있어서는 LED의 더 소형화가 요구되고 있다. 예를 들면 0.4mm X 0.2mm의 평면 사이즈를 구비하는 매우 미세한 LED가 요구되고 있다. 그러나 베이스 기판의 표면에 LED 칩을 다이본딩 할 때에 LED 칩을 콜릿(collet)으로 협지(挾持)하여 반송하기 때문에, LED 칩의 기계적 강도가 필요하여 LED 칩 사이즈의 축소화에는 한계가 있었다. 예를 들면 LED 칩의 평면 사이즈를 0.2mm X 0.2mm보다 작게 하는 것이 어렵다. 또한 베이스 기판의 표면 상에 있어서 LED 칩의 얼라인먼트(alignment) 여유 치수를 확보할 필요가 있고, 이 얼라인먼트 여유 치수가 소형화에 방해가 되고 있다. 또한 베이스 기판의 표면 상에 LED 칩의 다이본딩에 필요한 영역, 애노드 전극용 리드의 일단과 와이어의 본딩에 필요한 영역, 캐소드 전극용 리드의 일단과 와이어의 본딩에 필요한 영역을 최소한 확보할 필요가 있어 베이스 기판의 평면 사이즈가 증대되기 때문에, 이것도 소형화의 방해가 되고 있다.
근본적으로 패키지 구조 바로 그것을 개량하지 않으면, LED의 소형화를 실현하는 것이 결과적으로 어려웠다. 또 Laser도 LED와 동일한 패키지 구조를 구비하고 있기 때문에, 동일한 과제가 발생하게 되어 차세대의 모바일 기기에 대한 적용이 어려웠다.
본 발명은 상기 과제를 해결하기 위한 것이다. 따라서 본 발명은, 소형화를 실현할 수 있는 발광장치 및 그 제조방법을 제공하는 것이다.
상기 과제를 해결하기 위하여 본 발명의 실시예에 관한 제1특징은, 발광장치에 있어서, 도전성(導電性)을 구비하고, 제1주면(第一主面), 그것과 대향(對向)하는 제2주면 및 제1주면으로부터 제2주면에 이르는 제1일측면(第一一側面)을 구비하는 제1베이스 기판(first base 基板)과, 도전성을 구비하고, 제3주면, 그것과 대향하는 제4주면 및 제3주면으로부터 제4주면에 이르는 제2일측면을 구비하고, 제1일측면으로부터 이간(離間)되고 제1일측면에 제2일측면을 대향시켜서 설치된 제2베이스 기판(second base 基板)과, 제1베이스 기판의 제1일측면과 제2베이스 기판의 제2일측면 사이에 형성된 절연체(絶緣體)와, 제1베이스 기판의 제1주면 상에 형성되고, 제1베이스 기판에 전기적으로 접속된 제1주전극(第一主電極), 제2베이스 기판의 제3주면에 전기적으로 접속된 제2주전극 및 제1주전극과 제2주전극에 전기적으로 접속된 발광층(發光層)을 구비하는 반도체 발광기능층(半導體 發光機能層)과, 반도체 발광기능층을 피복하고, 제1베이스 기판의 제1주면 상 및 제2베이스 기판의 제3주면 상에 형성된 밀봉체(密封體)를 구비한다.
제1특징에 관한 발광장치에 있어서, 반도체 발광기능층의 제2주전극과 제2베이스 기판의 제3주면 사이는, 제1베이스 기판, 반도체 발광기능층의 발광층 및 제1주전극은 전기적으로 절연된 박막배선(薄膜配線) 또는 와이어(wire) 중 어느 하나의 배선에 의하여 전기적으로 접속되어 있는 것이 바람직하다.
제1특징에 관한 발광장치에 있어서, 제1베이스 기판에 있어서 제1일측면 이외의 다른 측면의 일부 및 제2베이스 기판에 있어서 제2일측면 이외의 다른 측면의 일부에 절연성 보호막(絶緣性 保護膜)이 형성되어 있는 것이 바람직하다.
제1특징에 관한 발광장치에 있어서, 제1베이스 기판의 제2주면에 땜납 흡습성(solder 吸濕性)을 구비하는 제1단자(第一端子)가 형성되어 있고, 제2베이스 기판의 제4주면에 땜납 흡습성을 구비하는 제2단자가 형성되어 있는 것이 바람직하다.
본 발명의 실시예에 관한 제2특징은, 발광장치의 제조방법에 있어서, 제1주면, 그것과 이간하는 제3주면, 제1주면과 대향하는 제2주면 및 제3주면과 대향하는 제4주면을 구비하는 베이스 기판에 있어서, 제1주면 상에 이 제1주면에 전기적으로 접속된 제1주전극, 그것에 전기적으로 접속된 발광층 및 그것에 전기적으로 접속된 제2주전극을 구비하는 반도체 발광기능층을 형성하는 공정과, 베이스 기판의 제1주면과 제3주면의 사이에 있어서, 제1주면 및 제3주면으로부터 제2주면 및 제4주면까지 이르지 않는 분리홈(分離 groove)을 형성하는 공정과, 분리홈 내에 절연체를 매설하는 공정과, 제2주전극과 제3주면의 사이를 전기적으로 접속하는 배선을 형성하는 공정과, 제1주면 상 및 제2주면 상에 반도체 발광기능층을 피복하는 밀봉체를 형성하는 공정과, 베이스 기판의 제2주면 및 제4주면을 절연체가 노출될 때까지 제거하고, 분리홈을 경계로 하여 베이스 기판을 제1주면 및 제2주면을 구비하는 제1베이스 기판과 제3주면 및 제4주면을 구비하는 제2베이스 기판으로 분리하는 공정을 구비한다.
제2특징에 관한 발광장치의 제조방법에 있어서, 서로 다른 제1방향 및 제2방향으로 베이스 기판을 복수 배열하여 일체화(一體化) 된 웨이퍼에 있어서, 베이스 기판의 제1방향의 제1주면과 제3주면의 사이에 분리홈을 형성함과 아울러, 베이스 기판의 상기 제2방향으로 이웃하는 동일한 종류의 제1주면 사이 및 제3주면 사이에 절단용 홈(切斷用 groove)을 형성하는 공정과, 분리홈 내 및 절단용 홈 내에 절연체를 매설하는 공정과, 베이스 기판을 제1베이스 기판 및 제2베이스 기판으로 분리하는 공정 후에, 베이스 기판의 제1베이스 기판과 제1방향으로 이웃하는 다른 베이스 기판의 제2베이스 기판 사이를 제2방향으로 절단함과 아울러, 절단용 홈 내를 그 홈 폭보다 작은 절단 폭으로 제1방향으로 절단하고, 이 절단 단면(斷面)에 절연체의 일부를 절연성 보호막으로서 잔존시키는 공정을 더 구비하는 것이 바람직하다.
본 발명에 의하면, 소형화를 실현할 수 있는 발광장치 및 그 제조방법을 제공할 수 있다.
도1(A)는 본 발명의 실시예1에 관한 발광장치의 단면도이고, 도1(B)는 평면도이다.
도2는 실시예1에 관한 발광장치의 제조방법을 설명하는 제1공정의 단면도이다.
도3은 제2공정의 단면도이다.
도4는 제3공정의 단면도이다.
도5는 제4공정의 단면도이다.
도6은 제5공정의 단면도이다.
도7은 제6공정의 단면도이다.
도8은 제7공정의 단면도이다.
도9는 제8공정의 단면도이다.
도10은 제3공정에 있어서의 요부 평면도이다.
도11은 제8공정 후의 공정에 있어서의 요부 평면도이다.
도12는 본 발명의 실시예2에 관한 발광장치의 단면도이다.
도13은 실시예2에 관한 발광장치의 제조방법을 설명하는 제1공정의 단면도이다.
도14는 제2공정의 단면도이다.
도15는 제3공정의 단면도이다.
도16은 제4공정의 단면도이다.
도17은 제5공정의 단면도이다.
다음에 도면을 참조하여 본 발명의 실시예를 설명한다. 이하의 도면 기재에 있어서, 동일 또는 유사한 부분에는 동일 또는 유사한 부호를 붙였다. 다만 도면은 모식적인 것으로서, 현실의 것과는 다르다. 또한 도면 상호간에 있어서도 상호 치수의 관계나 비율이 다른 부분이 포함되어 있는 경우가 있다.
또한 이하에 나타나 있는 실시예는 본 발명의 기술적 사상을 구체화 하기 위한 장치나 방법을 예시하는 것으로서, 본 발명의 기술적 사상은 각 구성부품의 배치 등을 하기의 것에 특정하는 것이 아니다. 본 발명의 기술적 사상은 특허청구범위에 있어서 다양한 변경을 할 수 있다.
(실시예1)
본 발명의 실시예1은, 발광장치로서 LED에 본 발명을 적용한 예를 설명하는 것이다.
[발광장치(發光裝置)의 디바이스(device) 구조]
도1(A) 및 도1(B)에 나타나 있는 바와 같이 실시예1에 관한 발광장치(發光裝置)(1)는, 도전성(導電性)을 구비하고, 제1주면(第一主面)(11A), 이것과 대향(對向)하는 제2주면(11B) 및 제1주면(11A)으로부터 제2주면(11B)에 이르는 제1일측면(第一一側面)(11S)을 구비하는 제1베이스 기판(第一 base 基板)(11)과, 도전성을 구비하고, 제3주면(12A), 이것과 대향하는 제4주면(12B) 및 제3주면(12A)으로부터 제4주면(12B)에 이르는 제2일측면(12S)을 구비하고, 제1일측면(11S)으로부터 이간(離間)되고 제1일측면(11S)에 제2일측면(12S)을 대향(對向)시켜서 설치한 제2베이스 기판(12)과, 제1베이스 기판(11)의 제1일측면(11S)과 제2베이스 기판(12)의 제2일측면(12S) 사이에 형성된 절연체(絶緣體)(41)와, 제1베이스 기판(11)의 제1주면(11A) 상에 형성되고 제1베이스 기판(11)에 전기적으로 접속된 제1주전극(第一主電極)(21), 제2베이스 기판(12)의 제3주면(12A)에 전기적으로 접속된 제2주전극(23) 및 제1주전극(21)과 제2주전극(23)에 전기적으로 접속된 발광층(發光層)(22)을 구비하는 반도체 발광기능층(半導體 發光機能層)(2)과, 반도체 발광기능층(2)을 피복하고 제1베이스 기판(11)의 제1주면(11A) 상 및 제2베이스 기판(12)의 제3주면(12A) 상에 형성된 밀봉체(密封體)(7)를 구비하고 있다.
제1베이스 기판(11) 및 제2베이스 기판(12)은 실시예1에 있어서 동일한 베이스 기판(웨이퍼(wafer))으로부터 분리된 것이다. 제1베이스 기판(11) 및 제2베이스 기판(12)을 포함하는 제1베이스 기판(11) 및 제2베이스 기판(12)이 연속되어 있는 제1방향(X)(도1(A) 및 도1(B)에서 가로방향)에 있어서 발광장치(1)는 예를 들면 0.4mm 이하의 치수를 구비한다. 제1방향(X)과 교차하는(여기에서는 직교한다) 제2방향(Y)(도1(A)에서 지면(紙面)으로부터 그 이면측을 향하는 방향, 도1(B)에서 세로방향)에 있어서 발광장치(1)는 예를 들면 0.2mm 이하의 치수를 구비한다. 제1방향(X) 및 제2방향(Y)과 교차하는(여기에서는 직교한다) 제3방향(Z)(도1(A)에서 세로방향)에 있어서 발광장치(1)는 예를 들면 0.3mm 이하의 치수를 구비한다.
제1베이스 기판(11) 및 제2베이스 기판(12)에는, 예를 들면 상기한 바와 같이 도전성을 구비하고 결정성장기판(結晶成長基板)으로서의 기능을 구비하는 실리콘 단결정기판(silicon 單結晶基板)이 사용되고 있다. 이 실리콘 단결정기판의 비저항치(比抵抗値)는 예를 들면 0.01Ωcm∼0.02Ωcm로 설정되어 있다. 제1베이스 기판(11) 및 제2베이스 기판(12)의 두께는, 기계적 강도를 확보하면서 박형화(薄型化)를 도모하고 또한 두께방향의 전기적 저항치 및 열적(熱的) 저항치를 대폭적으로 감소시키기 위하여 예를 들면 50㎛∼100㎛로 설정되어 있다. 또 제1베이스 기판(11) 및 제2베이스 기판(12)에는, 실리콘 단결정기판 이외에도 예를 들면 실리콘 다결정기판(silicon 多結晶基板), 화합물 반도체 기판, SiC 기판 등을 사용할 수 있다. 화합물 반도체 기판에는 적어도 GaAs 기판, GaP 기판, InP 기판 등이 포함된다.
제1베이스 기판(11)의 제1일측면(11S)과 제2베이스 기판(12)의 제2일측면(12S)은 그 전역(全域)에 걸쳐서 마주보고, 제1베이스 기판(11)과 제2베이스 기판(12)의 사이를 완전하게 분리하는 분리홈(31)이 구축되어 있다. 절연체(41)는 이 분리홈(31) 내에 매설되어 있다. 분리홈(31)에 있어서 홈의 폭은 예를 들면 20㎛∼80㎛로 설정되어 있다. 절연체(41)는 기본적으로는 제1베이스 기판(11)과 제2베이스 기판(12) 사이의 전기적인 절연에 사용되고 있고, 이 절연체(41)에는 예를 들면 감광성 폴리이미드 수지(感光性 polyimide 樹脂)가 사용되고 있다.
제1베이스 기판(11)의 제1주면(11A)(도1(A)에서 상측 표면)에 반도체 발광기능층(LED 소자부)(2)이 형성되어 있다. 반도체 발광기능층(2)은, 실시예1에 있어서 제1베이스 기판(11)의 제1주면(11A) 상에 형성된 제1주전극(21)과, 이 제1주전극(21) 상에 형성된 발광층(활성층(活性層))(22)과, 이 활성층(22) 상에 형성된 제2주전극(23)을 구비하고 있다.
제1주전극(21)은 n형 클래드층(n型 clad層)이다. 이 n형 클래드층은 발광층(22)의 밴드 갭(band gap)보다 큰 밴드 갭을 구비한다. 제1주전극(21)에는 예를 들면 n형 GaN 등의 질화물계 반도체층이 사용된다. 또 n형 클래드층은 반드시 GaN층으로 한정되는 것이 아니라, 그 이외의 AlInGaN, AlGaN 등의 다른 질화물 반도체층으로 치환할 수 있다. 실시예1에 있어서, 제1주전극(21)의 막 두께는 예를 들면 3㎛∼5㎛로 설정되어 있다.
여기에서 제1주전극(21)은, n형 클래드층 및 발광층(22)의 결정성(結晶性)을 높이기 위하여 버퍼층(buffer 層)을 포함하여도 좋다. 이 버퍼층은 예를 들면 질화물계 반도체로 구성된 n형 버퍼층으로서, n형 불순물이 도프(dope)된 AlN층과 n형 불순물이 도프된 GaN층을 교대로 반복하여 적층한 다층구조(多層構造)로 구성되어 있다. 반복하여 적층된 1개층의 AlN층 두께는 예를 들면 0.5nm∼5.0nm로 설정된다. 반복하여 적층된 1개층의 GaN층 두께는 예를 들면 5nm∼5500nm로 설정된다. 또 버퍼층은 AlN층과 GaN층의 다층구조에 한정되는 것이 아니라, AlN층을 대신하여 예를 들면 AlInN, AlGaN 및 AlInGaN 중 어느 하나로부터 선택된 질화물계 반도체층으로 치환할 수 있다. 또한 버퍼층의 GaN층을 대신하여 예를 들면 InGaN, AlInN, AlGaN 및 AlInGaN 중 어느 하나로부터 선택된 질화물계 반도체층으로 치환할 수 있다. 또한 버퍼층은, AlN층의 단층(單層), GaN층의 단층 등 질화물계 반도체의 단층구조로 구성하여도 좋다.
발광층(22)은 더블 헤테로 접합 LED(double hetero 接合 LED)를 구성하기 때문에, 제1주전극(n형 클래드층)(21)과 제2주전극(p형 클래드층)(23)의 사이에 형성된다. 발광층(22)은 예를 들면 InGaN 등의 질화물계 반도체층으로 구성되어 있다. 발광층(22)의 막 두께는 예를 들면 50nm∼100nm로 설정되어 있다.
또 도1(A)에 있어서 발광층(22)은 개략적으로 1개의 층으로 나타나 있지만, 실제로는 다중양자우물(MQW(Multiple Quantum Well)) 구조로 구성되어 있다. 또한 발광층(22)은, 단일양자우물(SQW(Single Quantum Well)) 구조 또는 단일의 반도체층으로 구성할 수 있다. 또한 제1주전극(21)과 제2주전극(23)을 직접 접합하여 발광층(22)을 생략할 수 있다.
제2주전극(23)은 p형 클래드층이다. 이 p형 클래드층은 발광층(22)의 밴드 갭보다 큰 밴드 갭을 구비한다. 제2주전극(23)에는 예를 들면 p형 GaN 등의 질화물계 반도체층이 사용된다. 또 p형 클래드층은 반드시 GaN층에 한정되는 것이 아니라, 그 이외의 AlInGaN, AlGaN 등의 다른 질화물계 반도체층으로 치환할 수 있다. 실시예2에 있어서, 제2주전극(23)의 막 두께는 예를 들면 0.15㎛∼0.60㎛로 설정되어 있다.
또 반도체 발광기능층(2)은 질화물계 반도체층에 한정되는 것이 아니라, ZnSe, ZnO 등의 아연계 반도체층이나 그 이외의 반도체층이어도 좋다. 즉 반도체 발광기능층(2)은 전기에너지를 빛에너지로 변환할 수 있는 기능을 구비하고 있으면 좋다.
제2주전극(23) 상에는 광투과성 도전막(光透過性 導電膜)(24)이 형성되어 있다. 광투과성 도전막(24)은 제2주전극(23)에 저저항(低抵抗)으로(오믹(ohmic)적으로) 접속되어 있다. 광투과성 도전막(24)에는 예를 들면 ITO층을 사용할 수 있다. 또한 광투과성 도전막(24)에는 예를 들면 Ni-Au 합금막을 사용할 수 있다. 이 광투과성 도전막(24)은 반도체 발광기능층(2)에 흐르는 전류분포의 균일화를 도모하는 기능을 구비한다. 또 전류분포의 균일화가 요구되지 않는 경우에는 광투과성 도전막(24)을 생략할 수 있다.
이 반도체 발광기능층(2)은 제1베이스 기판(11)의 제1주면(11A) 상에 제1주전극(21), 발광층(22) 및 제2주전극(23)을 직접 성막(成膜)하고 반도체 제조프로세스를 이용하여 가공(에칭가공(etching 加工))되어 있기 때문에, 반도체 발광기능층(2)의 평면 사이즈를 매우 미세하게 할 수 있다. 예를 들면 반도체 발광기능층(2)의 평면 사이즈를 120㎛ X 120㎛ ∼ 180㎛ X 180㎛로 설정할 수 있다.
반도체 발광기능층(2)의 표면 상 및 측면을 포함하는 제1베이스 기판(11)의 주면(11A) 상에는 절연막(絶緣膜)(5)이 형성되어 있고, 이 절연막(5)의 광투과성 도전막(24) 상에는 접속구멍(5H)이 형성되어 있다. 절연막(5)은 반도체 발광기능층(2)과 이 상층(上層)에 형성되는 배선(配線)(6)을 전기적으로 절연시키기 위하여 설치되어 있고, 이 절연막(5)에는 예를 들면 150nm ∼ 250nm의 막 두께를 구비하는 실리콘 산화막(silicon 酸化膜)을 사용할 수 있다. 절연막(5)은 반드시 실리콘 산화막에 한정되는 것이 아니라, 실리콘 질화막이나 실리콘 산화막과 실리콘 질화막을 적층한 복합막을 사용하여도 좋다.
배선(6)은 절연막(5) 상에 형성되어 있고, 배선(6)의 일단(一端)(우측 일단)은 접속구멍(5H)을 거쳐서 광투과성 도전막(24)을 통하여 제2주전극(23)에 전기적으로 접속되어 있고, 배선(6)의 타단(他端)(좌측 타단)은 제2베이스 기판(12)의 제3주면(12A)(도1(A)에서 상측 표면)에 전기적으로 접속되어 있다. 배선(6)으로는, 실시예1에 있어서 예를 들면 1㎛ ∼ 3㎛의 막 두께를 구비하는 Au 즉 박막배선(薄膜配線)을 사용할 수 있다. 또 실시예1에 있어서 제1베이스 기판(11)의 제1주면(11A)의 높이와 제2베이스 기판(12)의 제3주면(12A)의 높이는 동일하다. 또한 배선(6)은 Ti막 상에 Au막을 적층한 복합막을 사용할 수 있고, 특히 제2베이스 기판(12)에 고밀도로 불순물이 확산되어 있는 경우에는, 열처리를 필요로 하지 않아 배선(6)과 제2베이스 기판(12)의 접촉저항치(接觸抵抗値)를 감소시킬 수 있다.
밀봉체(7)는 반도체 발광기능층(2) 및 배선(6)을 피복하고, 제1베이스 기판(11)의 제1주면(11A) 상, 제2베이스 기판(12)의 제3주면(12A) 상 및 절연체(41) 상에 형성되어 있다. 이 밀봉체(7)는, 반도체 발광기능층(2)으로부터 발생하는 빛을 외부로 방사(放射)하기 위하여 투명성(透明性)을 구비하고 있다. 밀봉체(7)에는 예를 들면 에폭시 수지(epoxy 樹脂)를 사용할 수 있고, 밀봉체(7)에 있어서 제3방향(Z)의 두께는 예를 들면 100㎛ ∼ 300㎛로 설정되어 있다.
제1베이스 기판(11)의 제2주면(11B)(도1(A)에서 하측 이면)에는 제1단자(第一端子)(81)가 형성되어 있고, 이 제1단자(81)는 제1베이스 기판(11)을 통하여 반도체 발광기능층(2)의 제1주전극(21)에 전기적으로 접속되어 있다. 즉 제1베이스 기판(11)이 도전성을 구비하고 있기 때문에, 반도체 발광기능층(2)은 그 바로 아래의 제1베이스 기판(11)을 전류경로로서 이용하여 그 바로 더 아래의 제1단자(81)에 전기적으로 접속되어 있다. 제1베이스 기판(11)에 있어서 제1주면(11A)에 반도체 발광기능층(2)이 형성되어 있고 또한 제2주면(11B)에 제1단자(81)가 형성되어 있기 때문에, 제1베이스 기판(11)에 있어서 반도체 발광기능층(2)의 점유면적과 제1단자(81)의 점유면적을 중복시킴으로써 쌍방을 형성하기 위한 점유면적을 감소시킬 수 있다. 제1단자(81)에는, 전기전도성(電氣傳導性)이 우수하고 또한 실장 시에 있어서 땜납(solder)의 흡습성(吸濕性)이 우수한 예를 들면 기질 Ni층의 표면에 Au층을 형성한 복합막을 사용할 수 있다.
제2베이스 기판(12)의 제4주면(12B)(도1(A)에서 하측 이면)에는 제2단자(82)가 형성되어 있고, 이 제2단자(82)는 제2베이스 기판(12) 및 배선(6)을 통하여 반도체 발광기능층(2)의 제2주전극(23)에 전기적으로 접속되어 있다. 마찬가지로 제2베이스 기판(12)이 도전성을 구비하고 있기 때문에, 제2베이스 기판(12)은 전류경로로서 이용되고 있다. 제2단자(82)는 제1단자(81)와 동일한 구조이며 동일한 재료로 구성되어 있다.
제1단자(81)와 제2단자(82)의 사이에 있어서, 제1베이스 기판(11)의 제2주면(11B) 상, 제2베이스 기판(12)의 제4주면(12B) 상 및 절연체(41) 상에는 절연체(9)가 형성되어 있다. 이 절연체(9)에는 예를 들면 땜납에 대한 흡습성이 나쁜 솔더 레지스트막(solder resist膜)을 실용적으로 사용할 수 있다.
또한 발광장치(1)에 있어서는, 도1(B)에 나타나 있는 바와 같이 제1베이스 기판(11)의 제1일측면(11S) 이외의 다른 측면 구체적으로는 도면에 있어서 상측과 그 상측과 대향하는 하측의 측면, 제2베이스 기판(12)의 제2일측면(12S) 이외의 다른 측면 마찬가지로 도면에 있어서 상측과 그 상측과 대향하는 하측의 측면에 절연성 보호막(絶緣性 保護膜)(42)이 형성되어 있다. 이 절연성 보호막(42)은 제1베이스 기판(11)과 제2베이스 기판(12) 사이의 전기적인 단락(短絡) 특히 먼지나 이물질에 의한 단락을 방지하기 위하여 형성되어 있다. 실시예1에 있어서, 이 절연성 보호막(42)으로는 분리홈(31)에 매설된 절연체(41)와 동일한 재료가 사용되고, 절연성 보호막(42)의 측면으로부터의 두께는 예를 들면 30㎛ ∼ 40㎛로 설정되어 있다.
[발광장치의 제조방법]
상기의 실시예1에 관한 발광장치(1)의 제조방법은 아래와 같다. 우선 가장 먼저 베이스 기판(10)이 준비된다. 베이스 기판(10)은, 여기에서는 제1방향(X) 및 제2방향(Y)으로 복수의 발광장치(1)를 동시에 제조할 수 있는 실리콘 단결정 웨이퍼(silicon 單結晶 wafer)(반도체 웨이퍼)가 사용된다(도1(B) 및 도10 참조). 이 베이스 기판(10)의 두께는 예를 들면 500㎛ ∼ 1000㎛로 설정된다.
도2에 나타나 있는 바와 같이 베이스 기판(10)의 제1주면(11A)에 상당하는 영역 상에 반도체 발광기능층(2)이 형성된다. 이 반도체 발광기능층(2)은, 에피택셜 성장법(epitaxial 成長法)을 사용하여 제1주전극(21), 발광층(22), 제2주전극(23)의 각각을 순차적으로 성장시키고, 이들에 패터닝(patterning)을 함으로써 형성된다. 패터닝은 예를 들면 포토리소그래피(photolithography) 기술로 제작한 마스크(mask)를 사용하여, 반응성 이온 에칭(RIE) 등의 드라이 에칭(dry etching)에 의하여 이루어진다.
도3에 나타나 있는 바와 같이 반도체 발광기능층(2) 상에 광투과성 도전막(24)이 형성된다. 광투과성 도전막(24)은 예를 들면 스퍼터링법(sputtering 法)을 사용하여 성막되고, 패터닝을 함으로써 형성된다. 패터닝은, 상기와 동일하게 마스크를 사용하여 드라이 에칭에 의하여 이루어진다. 또한 반도체 발광기능층(2)은 이 광투과성 도전막(24)의 패터닝을 이용하여 패터닝 하여도 좋다.
도4 및 도10에 나타나 있는 바와 같이 복수의 발광장치(1)의 각각의 형성영역에 있어서, 제1베이스 기판(11)과 제2베이스 기판(12)의 사이에 상당하는 영역의 표면으로부터 이면에 이르지 않는 범위 내에 있어서 제2방향(Y)으로 연장되는 분리홈(31)이 형성된다. 실시예1에 있어서 분리홈(31)은, 다이스 블레이드(dies blade)를 사용하여 기계적 또는 물리적으로 베이스 기판(10)의 표면부분을 깎음으로써 형성된다. 분리홈(31)의 폭 치수는 상기한 바와 같이 예를 들면 20㎛∼80㎛로 설정되고, 깊이는 예를 들면 100㎛∼200㎛로 설정된다. 분리홈(31)이 형성되면, 제1베이스 기판(11)에 있어서 형성영역측 분리홈(31)의 내벽이 제1일측면(11S)이 되고, 제2베이스 기판(12)에 있어서 형성영역측 분리홈(31)의 내벽이 제2일측면(12S)이 된다.
이 분리홈(31)을 형성하는 공정과 동일한 공정에 있어서, 도10에 나타나 있는 바와 같이 제2방향(Y)으로 이웃하는 발광장치(1)의 형성영역 사이에 제1방향(X)으로 연장되는 절단용 홈(32)이 형성된다. 이 절단용 홈(32)은 분리홈(31)과 동일하게 다이스 블레이드를 사용하여 형성되고, 절단용 홈(32)의 폭 치수는 예를 들면 80㎛∼120㎛로 설정되고, 깊이는 분리홈(31)과 동일하게 예를 들면 100㎛∼200㎛로 설정된다.
도5에 나타나 있는 바와 같이 분리홈(31) 내에 절연체(41)가 매설됨과 아울러, 도면에는 나타내지 않았지만 절연체(41)와 동일한 공정에 있어서 동일한 재료의 절연성 보호막(42)이 절단용 홈(32) 내에 매설된다. 절연체(41) 및 절연성 보호막(42)은 예를 들면 감광성 폴리이미드막을 도포(塗布)하고, 이 감광성 폴리이미드막에 패터닝을 하여 분리홈(31) 내 및 절단용 홈(32) 내에 감광성 폴리이미드막을 잔존시킴으로써 형성된다. 패터닝에는 노광처리(露光處理) 및 현상처리(現像處理)가 포함된다. 여기에서 절연체(41)의 상면은 분리홈(31)의 개구(開口) 높이와 일치시킬 필요는 없고, 오히려 기계적 강도를 높이는 관점 및 전류 리크 패스(電流 leak pass)의 경로 길이를 확보하는 관점으로부터, 절연체(41)의 상부는 분리홈(31)의 개구로부터 돌출시키는 것이 바람직하다.
이 후에 반도체 발광기능층(2) 및 제1베이스 기판(11)의 제1주면(11A)에 상당하는 영역을 덮는 절연막(5)이 형성되고, 이 절연막(5)에 있어서 반도체 발광기능층(2) 상에 접속구멍(5H)이 형성된다(도6 참조). 도6에 나타나 있는 바와 같이 일단(一端)이 접속구멍(5H)을 통하여 반도체 발광기능층(2)에 전기적으로 접속되고 또한 타단(他端)이 제2베이스 기판(12)에 있어서 제3주면(12A)의 형성영역에 전기적으로 접속된 배선(6)이 절연막(5) 상에 형성된다.
도7에 나타나 있는 바와 같이 반도체 발광기능층(2) 및 배선(6)을 피복하는 밀봉체(7)가 베이스 기판(10) 상에 형성된다. 밀봉체(7)는 예를 들면 성형금형 내에 투명성을 구비하는 에폭시 수지를 충전(充塡)하고, 이 에폭시 수지를 베이스 기판(10)에 삽입함으로써 형성된다. 또한 밀봉체(7)는, 투명성을 구비하는 에폭시 수지를 스핀코트(spin coat)에 의하여 도포하여 경화(硬化)시킴으로써 형성하여도 좋다.
도8에 나타나 있는 바와 같이 베이스 기판(10)의 이면, 즉 제1베이스 기판(11)에 있어서 제2주면(11B)의 영역 및 제2베이스 기판(12)에 있어서 제4주면(12B)의 영역에 백 그라인드(back grind) 처리를 하고 이들 영역을 두께방향(제3방향(Z))으로 깎아서, 박형화(薄型化) 된 베이스 기판(10A)이 형성된다. 백 그라인드 처리는 분리홈(31) 내에 매설된 절연체(41)에 도달할 때까지 이루어진다. 최종적인 베이스 기판(10A)의 두께는 상기한 바와 같이 예를 들면 50㎛∼100㎛이다. 백 그라인드 처리가 종료되면, 1개의 발광장치(1)의 형성영역에 있어서 베이스 기판(10A)은 분리홈(31)을 경계로 하여 제1베이스 기판(11) 및 제2베이스 기판(12)으로 분리된다.
도9에 나타나 있는 바와 같이 제1베이스 기판(11)의 제2주면(11B) 상에 제1단자(81)가 형성됨과 아울러, 제2베이스 기판(12)의 제4주면(12B) 상에 제2단자(82)가 형성된다. 제1단자(81) 및 제2단자(82)는 예를 들면 스퍼터링법을 사용하여 Ni막을 성막하고, 계속하여 도금법(鍍金法)을 사용하여 Au막을 성막하고, 이들에 패터닝을 함으로써 형성된다. 패터닝은 포토리소그래피 기술에 의하여 제작된 마스크를 사용하여 에칭을 한다. 또한 제1단자(81) 및 제2단자(82)는 미리 마스크를 제작하고, 이 후에 Ni막 및 Au막을 성막하고, 불필요한 영역의 마스크와 그 위의 Ni막 및 Au막을 제거하는 리프트 오프법(lift-off method)을 사용하여 형성하여도 좋다. 계속하여 제1베이스 기판(11)의 제2주면(11B) 상 및 제2베이스 기판(12)의 제4주면(12B) 상에 있어서, 제1단자(81) 및 제2단자(82) 사이에 절연체(9)가 형성된다(도1(A) 참조).
도11에 나타나 있는 바와 같이 가상적으로 나타나 있는 스크라이브 라인(scribe line)(다이싱 라인(dicing line))(33 및 34)을 따라 베이스 기판(10A)에 스크라이브 처리가 이루어져서, 베이스 기판(10A)으로부터 분할된 복수의 발광장치(1)가 제작된다. 스크라이브 라인(33)은, 제2방향(Y)으로 이웃하는 발광장치(1)에 있어서 제1베이스 기판(11) 사이 및 제2베이스 기판(12)의 사이를 제1방향(X)으로 연장시키는 라인이다. 이 스크라이브 라인(33)은 정확히 절단용 홈(32)과 일치하고 있고, 이 절단용 홈(32)의 폭 치수보다 작은 폭 치수를 구비한다. 따라서 스크라이브 라인(33)에 있어서 분리된 각각의 발광장치(1)의 제1베이스 기판(11)의 측면 및 제2베이스 기판(12)의 측면에는 절단용 홈(32)에 매설된 절연성 보호막(42)의 일부가 잔존하여 형성된 상태 그대로이다. 바꾸어 말하면 제1베이스 기판(11)의 측면 및 제2베이스 기판(12)의 측면에 절연성 보호막(42)이 형성되도록 스크라이브 라인(33)의 폭 치수에 비하여 절단용 홈(32)의 홈 치수를 미리 크게 설정하고, 절단용 홈(32) 내에 여분으로 절연성 보호막(42)이 충전되어 있다. 스크라이브 라인(34)은, 발광장치(1)의 제1베이스 기판(11)과 그 제1베이스 기판(11)과 제1방향(X)으로 이웃하는 다른 발광장치(1)의 제2베이스 기판(12)의 사이를 제2방향(Y)으로 연장하는 라인이다.
이 스크라이브 처리가 종료되면, 복수의 발광장치(1)가 완성된다.
[발광장치의 특징]
이와 같이 구성되는 발광장치(1)에 있어서는, 제1베이스 기판(11)의 제1주면(11A) 상에 반도체 발광기능층(2)을 형성하고, 이 제1베이스 기판(11)을 그대로 패키지 기판으로서 사용하였기 때문에, 반도체 발광기능층(2) 그 자체의 기계적 강도를 배려할 필요가 없어 반도체 발광기능층(2)의 평면 사이즈를 축소할 수 있다. 또한 제1베이스 기판(11)의 제1주면(11A) 상에 반도체 발광기능층(2)을 적층한 이 구조를 그대로 이용하고 있기 때문에, 제1베이스 기판(11)과 반도체 발광기능층(2)의 얼라인먼트(alignment)를 할 필요가 없다. 또한 제1베이스 기판(11)이 도전성을 구비하고, 제1베이스 기판(11)의 제1주면(11A)에 반도체 발광기능층(2)의 제1주전극(21)을 적층하면서 전기적으로 접속되어 있기 때문에, 쌍방의 전기적인 접속에 필요한 영역을 감소시킬 수 있다. 또한 제1베이스 기판(11)의 제1주면(11A) 상에 반도체 발광기능층(2)을 형성하고, 제1베이스 기판(11)의 이면이 되는 제2주면(11B) 상에 반도체 발광기능층(2)의 영역과 중복시켜서 제1단자(81)를 형성하고 있기 때문에, 쌍방의 배치에 필요로 하는 영역을 감소시킬 수 있다. 따라서 차세대의 모바일 기기에 있어서 필요로 되는 발광장치(1)의 소형화를 실현할 수 있다.
또한 발광장치(1)의 제조방법에 있어서는, 다이싱 처리까지의 공정에 있어서 대부분의 패키지 구조를 제작할 수 있어, 반도체 발광기능층(2)의 반송, 다이본딩(die bonding) 등의 조립공정을 필요로 하지 않기 때문에, 대폭적으로 조립공정수를 감소시킬 수 있다. 이 결과 제조상의 수율을 향상시킬 수 있고 또한 제조비용을 감소시킬 수 있다.
(실시예2)
본 발명의 실시예2는, 상기의 실시예1에 관한 발광장치(1)에 있어서 반도체 발광기능층(2)의 제2주전극(23)과 제2베이스 기판(12)의 접속구조 및 분리홈(31) 내의 절연체(41) 재료를 변화시킨 예를 설명하는 것이다.
[발광장치의 디바이스 구조]
도12에 나타나 있는 바와 같이 실시예2에 관한 발광장치(1)는, 기본적으로는 상기의 실시예1에 관한 발광장치(1)의 구조와 동등한 구조를 구비하지만, 반도체 발광기능층(2)의 제2주전극(23)과 제2베이스 기판(12)의 제3주면(12A)을 접속하는 배선(6)으로서 와이어를 사용하고 있다. 특별하게 재료를 한정하는 것은 아니지만, 와이어로는 예를 들면 Au 와이어가 사용되고 있다.
또한 배선(6)을 와이어로 하였기 때문에, 본딩 시의 충격을 흡수하면서 본더빌리티(bondability)를 향상시키기 위하여 광투과성 도전막(24) 상에는 패드전극(pad 電極)(25)이 형성되어 있고, 제2베이스 기판(12)의 제3주면(12A) 상에는 패드전극(26)이 형성되어 있다. 패드전극(25, 26)의 각각은 예를 들면 Ni막 상에 Au막을 적층한 복합막으로 형성되어 있다.
또한 제1베이스 기판(11)과 제2베이스 기판(12) 사이의 분리홈(31)에는 밀봉체(7)의 일부가 절연체(41)로서 매설되어 있다.
[발광장치의 제조방법]
실시예2에 관한 발광장치(1)의 제조방법은 아래와 같다. 상기의 실시예1에 관한 발광장치(1)의 제조방법에 있어서 도3에 나타나 있는 공정 후에, 도13에 나타나 있는 바와 같이 반도체 발광기능층(2) 상이고 광투과성 도전막(24) 상에 패드전극(pad 電極)(25)이 형성됨과 아울러, 제2베이스 기판(12)의 제3주면(12A) 상에 패드전극(26)이 형성된다.
상기의 도4에 나타나 있는 공정과 마찬가지로, 도14에 나타나 있는 바와 같이 베이스 기판(10)과 분리홈(31)(및 절단용 홈(32))이 형성된다.
계속하여 패드전극(25)과 패드전극(26)의 사이가 배선(6)에 의하여 전기적으로 접속된다. 배선(6)으로는 상기한 바와 같이 와이어가 사용되고, 예를 들면 초음파 진동(超音波 振動)에 열압착(熱壓着)을 병용한 본딩법(bonding法)을 사용하여 이 와이어의 본딩이 이루어진다(도15 참조).
상기의 도7에 나타나 있는 공정과 마찬가지로, 도15에 나타나 있는 바와 같이 밀봉체(7)가 형성된다. 이 밀봉체(7)의 일부는 분리홈(31)에 매설되어 절연체(41)로서 사용된다. 도면에 나타내지 않았지만 절단용 홈(32)에도 밀봉체(7)의 다른 일부가 매설되고, 이 다른 일부는 절연성 보호막(42)으로서 사용된다.
상기의 도8에 나타나 있는 공정과 마찬가지로, 도16에 나타나 있는 바와 같이 베이스 기판(10)의 이면에 백 그라인드 처리가 이루어져서 베이스 기판(10)이 박형화 된 베이스 기판(10A)이 됨과 아울러, 제1베이스 기판(11) 및 제2베이스 기판(12)이 형성된다. 백 그라인드 처리는 마찬가지로 절연체(41)에 도달할 때까지 이루어진다.
상기의 도9에 나타나 있는 공정과 마찬가지로, 도17에 나타나 있는 바와 같이 제1베이스 기판(11)의 제2주면(11B)에 제1단자(81)가 형성됨과 아울러, 제2베이스 기판(12)의 제4주면(12B)에 제2단자(82)가 형성된다.
그리고 상기의 실시예1에 관한 발광장치(1)의 제조방법과 마찬가지로 이 후에 절연체(9)를 형성하고, 스크라이브 처리를 함으로써 실시예2에 관한 발광장치(1)를 완성시킬 수 있다.
[발광장치의 특징]
이렇게 구성되는 실시예2에 관한 발광장치(1) 및 그 제조방법에 있어서는, 기본적으로는 실시예1에 관한 발광장치(1) 및 그 제조방법에 의하여 얻어지는 효과와 동일한 효과를 얻을 수 있다. 또한 실시예2에 관한 발광장치(1)에 있어서는, 배선(6)으로서 와이어가 사용되고 있기 때문에, 박막배선과 같이 기질 절연막(5) 및 접속구멍(5H)을 필요로 하지 않는 간이한 접속구조를 실현할 수 있다.
또한 분리홈(31)에 매설되는 절연체(41)(및 절단용 홈(32)에 매설되는 절연성 보호막(42))가 밀봉체(7)를 이용하여 구성되어 있기 때문에, 절연체(41)(및 절연성 보호막(42))에 상당하는 부품수를 감소시켜서 간이한 구조를 실현할 수 있다.
또한 실시예2에 관한 발광장치(1)의 제조방법에 있어서는, 특히 밀봉체(7)를 형성하는 공정에 의하여 분리홈(31)에 매설되는 절연체(41)(및 절단용 홈(32)에 매설되는 절연성 보호막(42))를 형성할 수 있기 때문에, 공정수를 감소시킬 수 있다.
(기타의 실시예)
상기한 바와 같이 본 발명을 실시예1, 그 변형예인 실시예2에 의하여 기재하였지만, 이러한 실시의 일부를 이루는 설명 및 도면은 본 발명을 한정하는 것이 아니다. 본 발명은 여러 가지 대체 실시예, 실시예 및 운용기술에 적용할 수 있다. 예를 들면 상기의 실시예 등에 있어서, 발광장치(1)의 반도체 발광기능층(2)은 제1주전극(21), 발광층(22), 제2주전극(23)의 각각을 순차적으로 적층한 구조로 하였지만, 본 발명은 발광층(22) 상에 제1주전극(21) 및 제2주전극(23)을 형성하고, 반도체 발광기능층(2)의 표면측으로부터만 배선(6)을 인출하여도 좋다. 또한 상기의 실시예 등에 있어서, 발광장치(1)는 LED의 경우를 예로 하여 설명하였지만, 본 발명은 Laser를 구비하는 발광장치에 적용할 수 있다.
본 발명은, 소형화를 실현할 수 있는 발광장치 및 그 제조방법에 널리 적용할 수 있다.
1 : 발광장치
10 : 베이스 기판
11 : 제1베이스 기판 11A : 제1주면
11B : 제2주면 11S : 제1일측면
12 : 제2베이스 기판 12A : 제3주면
12B : 제4주면 12S : 제2일측면
2 : 반도체 발광기능층 21 : 제1주전극
22 : 발광층 23 : 제2주전극
31 : 분리홈 32 : 절단용 홈
33, 34 : 스크라이브 라인 41 : 절연체
42 : 절연성 보호막 6 : 배선
7 : 밀봉체 81 : 제1단자
82 : 제2단자

Claims (6)

  1. 도전성(導電性)을 구비하고, 제1주면(第一主面), 그것과 대향(對向)하는 제2주면 및 상기 제1주면으로부터 상기 제2주면에 이르는 제1일측면(第一一側面)을 구비하는 제1베이스 기판(first base 基板)과,
    도전성을 구비하고, 제3주면, 그것과 대향하는 제4주면 및 상기 제3주면으로부터 상기 제4주면에 이르는 제2일측면을 구비하고, 상기 제1일측면으로부터 이간(離間)되고 상기 제1일측면에 상기 제2일측면을 대향시켜서 설치된 제2베이스 기판(second base 基板)과,
    상기 제1베이스 기판의 상기 제1일측면과 상기 제2베이스 기판의 제2일측면 사이에 형성된 절연체(絶緣體)와,
    상기 제1베이스 기판의 상기 제1주면 상에 형성되고, 상기 제1베이스 기판에 전기적으로 접속된 제1주전극(第一主電極), 상기 제2베이스 기판의 상기 제3주면에 전기적으로 접속된 제2주전극 및 상기 제1주전극과 상기 제2주전극에 전기적으로 접속된 발광층(發光層)을 구비하는 반도체 발광기능층(半導體 發光機能層)과,
    상기 반도체 발광기능층을 피복하고, 상기 제1베이스 기판의 상기 제1주면 상 및 상기 제2베이스 기판의 상기 제3주면 상에 형성된 밀봉체(密封體)를
    구비하는 것을 특징으로 하는 발광장치(發光裝置).
  2. 제1항에 있어서,
    상기 반도체 발광기능층의 상기 제2주전극과 상기 제2베이스 기판의 상기 제3주면 사이는, 상기 제1베이스 기판, 상기 반도체 발광기능층의 상기 발광층 및 상기 제1주전극은 전기적으로 절연된 박막배선(薄膜配線) 또는 와이어(wire) 중 어느 하나의 배선에 의하여 전기적으로 접속되는 것을 특징으로 하는 발광장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1베이스 기판에 있어서 상기 제1일측면 이외의 다른 측면의 일부 및 상기 제2베이스 기판에 있어서 상기 제2일측면 이외의 다른 측면의 일부에 절연성 보호막(絶緣性 保護膜)이 형성되어 있는 것을 특징으로 하는 발광장치.
  4. 제1항 내지 제3항 중의 어느 한 항에 있어서,
    상기 제1베이스 기판의 상기 제2주면에 땜납 흡습성(solder 吸濕性)을 구비하는 제1단자(第一端子)가 형성되어 있고, 상기 제2베이스 기판의 상기 제4주면에 땜납 흡습성을 구비하는 제2단자가 형성되어 있는 것을 특징으로 하는 발광장치.
  5. 제1주면, 그것과 이간하는 제3주면, 상기 제1주면과 대향하는 제2주면 및 상기 제3주면과 대향하는 제4주면을 구비하는 베이스 기판에 있어서,
    상기 제1주면 상에 이 제1주면에 전기적으로 접속된 제1주전극, 그것에 전기적으로 접속된 발광층 및 그것에 전기적으로 접속된 제2주전극을 구비하는 반도체 발광기능층을 형성하는 공정과,
    상기 베이스 기판의 상기 제1주면과 상기 제3주면의 사이에 있어서, 상기 제1주면 및 상기 제3주면으로부터 상기 제2주면 및 상기 제4주면까지 이르지 않는 분리홈(分離 groove)을 형성하는 공정과,
    상기 분리홈 내에 절연체를 매설하는 공정과,
    상기 제2주전극과 상기 제3주면의 사이를 전기적으로 접속하는 배선을 형성하는 공정과,
    상기 제1주면 상 및 상기 제2주면 상에 상기 반도체 발광기능층을 피복하는 밀봉체를 형성하는 공정과,
    상기 베이스 기판의 상기 제2주면 및 상기 제4주면을 상기 절연체가 노출될 때까지 제거하고, 상기 분리홈을 경계로 하여 상기 베이스 기판을 상기 제1주면 및 상기 제2주면을 구비하는 제1베이스 기판과 상기 제3주면 및 상기 제4주면을 구비하는 제2베이스 기판으로 분리하는 공정을
    구비하는 것을 특징으로 하는 발광장치의 제조방법.
  6. 제5항에 있어서,
    서로 다른 제1방향 및 제2방향으로 상기 베이스 기판을 복수 배열하여 일체화(一體化) 된 웨이퍼에 있어서, 상기 베이스 기판의 상기 제1방향의 상기 제1주면과 상기 제3주면의 사이에 분리홈을 형성함과 아울러, 상기 베이스 기판의 상기 제2방향으로 이웃하는 동일한 종류의 상기 제1주면 사이 및 상기 제3주면 사이에 절단용 홈(切斷用 groove)을 형성하는 공정과,
    상기 분리홈 내 및 상기 절단용 홈 내에 상기 절연체를 매설하는 공정과,
    상기 베이스 기판을 상기 제1베이스 기판 및 상기 제2베이스 기판으로 분리하는 공정 후에, 상기 베이스 기판의 상기 제1베이스 기판과 상기 제1방향으로 이웃하는 다른 상기 베이스 기판의 상기 제2베이스 기판 사이를 상기 제2방향으로 절단함과 아울러, 상기 절단용 홈 내를 그 홈 폭보다 작은 절단 폭으로 상기 제1방향으로 절단하고, 이 절단 단면(斷面)에 상기 절연체의 일부를 절연성 보호막으로서 잔존시키는 공정을
    더 구비한 것을 특징으로 하는 발광장치의 제조방법.
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