KR20100130960A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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다카히토 다카야나기
유코 야마다
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츠기오 마스다
츠카사 아이바
후미토모 다카노
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혼다 기켄 고교 가부시키가이샤
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Abstract

제1 금속판 및 제2 금속판을 절연 기판의 양 표면에 각각 접합하여 형성되는 회로 기판과, 제1 솔더를 통해 제1 금속판의 외표면에 접합되는 적어도 하나의 반도체 소자와, 제2 솔더를 통해 제2 금속판의 외표면에 접합되는 방출 베이스판을 포함하는 반도체 장치를 제공하며, 제1 솔더 및 제2 솔더는 같은 종류의 솔더 재료로 구성되고, 상기 절연 기판의 두께에 대한 제1 금속판과 제2 금속판의 두께합의 비는 제1 솔더 및 제2 솔더 각각의 온도 응력에 대한 내구성을 확보하기 위하여 1.5∼5.5의 범위 내에 설정된다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 절연 기판의 양면에 각각 금속판을 접합하여 얻어진 회로 기판과, 제1 솔더를 통해 한쪽 금속판의 외표면에 접합된 적어도 하나의 반도체 소자와, 제2 솔더를 통해 다른쪽 금속판의 외표면에 접합된 방출 베이스판을 포함하는 반도체 장치에 관한 것이다.
반도체 장치, 예컨대 모터 구동 제어 시스템에 이용되는 전력 모듈은 전력 상승에 따른 충분한 절연 특성 및 방출 특성을 구비해야 한다. 이러한 이유에서, 세라믹으로 형성된 절연 기판은, 납계 솔더(lead based solder)의 접합부가 다시 용융되는 것을 막기 위해서, 용융 온도가 높은 납계 솔더를 통해 전력 반도체 소자를 그 절연 기판의 한쪽 표면에 접합된 제1 동판에 접합하고 후속하여 비교적 용융 온도가 낮은 주석-납계 공융 솔더(tin-lead based eutectic solder)를 통해 방출 베이스판을 그 절연 기판의 다른쪽 표면에 접합하는데 이용된다.
한편, 최근에 환경 보호를 위해 솔더 재료가 무연(lead-free)으로 진보되고 있다. 무연 솔더의 용융 온도는 주석-납계 공융 솔더의 용융 온도보다는 높고 납계 솔더의 용융 온도보다는 낮다. 그렇기 때문에, 무연 솔더를 이용하여 종래의 기술로 솔더 접합을 수행한다면 방출 베이스판을 접합하는 공정에 있어서 먼저 접합된 소자측 솔더 접합부가 열에 의해 다시 용융되어, 접합 신뢰성이 상당히 저하되는 문제가 있다.
또한, 무연 솔더는 납계 또는 주석-납계 솔더보다 단단하다. 그렇기 때문에, 균열이 한번 발생하면 급속히 진전되어 내구성의 저하를 초래한다는 문제가 있다.
그러므로, 전자의 문제를 해결하기 위하여 서로 용융 온도가 다른 2가지 종류의 무연 솔더를 이용하여 반도체 소자를 방출 베이스판에 접합하는 기술(예컨대, JP-A-2006-237057 참조) 및 후자의 문제를 해결하기 위하여 비스무스 또는 인듐 등의 희유 금속(rare metal)을 무연 솔더에 첨가하여 내구성을 향상시키는 기술(예컨대, JP-A-2007-141948 참조)이 알려져 있다. 또한, 전력 모듈의 구조를 많이 변경하고 솔더 접합부를 몰딩 수지로 경화시켜 수지 밀봉을 수행하는 특수 기술도 알려져 있다.
그러나, JP-A-2006-237057에 개시된 기술에서는, 서로 용융 온도가 다른 2가지 종류의 무연 솔더를 특별히 선택해서 준비하여, 또 반도체 소자의 절연 기판에의 접합과 방출 베이스판의 접합을 위해 그 2가지 종류의 솔더를 적절하게 이용해야 한다. 따라서 전체적으로 취급이 복잡하다. 또한, JP-A-2007-141948에 개시된 기술에서는 특히 무연 솔더에 대한 첨가 재료로서 고가의 희유 금속을 이용해야 한다. 결국, 양 기술 모두, 재료 비용 또는 관리 비용이 돌연 상승하고, 또 제조 공정이 강제로 변경되어, 비용이 상당히 증가한다는 문제가 있다.
이러한 상황을 고려하여, 본 발명의 목적은 종래의 기술보다 비용이 더 저렴하고 종래의 통상적이고 일반적인 모듈 구조로 솔더 접합부의 접합 신뢰성을 확보할 수 있는 반도체 장치 및 그 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명의 제1 양태에 따르면,
제1 금속판(M1) 및 제2 금속판(M2)을 절연 기판(C)의 양 표면에 각각 접합하여 형성되는 회로 기판(P)과,
제1 솔더(H1)를 통해 상기 제1 금속판(M1)의 외표면에 접합되는 적어도 하나의 반도체 소자(S, S')와,
제2 솔더(H2)를 통해 상기 제2 금속판(M2)의 외표면에 접합되는 방출 베이스판(B)을 포함하는 반도체 장치를 제공하고,
상기 제1 솔더(H1) 및 제2 솔더(H2)는 같은 종류의 솔더 재료로 구성되며,
상기 절연 기판(C)의 두께(tC)에 대한 상기 제1 금속판(M1)과 제2 금속판(M2)의 두께합(tM)의 비(a)는 상기 제1 솔더 및 제2 솔더(H1, H2) 각각의 온도 응력에 대한 내구성을 확보하기 위하여 1.5∼5.5의 범위 내에 설정된다.
본 발명의 제2 양태에 따르면, 제1 양태에 따른 반도체 장치를 제공하며,
상기 제1 솔더(H1) 및 제2 솔더(H2)는 SnCu계, SnAg계 또는 SnAgCu계 합금으로 형성된 무연 솔더이며 희유 금속을 포함하지 않는 것이다.
본 발명의 제3 양태에 따르면, 제1 금속판(M1) 및 제2 금속판(M2)을 절연 기판(C)의 양 표면에 각각 접합하여 형성되는 회로 기판(P)과, 상기 제1 솔더(H1)를 통해 제1 금속판(M1)의 외표면에 접합되는 적어도 하나의 반도체 소자(S, S')와, 제2 솔더(H2)를 통해 상기 제2 금속판(M2)의 외표면에 접합되는 방출 베이스판(B)을 포함하는 반도체 장치를 제조하는 방법을 제공하며,
상기 방법은,
상기 절연 기판(C)의 두께(tC)에 대한 상기 제1 금속판(M1)과 제2 금속판(M2)의 두께합(tM)의 비(a)를, 상기 제1 및 제2 솔더(H1, H2) 각각의 온도 응력에 대한 내구성이 확보되는 미리 정해진 범위 내에서 설정하는 식으로 상기 회로 기판(P)을 제조하는 단계와,
상기 제1 솔더(H1)를 통해 상기 회로 기판(P)의 제1 금속판(M1)의 외표면에 상기 반도체 소자(S, S')를 접합하기 위한 처리와, 상기 제2 솔더(H2)를 통해 상기 제2 금속판(M2)의 외표면에 상기 베이스판(B)을 접합하기 위한 처리를 동일한 가열 조건으로 동시에 실행하는 단계를 포함하며,
상기 제1 솔더(H1) 및 제2 솔더(H2)는 같은 종류의 무연 솔더 재료로 구성되는 것이다.
본 발명의 제4 양태에 따르면, 상기 제3 양태에 따른 반도체 장치 제조 방법을 제공하며,
상기 비(a)는 1.5∼5.5의 범위 내에 있는 것이다.
본 발명의 제5 양태에 따르면, 제3 양태 또는 제4 양태에 따른 반도체 장치 제조 방법을 제공하며,
상기 제1 솔더(H1) 및 제2 솔더(H2)는 SnCu계, SnAg계 또는 SnAgCu계 합금으로 형성되며 희유 금속을 포함하지 않는 것이다.
본 발명의 제6 양태에 따르면, 제3 양태 또는 제4 양태에 따른 반도체 장치 제조 방법을 제공하며,
상기 처리들은 리플로우로(爐)에서 240℃∼320℃의 리플로우 온도로 수행되는 것이다.
본 발명에서, "같은 종류의 무연 솔더 재료"는 같은 합금으로 형성된 무연의 주성분을 갖는 무연 솔더 재료를 가리킨다. 예컨대, SnCu계, SnAg계 및 SnAgCu계 합금 중에서 선택된 무연 솔더 재료가 이용된다. 본 발명에서, "같은 종류의 무연 솔더 재료"는 선택적으로 첨가물을 포함할 수 있다. 첨가물이 포함되면, 제1 및 제2 솔더에 있어서 포함된 첨가물의 조성 및 첨가량은 같을 수도 다를 수도 있다. 어느 경우에도, 제1 및 제2 솔더에 있어서 첨가물의 조성 및 첨가량을, 제1 및 제2 솔더 간의 용융점차가 20℃와 같거나 작게(보다 상세하게는 가열 조건이 JP-A-2006-237057에서와 같이 변경될 필요가 없는 범위에서) 선택하는 것이 바람직하다.
본 발명의 제1, 제3 및 제4 양태에 따르면, 수지 밀봉과 같은 특별한 기술을 채용하는 일 없이 그리고 희유 금속과 같은 고가의 첨가 재료가 추가되는 특정 솔더 재료를 이용하는 일 없이, 회로 기판의 양 표면 상의 제1 및 제2 동판을 반도체 장치 내의 소자 및 베이스판 각각에 접합하기 위한 접합부의 내구 신뢰성을 충분히 확보하는 것이 가능하다. 또한, 양쪽 솔더 접합부에 대해 같은 종류의 솔더 재료를 이용함으로써 접합 처리를 동시에 수행하는 것이 가능하다. 따라서, 접합 작업을 쉽게, 신속하게, 그리고 효율적으로 수행하는 것이 가능하다. 이에, 양쪽 솔더 접합부의 내구 신뢰성을 확보하면서 재료 비용 또는 단계의 감소를 통해 비용 절감을 달성하는 것이 가능하다.
또한, 본 발명의 제2 및 제5 양태에 따르면, 양쪽 솔더 접합부에 저가의 납-주석 솔더를 이용하는 것이 가능하다. 또한, 저가의 무연 솔더를 이용하는 경우에도, 접합부의 내구 신뢰성을 확보하면서 재료 비용 또는 단계의 감소를 통해 비용 절감을 달성하는 것이 가능하다.
또, 본 발명의 제6 양태에 따르면, 리플로우로에서 전체 솔더가 균일하게 용융되는 가열 온도에서 각각의 솔더를 동시에 가열해 용융하는 것이 가능하며, 반도체 소자에 대한 접합부의 내구 신뢰성을 얻음으로써, 접합 처리를 정밀하게 수행한다.
이제, 본 발명의 다양한 특징들을 구현하는 일반적인 구조에 대해서 도면을 참조하여 설명한다. 도면 및 관련 설명은 발명의 실시형태를 예시하기 위해 제공되는 것이며 이것에 의해 발명의 범위가 한정되지 않는다.
도 1은 본 발명의 예에 따른 전력 모듈의 주요부를 도시하는 단면도이다.
도 2의 전력 모듈의 주요부를 도시하는 분해도이다.
도 3은 방출 베이스판측의 솔더 열에 의한 균열 진전의 분석 결과를 나타내는 그래프이다.
도 4는 전력 모듈의 솔더 접합부에 대한 열 피로 분석을 통해 코핀-맨슨 법칙(Coffin-Manson rule)을 이용하여 생성된 변형과 온도 사이클 수 간의 관계를 나타내는 그래프이다.
도 5는 회로 기판의 평균 열팽창 계수(αave)와 사이클 수 간의 관계를 나타내는 그래프이다.
도 6은 회로 기판의 평균 열팽창 계수(αave)와, 절연 기판의 판 두께(tC)에 대한 회로 기판의 양쪽 동판의 판 두께합(tM)의 비 "a"와의 관계를 나타내는 그래프이다.
도 7은 회로 기판의 동판 두께와 사이클 수 간의 관계를 나타내는 그래프이다.
이하, 본 발명에 따른 다양한 실시형태들에 대해서 첨부 도면을 참조하여 설명한다.
본 발명에 따른 실시형태를 첨부 도면을 참조하여 후술한다.
먼저, 도 1과 도 2를 참조하면, 반도체 장치로서 기능하는 전력 모듈(PM)은, 제1 및 제2 금속판인 제1 및 제2 동판(M1 및 M2)을, 주재료로서 질화규소 등의 세라믹 재료를 포함하는 절연 기판(C)의 양 표면 상에 일체적으로 접합하여 형성되는 회로 기판(P)과, 제1 솔더(H1)를 통해 제1 동판(M1)의 외표면에 접합된 적어도 하나의 반도체 소자(S 또는 S')와, 구리로 형성되며 제2 솔더(H2)를 통해 제2 동판(M2)의 외표면에 접합된 방출 베이스판(B)을 포함한다. 솔더(H1 및 H2) 각각은 무연 솔더 재료로 구성된다.
회로 기판(P)의 구조는 종래에 알려져 있는 DCB 기판의 구조와 기본적으로 동일하다.
또한, 제1 및 제2 솔더(H1 및 H2)로는, 같은 종류의 무연 솔더 재료, 예컨대 SnCu계, SnAg계 또는 SnAgCu계 합금인 저가의 무연 솔더 재료가 이용되며, 첨가물을 포함하지 않거나 Ni, Co 및 Ge 중 적어도 하나인 첨가물을 포함한다. 내구성을 향상시키기 위한 고가의 첨가물, 예컨대 비스무스나 인듐과 같은 희유 금속은 첨가되지 않는다. 무연 솔더의 용융 온도는 주석-납계 공용 솔더의 용융 온도보다는 높고 납계 솔더의 용융 온도보다는 낮다.
추가적으로, 이하는 본 발명자가 분석의 결과로서 발견한 것이다. SnCu계, SnAg계 또는 SnAgCu계 무연 솔더 재료가 반도체 소자(S 및 S')측의 제1 솔더(H1)로서 이용되는 경우, 그 재료는 용융 온도(대략 220℃)가 소자의 동작 온도(160℃ 이하)보다 충분히 높으며, 종래의 납계 고용융 솔더와 같이 반도체 소자의 이용에 따른 발열에 의해 다시 용융되는 일은 없다. 또, 무연 솔더 재료가 방출 베이스판(B)측의 제2 솔더(H2)로서 이용되는 경우, 종래의 주석-납계 공융 솔더가 이용되는 경우보다 내열성이 더욱 크게 향상될 것으로 기대할 수 있다.
더욱 구체적으로, 도 3은 방출 베이스판(B)을 본 발명에 따라 두께가 상이한 2개의 동판(0.3 ㎜ 및 0.5 ㎜)에 주석-납계 공융 솔더 또는 무연 솔더를 통해 각각 접합하는 경우, 미리 정해진 사이클 온도 변화 범위 내에서 온도 사이클 테스트(TCT : Temperature Cycle Test) 실행 시 테스트 사이클 수와 솔더 접합부에서의 균열 전개 길이와의 관계를 분석함으로써 얻은 결과를 나타낸다. 이 분석으로부터, 주석-납계 솔더를 이용하는 경우보다 무연 솔더를 이용하는 경우에, 같은 온도 사이클에 있어서 솔더 접합부의 균열 전개 길이가 더 짧고, 즉 온도 응력에 대한 솔더 접합부의 내구성이 더 높다는 것이 명백하다.
본 예에서 이용되는 온도 사이클 테스트(TCT)는 JEITA, 즉 일본 전자 정보 기술 산업 협회(Japan Electronics and Information Technology Industries Association)에 의해 결정되는 반도체 신뢰성 표준에 있어서의 온도 사이클 테스트에 기초한 것이다. 이 테스트는, 예컨대 반도체를 자동차에 설치한 경우에 단일 구동 동작으로 온/오프를 반복하는 횟수에 대한 요건, 및 재료의 특징에 의해 구해진 조건으로 수행된다. 테스트 시 사이클 온도 변화 범위는 -40℃∼105℃가 되도록 설정된다.
또한, 종래에 알려진 전력 반도체 소자, 예컨대 IGBT, MOS-FET 또는 FWD 등의 다양한 소자가 반도체 소자(S 및 S')로 이용된다. 이들 소자는 주재료로서 실리콘을 포함한다.
또한, 회로 기판(P)에서, 절연 기판(C)의 두께(t2)에 대한 제1 및 제2 동판(M1 및 M2)의 두께합(t1)의 비 "a"는 솔더(H1 및 H2) 각각의 온도 응력에 대한 내구성을 충분히 유지하기 위하여 솔더(H1 및 H2) 각각의 온도 응력에 대한 내구성을 확보할 수 있는 미리 정해진 범위(후술하는 바와 같이 1.5 이상 5.5 이하) 내에서 설정된다.
본 발명자는 솔더 접합부에 대한 피로 테스트의 분석 결과에 기초하여 비 "a"가 솔더(H1 및 H2) 각각의 온도 응력에 대한 내구성을 확보하기 위한 중요한 파라미터인 것을 연구하였으며, 그 분석을 위한 기술에 대해서는 후술한다.
무엇보다도, 반도체 장치의 솔더 접합부의 열 피로 테스트를 수행하기 위하여 회로 기판(P), 방출 베이스판(B), 솔더(H1 및 H2), 소자(S 및 S')의 성분에 대한 분석 모델이 작성되고, 후속하여 열 사이클 테스트(TCT)의 미리 정해진 온도 조건에 따라 사이클 온도 변화 범위가 설정된다.
다음으로, 실제 실험이나 또는 컴퓨터에 의한 시뮬레이션을 통해 구조적 분석이 실행되고, 그렇게 해서 생성된 솔더(H1 및 H2) 각각의 접합부에서의 변형과 온도 사이클 테스트 시의 사이클 수와의 관계가 코핀-맨슨 법칙(Coffin-Manson rule)에 기초하여 도 4에 도시하는 바와 같이 구해지고, 솔더 접합부의 내구 신뢰성이 상기 관계에 기초해서 평가되어 결정된다. 도 4를 참조하면, 각각의 온도 사이클에서 솔더 접합부에 생성되는 변형(즉, 온도 응력)이 감소한다면, 수명 사이클의 수(즉, 접합부에서의 균열의 진전 길이가 특정 한계에 도달하기 전까지의 테스트 사이클의 수)가 증가하여 솔더 접합부의 내구 신뢰성이 향상되는 것이 명백하다.
분석 결과에 기초하여, 전력 모듈(PM) 내의 부분들의 두께[예컨대, 소자(S 및 S')의 두께, 솔더(H1 및 H2)의 두께, 동판(M1 및 M2)의 두께, 양 동판(M1 및 M2) 간의 두께차, 및 베이스판(B)의 두께]의 공헌율 및 각각의 솔더(H1 및 H2)에서의 접합부의 내구 신뢰성에 대한 열팽창 계수가 각각 분석된다. 그 결과, 전력 모듈(PM) 내의 각 부분들의 두께에 있어서 동판(M1 및 M2)의 두께 공헌율이 가장 높고 다른 부분들의 두께 공헌율은 상대적으로 낮다는 것을 알게 되었다.
더욱이, 이 분석 결과에 따르면, 회로 기판(P)의 평균 열팽창 계수가 감소하면 소자측 제1 솔더(H1)의 내구 신뢰성이 증가하고[즉, 소자(S 및 S')의 주재료인 실리콘의 내구 신뢰성에 근접하고], 회로 기판(P)의 평균 열팽창 계수가 상승하면 베이스판측 제2 솔더(H2)의 내구 신뢰성이 증가한다[즉, 베이스판(B)의 성분인 구리의 내구 신뢰성에 근접한다]. 이것은 온도 변화를 갖는 솔더(H1 및 H2)를 사이에 둔 구조의 열팽창 계수의 차이에 따른 그 솔더 각각에서 생성된 변형의 종속성에 관련되는 것으로 생각할 수 있다.
다음으로, 회로 기판(P)의 평균 열팽창 계수(αavg)와 솔더 접합부의 수명 사이클 수와의 관계를 검사한다. 따라서, 도 5에 도시한 결과가 얻어진다. 그 결과에 따라, 이하가 밝혀진다. 소자측 제1 솔더(H1)의 내구 신뢰성은 회로 기판(P)의 평균 열팽창 계수(αavg)가 감소하면 향상되지만, 베이스판측 제2 솔더(H2)의 내구 신뢰성은 회로 기판(P)의 평균 열팽창 계수(αavg)가 감소하면 저하된다. 그렇기 때문에, 이들 양자는 서로 반대되는 경향이 있다. 따라서, 솔더(H1 및 H2)의 내구 신뢰성을 동시를 만족시키는 평균 열팽창 계수(αavg)을 갖는 특정 영역에 기초하여 제1 및 제2 동판(M1 및 M2)의 두께를 선택하는 것이 필요하다.
그 선택을 참조하여, 제1 및 제2 솔더(H1 및 H2)의 내구 신뢰성을 만족시키는 표준으로서 온도 사이클 테스트(TCT)에 있어서 전력 모듈의 솔더 접합부의 수명 사이클 수가 그 솔더 접합부에 대해 필요한 미리 정해진 바람직한 사이클 수와 같거나 더 크다(예에서는 1000 사이클과 같거나 그 이상이다)는 조건을 충족해야 한다고 가정한다. 그 조건을 만족시키는 회로 기판(P)의 평균 열팽창 계수(αavg)는 도 5에서 7.5∼12 ppm/℃의 범위를 갖는다. 이 범위 내의 평균 열팽창 계수(αavg)을 갖는 회로 기판(P)을 이용하여, 양쪽 솔더(H1 및 H2)의 내구 신뢰성을 동시에 만족시키는 것이 가능하다. 이에, 전력 모듈로서 내구 신뢰성에 필요한 레벨을 만족시키는 것이 가능하다.
절연 기판의 두께(tC)에 대한 제1 및 제2 동판(M1 및 M2)의 두께합(tM)의 비를 a로 표시하면, a = tM/tC가 구해진다.
또한, 회로 기판(P)의 평균 열팽창 계수를 αavg로 표시하고, 세라믹으로 형성된 절연 기판(C)의 열팽창 계수 및 영률(Young's modulus)를 각각 αC 및 EC로 표시하며, 동판(M1 및 M2) 각각의 구리 재료의 열팽창 계수 및 영률을 각각 αM 및 EM으로 표시하면, αavg는 이하의 수식으로 표현될 수 있다.
αavg = (a·αM·EM + αC·EC)/(aEM + EC)
이 수식은 비 "a"와 회로 기판(P)의 평균 열팽창 계수(αavg)와의 관계를 나타내는 도 6의 그래프로 표현될 수 있다. 그래프에서, 회로 기판(P)의 평균 열팽창 계수(αavg)의 범위(7.5∼12 ppm/℃)를 만족시켜 제1 및 제2 솔더(H1 및 H2)의 내구 신뢰성을 동시에 충족시키는 비 "a"의 범위는 1.5∼5.5이다.
따라서, 비 "a"의 범위를 만족시키도록 제1 및 제2 동판(M1 및 M2)의 두께를 선택함으로써, 제1 및 제2 솔더(H1 및 H2)의 내구 신뢰성을 동시에 만족시킬 수 있는 제1 및 제2 동판(M1 및 M2)의 두께를 선택하는 것이 가능하다.
예컨대, 절연 기판의 두께(tC)가 0.32 ㎜인 표준 전력 모듈(PM)에 있어서, 비 "a"(= tM/tC)가 0.5≤a≤5.5인 조건을 적용하여 제1 및 제2 동판(M1 및 M2)의 두께합(tM)을 계산한다. 그 결과, 그 합(tM)은 0.48 ㎜∼1.76 ㎜의 범위를 갖는다. 한편, 도 7은, 횡축이 전력 모듈(PM)의 제1 및 제2 동판(M1 및 M2)의 두께합(tM)을 나타내고 종축이 온도 사이클 테스트(TCT) 시의 온도 사이클 수를 나타내며 제1 및 제2 동판(H1 및 H2)의 수명 사이클 수가 실험에 의해 구해지는 그래프를 나타낸다. 그래프에서, 제1 및 제2 동판(M1 및 M2)의 두께합(tM)이 0.48 ㎜∼1.76 ㎜인 범위(도 7에서 OK 영역으로서 표시됨) 내에서, 제1 및 제2 솔더(H1 및 H2) 각각의 수명사이클 수는 미리 정해진 바람직한 사이클 수(예에서는 1000)와 같거나 더 많다. 이에, 솔더 접합부 각각은 충분한 내구 신뢰성을 갖는 것이 분명하다.
전력 모듈(PM)을 제조하기 위한 전술한 구조를 갖는 회로 기판(P)의 한쪽 표면과 다른쪽 표면 상의 동판(M1 및 M2)에 반도체 소자(S 및 S')와 방출 베이스판(B)을 솔더링하는 경우에, 제1 무연 솔더(H1)를 통해 반도체 소자(S 및 S')를 회로 기판(P)의 소자측 제1 동판(M1)의 외표면에 접합하기 위한 처리와, 제2 무연 솔더(H2)를 통해 방출 베이스판(B)를 베이스판측 제2 동판(M2)의 외표면에 접합하기 위한 처리가 동시에 동일한 가열 조건으로 실행된다.
솔더 처리는 처리로(processing furnace)인 종래부터 공지된 리플로우로(도시 생략)에서 수행되며, 그 때의 리플로우 온도는, 전체 솔더(H1 및 H2)가 리플로우로에서 균일하게 용융되고 반도체 소자(S 및 S')의 접합부의 내구 신뢰성이 얻어지는 가열 온도로서 240℃ 이상 320℃ 이하로 설정된다. 그렇게 리플로우 온도를 설정함으로써, 전체 솔더(H1 및 H2)가 리플로우로에서 균일하게 용융되고 반도체 소자(S 및 S')의 접합부의 내구 신뢰성이 얻어지는 가열 온도에서 각각의 솔더(H1 및 H2)를 동시에 가열하여 용융하는 것이, 그리고 그 양 솔더 접합부 상에서의 접합 처리를 정밀하게 수행하는 것이 가능하다.
예컨대, 각각의 솔더(H1 및 H2)를 접합하기 위한 처리에서, 회로 기판(P)의 베이스판측 제2 동판(M2)의 외표면은, 미리 정해진 형상을 갖도록 미리 형성된 제2 무연 솔더(H2)와 같은 박판이 사이에 개재되어 있는 상태에서, 방출 베이스판(B) 상의 미리 정해진 위치에 탑재되고, 또 반도체 소자(S 및 S')는 제1 무연 솔더(H1)와 같은 미리 형성된 박판이 사이에 개재되어 있는 회로 기판(P)의 소자측 제1 동판(M1)의 외표면의 미리 정해진 위치에 탑재되며, 그렇게 얻어진 결과물은 각각의 솔더(H1 및 H2)를 용융하기 위해 미리 정해진 리플로우 온도로 예열된 리플로우로 속에 배치되어 미리 정해진 시간 동안 가열된 다음, 그 결과물은 리플로우로에서 꺼내져 냉각되어 응고된다. 이런 식으로, 솔더 처리가 수행된다.
본 예에 따른 전력 모듈(PM)의 회로 기판(P)에서, 절연 기판(C)의 두께(tC)에 대한 절연 기판(C)의 양면 상의 제1 및 제2 동판(M1 및 M2)의 두께합(tM)의 비 "a"(= tM/tC)는 같은 종류의 무연 솔더 재료로 형성된 제1 및 제2 솔더(H1 및 H2)(예에서는 서로 동일한 것임)의 온도 응력에 대한 내구성을 확보하기 위하여, 미리 정해진 제한 범위, 즉 1.5 이상 5.5 이하의 범위 내에 설정된다. 또한, 양쪽 솔더 접합부에 대해, 용융 온도가 소자(S 및 S')의 동작 온도(160℃ 이하)보다 충분히 높고(대략 220℃), 소자의 이용에 따른 발열로 다시 용융되지 않으며, 주석-납계 솔더가 이용되는 경우보다 내열성이 더 많이 향상될 것으로 기대할 수 있는 무연 솔더를 이용함으로써, 리플로우로 속에서 리플로우 온도(즉, 240℃ 이상 320℃ 이하)로 동시에 그 접합부 위에 접합 처리를 수행하는 것이 가능하다.
이에, 수지 밀봉 등의 특수 기술을 채용하는 일 없이 그리고 희유 금속 등의 고가의 첨가물이 첨가되는 특정 솔더 재료를 이용하는 일 없이, 회로 기판(P)의 양 표면 상의 제1 및 제2 동판(M1 및 M2)을 반도체 소자(S 및 S') 및 방출 베이스판(B) 각각에 접합하기 위한 제1 및 제2 솔더(H1 및 H2)를 통해 접합부의 내구 신뢰성을 충분히 확보하는 것이 가능하다. 또한, 양쪽의 솔더 접합부가 동시에 접합 처리될 수 있다. 그 결과, 전체적으로 접합 작업을 쉽게, 신속하게, 그리고 효율적으로 수행하는 것이 가능하다.
종래로부터 그리고 일반적으로 이용되는 저가의 무연 솔더 재료(즉, SnCu계, SnAg계 또는 SnAgCu계 합금이며 첨가물로서 희유 금속을 포함하지 않는 저가의 무연 솔더 재료)를 양쪽 솔더(H1 및 H2)의 접합부에 이용하여 결과적으로 솔더 접합부의 내구 신뢰성을 충분히 확보하는 것이 가능하며, 또한 종래의 장치와 비교하여 재료 비용 또는 단계의 감소를 통해 비용 절감을 달성하는 것이 가능하다.
본 발명에 따른 실시형태에 대해 전술하였지만, 본 발명은 그 실시형태에 제한되는 것이 아니라 특허청구범위에 기재한 발명으로부터 벗어나는 일 없이 다양하게 설계가 변경될 수 있다.
예컨대, 예에서는 방출 베이스판으로서 이용되는 금속판으로서 동판을 사용하였지만, 베이스판은 발명에서 구리, 알루미늄, 텅스텐 및 몰리브덴의 복합 재료로 구성될 수도 있다.
PM : 전력 모듈
S, S' : 반도체 소자
P : 회로 기판
C : 절연 기판
M1 : 제1 동판
M2 : 제2 동판
H1 : 제1 솔더
H2 : 제2 솔더
B : 방출 베이스판

Claims (6)

  1. 제1 금속판 및 제2 금속판을 절연 기판의 양 표면에 각각 접합하여 형성되는 회로 기판과,
    제1 솔더를 통해 상기 제1 금속판의 외표면에 접합되는 하나 이상의 반도체 소자와,
    제2 솔더를 통해 상기 제2 금속판의 외표면에 접합되는 방출 베이스판
    을 포함하고,
    상기 제1 솔더 및 제2 솔더는 같은 종류의 솔더 재료로 구성되며,
    상기 절연 기판의 두께에 대한 상기 제1 금속판과 제2 금속판의 두께합의 비는 상기 제1 솔더 및 제2 솔더 각각의 온도 응력에 대한 내구성을 확보하기 위하여 1.5∼5.5의 범위 내에 설정되는 것인 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 솔더 및 제2 솔더는 SnCu계, SnAg계 또는 SnAgCu계 합금으로 형성된 무연 솔더이며 희유 금속을 포함하지 않는 것인 반도체 장치.
  3. 제1 금속판 및 제2 금속판을 절연 기판의 양 표면에 각각 접합하여 형성되는 회로 기판과, 제1 솔더를 통해 상기 제1 금속판의 외표면에 접합되는 하나 이상의 반도체 소자와, 제2 솔더를 통해 상기 제2 금속판의 외표면에 접합되는 방출 베이스판을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    상기 절연 기판의 두께에 대한 상기 제1 금속판과 제2 금속판의 두께합의 비를, 상기 제1 및 제2 솔더 각각의 온도 응력에 대한 내구성이 확보되는 미리 정해진 범위 내에서 설정하는 식으로 상기 회로 기판을 제조하는 단계와,
    상기 제1 솔더를 통해 상기 회로 기판의 제1 금속판의 외표면에 상기 반도체 소자를 접합하기 위한 처리와, 상기 제2 솔더를 통해 상기 제2 금속판의 외표면에 상기 베이스판을 접합하기 위한 처리를 동일한 가열 조건으로 동시에 실행하는 단계
    를 포함하며,
    상기 제1 솔더 및 제2 솔더는 같은 종류의 무연 솔더 재료로 구성되는 것인 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 비는 1.5∼5.5의 범위 내에 있는 것인 반도체 장치의 제조 방법.
  5. 제3항에 있어서,
    상기 제1 솔더 및 제2 솔더는 SnCu계, SnAg계 또는 SnAgCu계 합금으로 형성되며 희유 금속을 포함하지 않는 것인 반도체 장치의 제조 방법.
  6. 제3항에 있어서,
    상기 처리들은 리플로우로(爐)에서 240℃∼320℃의 리플로우 온도로 수행되는 것인 반도체 장치의 제조 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102856272A (zh) * 2011-06-27 2013-01-02 北京兆阳能源技术有限公司 一种绝缘散热电子组件
JP6776953B2 (ja) * 2017-03-07 2020-10-28 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板
JP6717238B2 (ja) * 2017-03-07 2020-07-01 三菱マテリアル株式会社 ヒートシンク付パワーモジュール用基板
JP6958026B2 (ja) * 2017-06-30 2021-11-02 富士電機株式会社 半導体装置
US10607857B2 (en) * 2017-12-06 2020-03-31 Indium Corporation Semiconductor device assembly including a thermal interface bond between a semiconductor die and a passive heat exchanger
CN112584610A (zh) * 2020-12-14 2021-03-30 维沃移动通信有限公司 电路板装置及电子设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5928768A (en) * 1995-03-20 1999-07-27 Kabushiki Kaisha Toshiba Silicon nitride circuit board
JP4077181B2 (ja) * 2001-09-27 2008-04-16 本田技研工業株式会社 金属用又はセラミック用接合材及び金属又はセラミックの接合方法
JP2003204020A (ja) * 2002-01-04 2003-07-18 Mitsubishi Electric Corp 半導体装置
US6979600B2 (en) * 2004-01-06 2005-12-27 Intel Corporation Apparatus and methods for an underfilled integrated circuit package
JP2006041363A (ja) 2004-07-29 2006-02-09 Hitachi Ltd 樹脂封止型半導体装置
JP4207896B2 (ja) * 2005-01-19 2009-01-14 富士電機デバイステクノロジー株式会社 半導体装置
JP2006237057A (ja) 2005-02-22 2006-09-07 Toyota Industries Corp 半導体装置の製造方法
JP5019148B2 (ja) 2005-06-16 2012-09-05 日立金属株式会社 セラミックス回路基板およびそれを用いた半導体モジュール
KR20070118065A (ko) * 2005-09-15 2007-12-13 미쓰비시 마테리알 가부시키가이샤 절연 회로 기판 및 냉각 싱크부 부착 절연 회로 기판
US7309909B2 (en) * 2005-09-21 2007-12-18 Texas Instruments Incorporated Leadframes for improved moisture reliability of semiconductor devices
JP2007141948A (ja) 2005-11-15 2007-06-07 Denso Corp 半導体装置
US20080036097A1 (en) * 2006-08-10 2008-02-14 Teppei Ito Semiconductor package, method of production thereof and encapsulation resin
CN101362238A (zh) * 2007-08-10 2009-02-11 北京康普锡威焊料有限公司 高温焊料的低温使用方法
CN101452953B (zh) 2007-11-28 2011-10-26 广州南科集成电子有限公司 一种恒流源器件及制造方法
KR100930165B1 (ko) 2007-11-29 2009-12-07 삼성전기주식회사 구속용 그린시트 및 이를 이용한 다층 세라믹 기판의 제조방법

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