KR20100125288A - 박막 태양 전지의 개선된 후면 컨택 - Google Patents

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푸터 폴슨
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Abstract

본 발명은 Group II-VI 반도체층을 포함하며 기판 구조를 가진 박막 광전 소자로서, 후면 전극과 흡수층 사이에 오믹 컨택을 형성할 수 있는 인터페이스층을 가진 박막 광전 소자를 제공한다. 본 발명은 또한 Group II-VI 반도체층을 포함하며 수퍼스트라트 구조의 박막 광전 소자로서 후면 전극과 흡수층 사이에 오믹 컨택을 형성할 수 있으며, 나노입자 또는 소결된 나노입자를 포함하는 인터페이스층을 가진 광전 소자를 제공한다.

Description

박막 태양 전지의 개선된 후면 컨택{IMPROVED BACK CONTACT IN THIN SOLAR CELLS}
관련출원에 대한 교차 참조
본 출원은 2008년 3월 18일자로 출원된 미국 가특허출원 61/070,006호 및 2008년 3월 18일자로 출원된 미국 가특허출원 61/069,952호에 대한 우선권을 주장하며 이들 가특허출원의 내용은 원용에 의해 본 명세서에 포함된다.
본 출원은 태양 전지에 관한 것이다.
높아지는 오일 가격은 비용 효율적인 재생가능한 에너지 개발의 중요성을 부각시켰다. 태양 에너지를 저장하기 위한 비용 효율적인 태양 전지를 개발하기 위해 전 세계적으로 수많은 노력들이 경주되고 있다. 현재, 태양 전지가 전통적인 에너지원 정도로 비용 효율적이기 위해서는 태양 전지가 1달러/와트 미만의 비용으로 제조되어야 한다.
현재 태양 에너지 기술은 넓게 결정형 실리콘 및 박막 기술로서 분류된다. 대략 90%의 태양 전지가 실리콘-단결정 실리콘 또는 다결정 실리콘으로 제조된다. 결정형 실리콘(c-Si)은 대부분의 태양 전지에서 광흡수 반도체로서 사용되어 왔는데, 결정형 실리콘은 광의 흡수체로서 비교적 양호하지 못하며 상당한 두께(수백 ㎛)의 재료를 요구한다. 그럼에도 불구하고, 결정형 실리콘은 좋은 효율(13-18%, 최대이론치의 1/2 내지 2/3)로 안정한 태양 모듈을 만들어 내며 미소전자 기반 지식으로부터 개발된 가공 기술을 사용하기 때문에 편리한 것으로 알려져 있다. 실리콘 태양 전지는 제조 비용이 3.5달러/와트보다 높아서 매우 비싸다. 제조기법은 발달했지만 비용 저감이 용이하지 않은 실정이다.
2세대 태양 전지 기술은 박막을 기초로 하고 있다. 주된 박막 기술은 비정질 실리콘, 구리 인듐 갈륨 셀레나이드(CIGS) 및 카드뮴 텔루라이드(CdTe)를 기초로 한다.
1980년대에는 비정질 실리콘(a-Si)을 "유일한" 박막 PV 재료로 보았다. 그러나, 1980년대 말과 1990년대 초기까지는 많은 연구자들이 이들 재료가 효율이 낮고 불안정하다고 기술하였다. 그러나, 비정질 실리콘 기술은 이러한 문제에 대해 매우 정교한 해결책을 개발하는 방향으로 좋게 진보되었다: 멀티정션(multijunction) 구조. 이제, 7-9% 효율 범위의 상업적인, 멀티정션형 a-Si 모듈이 여러 회사들에 의해 제조되고 있다. 여러 회사들(예: Kaneka Sharp, Schott Solar, Erso, 등)이 원래는 평판 디스플레이 제조용으로 개발된 a-Si를 증착하기 위한 상업적인 CVD 공정을 채택하여 유리 기판 상에 비정질 태양 전지를 제조하고 있다. 어플라이드 머티어리얼스(Applied Materials)와 같은 장비 회사들이 유리 기판 상에 a-Si 태양 전지를 제조하기 위한 턴-키 시스템을 제공하고 있다. a-Si 기술에 대한 주된 걸림돌은 낮은 효율, 광 유도 효율 저하(멀티졍선과 같은 보다 복잡한 전지 디자인을 필요로 함), 및 공정 비용(제조 방법이 진공을 기초로 하며 매우 느림) 이다. 유나이티드 솔라(United Solar)는 플렉서블 스테인레스 스틸 기판 상에 트리플 졍션형의 a-Si 태양 전지를 최초로 개발했다. 그러나, a-Si 태양 전지는 제조 비용이 비싸다(＞2.5달러/와트).
구리 인듐 갈륨 디셀레나이드(CIGS) 흡수체로 제조된 박막 태양 전지는 10-12%의 높은 전환율을 달성한다는 점에서 밝은 전망을 보여준다. CIGS 태양 전지의 효율은 그 최고 기록(19.9% NREL)이 다른 박막 기법에 의해 달성되는 효율과 비교했을 때 훨씬 더 높다. 기록적인 소면적 소자는 자본 집약적이고 매우 고비용인 진공 증착 기술을 이용하여 제작되어 왔다. 많은 회사들(Honda, Showa, Shell, Wurth Solar, Nanosolar, Miasole 등)이 유리 기판 및 플렉서블 기판 상에 CIGS 태양 전지를 개발하고 있다. 그러나, 대면적 기판 상에 균일한 조성의 CIGS 박막을 제작하는 것은 매우 어렵다. 이러한 한계는 또한 공정 수율에도 영향을 주어, 공정 수율이 일반적으로 매우 낮다. 이러한 한계로 인해 CIGS 태양 전지를 대규모로 저비용으로 상업적으로 생산할 정도로는 증착 기술이 성공적으로 구현되지 않았다. CIGS 태양 전지가 1달러/와트 미만의 제조 비용으로 제조될 수 있는 가능성이 거의 없다.
CdTe 박막 태양 전지는 제조 공정이 매우 간단하고 다른 모든 태양 전지 기술에 비해 최저의 제조 비용을 달성할 수 있는 가능성을 가지고 있다. 16.5%의 효율을 가진 CdTe 태양 전지가 NREL(National Renewable Energy Laboratory)에 의해 시현되었다. 아리조나에 근거를 둔 퍼스트 솔라(First Solar)가 1.12달러/와트의 제조 비용으로 유리 기판 상에 CdTe 태양 전지를 제조하고 있다. 퍼스트 솔라는 연간 제조 능력을 1GW로 올리는 2009년 말까지는 제조 비용이 1달러/와트 미만으로 낮아질 것으로 예상하고 있다. 그러나 비교적 더딘 피스-바이-피스(piece by piece) 제조 공정으로 인해 제조 비용 상의 추가적인 저감은 달성되기가 어렵다.
종래 기술에서는 CdTe 태양 전지가 3 mm 두께의 유리 기판 상에 CdTe를 증착시킴으로써 제조되고 다시 3 mm 두께의 커버 유리로 덮여진다. 따라서, CdTe 태양 전지는 더딘 피스-바이-피스 제조 공정에 의해 제조된다. 이러한 더딘 피스-바이-피스 제조 공정으로 인해 CdTe 태양 전지의 제조 비용을 1달러/와트 미만으로 더 낮추기란 용이하지가 않다. 또한, 이러한 CdTe 태양 전지는 매우 무겁고 주거용 지붕의 용도(태양 산업의 최대 판매 부분의 하나)로는 사용될 수 없다. 제조 비용을 현저하게 낮추기 위해 연속 롤-투-롤 방식으로 제조될 수 있는 플렉서블 기판 상에 CdTe 태양 전지를 개발함으로써 종래의 기술을 혁신시킬 가능성이 존재한다. 플렉서블 태양 전지는 또한 경량이어서 무거운 유리 기판 상의 CdTe에서는 가능하지 않았던 주거용 지붕 용도로도 적합할 것이다.
종래 기술에서는, CdTe 태양 전지가 유리 기판과 같은 투명한 기판을 가진 수퍼스트라트 구조(superstrate configuration)로 제조된다. 기판(substrate) 구조는 플렉서블 금속 호일 기판과 같은 불투명한 기판이 CdTe 소자의 대량 생산을 위해 이용되는 경우에 필요하다. 이러한 소자 구조의 변화는 종래의 후면 컨택(back contact) 형성의 실질적인 변화를 필요로 한다.
수퍼스트라트 구조의 CdTe 태양 전지에서는 CdTe와 전극 재료 사이의 전기적인 컨택을 개선하기 위해서 전통적인 PVD 수단을 이용하여 CdTe 상에 ZnTe 막이 증착되었다(Studies of ZnTe Back Contacts to CdS/CdTe Solar Cells, T.A. Gessert, P. Sheldon, X. Li, D. Dunlavy, D. Niles, R. Sasala, S. Albright 및 B. Zadler. 26th IEEE Photovoltaic Specialists Conference, September 29B. October 1997). 이 문헌의 내용은 그 전체로서 원용에 의해 본 명세서에 포함된다.
수퍼스트라트 구조의 소자에서 CdTe 화합물과 여러 가지 전극 재료 사이의 컨택을 개선하기 위한 또 다른 방법은 CdTe 상에 Cu-도핑된 ZnTe를 증착시키는 것이다("Development of Cu-doped ZnTe as a back-contact interface layer for thin-film CdS / CdTe solar cells". T. A. Gessert, A. R. Mason, P. Sheldon, A. B. Swartzlander, D. Niles, 및 T. J. Coutts. Journal of Vacuum Science & Technology A: Vacuum, Surfaces, and Films, May 1996 Volume 14, Issue 3, pp. 806-812). 이 문헌의 내용은 그 전체로서 원용에 의해 본 명세서에 포함된다.
Group II-VI 반도체 흡수층에 오믹 컨택(ohmic contact)을 제공하는 데 있어서의 곤란성은 높은 일 함수 때문인데, CdTe 보다 높은 일 함수를 가진 금속을 찾을 수가 없다. 종래 기술에서는 여러 가지 에칭제로 Group II-VI 반도체 표면을 처리해야 하는 슈도 오믹 컨택(pseudo ohmic contact)을 형성함으로써 이러한 문제를 회피하고 있다. 화학적 에칭 방법은 제어가 어렵고, 제어되지 않는 경우에는 흡수체 반도체의 입자 경계가 에칭될 가능성을 가지고 있으며, 이는 태양 전지의 효율을 떨어뜨릴 수 있다. 기판 구조의 태양 전지에서는, Group II-VI 반도체 화합물층 표면을 처리하는 종래의 기술에 의해 박막이 만들어질 수 없는데, 그 이유는 Group II-VI 반도체 화합물층이 금속 증착 후에 증착되므로 이러한 처리에 노출될 수 없기 때문이다. 따라서, 흡수층과 금속 전극층 사이에 개선된 오믹 컨택으로 인해 개선된 효율을 가진 개선된 태양 전지의 필요성이 존재한다.
본 발명의 목적은 흡수층과 금속 전극층 사이에 오믹 컨택이 개선됨으로써 개선된 효율을 가진 태양 전지를 제공하는 것이다.
본 발명의 일 구현예에 따르면, 투명하거나 또는 불투명한 기판, 금속 전극층, 투명 도전층, 흡수층, 윈도우층 및 인터페이스층을 포함하는 광전 소자로서, 상기 흡수층은 Group II-VI 반도체 화합물을 포함하며, 상기 인터페이스층은 상기 금속 전극층과 상기 흡수층 사이에 오믹 컨택이 형성되도록 상기 금속 전극층과 상기 흡수층 사이에 위치하는, 기판 구조의 광전 소자가 제공된다. 바람직한 일 구현예서, 상기 흡수층은 CdTe 반도체를 포함하며, 상기 윈도우층은 CdS 반도체를 포함한다. 상기 인터페이스층은 나노입자, 소결된 나노입자 및 박막으로 구성된 군으로부터 선택되는 재료를 포함한다. 일 구현예에서, 나노입자, 소결된 나노입자 및 박막은 Group II-IV 화합물, Group IV-VI 화합물, Group IV, Group III-V 화합물 및 Group I-III-VI 화합물로 구성된 군으로부터 선택되는 재료를 포함한다. 보다 바람직한 일 구현예에서, 나노입자, 소결된 나노입자 및 박막은 각각 독립적으로 CuxTe(1≤x≤2), ZnTe, p-도핑된 ZnTe, CdxTey (x≠y), Cu-도핑된 CdTe, CdZnTe, Sb2Te3, Bi2Te3 및 Te 금속으로 구성된 군으로부터 선택되는 재료를 포함한다. 일 구현예에서, 상기 인터페이스층은 복수개의 층을 포함하며, 상기 복수개의 층은 p-도핑된 ZnTe 나노입자를 포함하는 제1층과, ZnTe 나노입자를 포함하는 제2층을 포함한다.
다른 구현예에서, 상기 인터페이스층은 ZnTe 나노입자를 포함하는 제2층과 흡수층 사이에 위치하는, Te 금속 나노입자를 포함하는 제3층을 더 포함한다.
다른 구현예에서, 상기 복수개의 층은 CuxTe(1≤x≤2) 나노입자를 포함하는 제1층, 및 ZnTe 나노입자를 포함하는 제2층을 포함한다, 이 구현예에서, 상기 인터페이스층은, 상기 제2층과 상기 흡수층 사이에 위치하는 제3층을 더 포함할 수 있으며, 상기 제3층은 Te 금속 나노입자, CdxTey(x≠y) 나노입자 및 CdZnTe 나노입자로 구성된 군으로부터 선택되는 재료를 포함한다.
다른 구현예에서, 상기 인터페이스층은 적어도 3개의 층을 포함하며, 제1 인터페이스층은 Cd1-xZnxTe(x=0) 나노입자를 포함하고, 제2 인터페이스층은 소결된 Cd1-xZnxTe(x=1) 나노입자를 포함하고, 제3 인터페이스층은 상기 제1 인터페이스층과 제2 인터페이스층 사이에 위치하며 소결된 Cd1-xZnxTe(0≤x≤1) 나노입자를 포함한다.
다른 구현예에서, 상기 인터페이스층은 복수개의 층을 포함하며, 상기 복수개의 층은 소결된 p-도핑된 ZnTe 나노입자를 포함하는 제1층과, 소결된 ZnTe 나노입자를 포함하는 제2층을 포함한다. 다른 구현예에서, 상기 인터페이스층은 소결된 ZnTe 나노입자를 포함하는 제2층과 흡수층 사이에 위치하며 소결된 Te 금속 나노입자를 포함하는 제3층을 더 포함한다. 다른 구현예에서, 상기 인터페이스층은 복수 개의 층을 포함하며, 상기 복수개의 층은 소결된 CuxTe(1≤x≤2) 나노입자를 포함하는 제1층과 소결된 ZnTe 나노입자를 포함하는 제2층을 포함한다. 또한, 상기 인터페이스층은 상기 제2층과 상기 흡수층 사이에 위치하는 제3층을 더 포함할 수 있으며, 상기 제3층은 소결된 Te 금속 나노입자, 소결된 CdxTey(x≠y) 나노입자 및 소결된 CdZnTe 나노입자로 구성된 군으로부터 선택되는 재료를 포함한다.
다른 구현예에서, 상기 인터페이스층은 적어도 3개의 층을 포함하며, 제1 인터페이스층은 소결된 Cd1-xZnxTe(x=0) 나노입자를 포함하고, 제2 인터페이스층은, 소결된 Cd1-xZnxTe(x=1) 나노입자를 포함하고, 제3 인터페이스층은 상기 제1 인터페이스층과 제2 인터페이스층 사이에 위치하며 소결된 Cd1-xZnxTe(0≤x≤1) 나노입자를 포함한다.
다른 구현예에서, 상기 인터페이스층은 복수개의 층을 포함하며, 상기 복수개의 층은 p-도핑된 ZnTe 박막을 포함하는 제1층과, ZnTe 박막을 포함하는 제2층을 포함한다. 다른 구현예에서, 상기 인터페이스층은 ZnTe 박막을 포함하는 제2층과 흡수층 사이에 위치하며 Te 금속 박막을 포함하는 제3층을 더 포함한다. 다른 구현예에서, 상기 인터페이스층은 CuxTe(1≤x≤2) 박막을 포함하는 제1층과 ZnTe 박막을 포함하는 제2층을 포함하는 복수개의 층을 포함한다. 다른 구현예에서, 상기 인터페이스층은 상기 제2층과 상기 흡수층 사이에 위치하는, 제3층을 더 포함할 수 있으며, 상기 제3층은 Te 금속 박막, CdxTey(x≠y) 박막 및 CdZnTe 박막으로 구성된 군으로부터 선택되는 재료를 포함한다.
다른 구현예에서, 상기 인터페이스층은 적어도 3개의 층을 포함하며, 제1 인터페이스층은 Cd1-xZnxTe(x=0) 박막을 포함하고, 제2 인터페이스층은, Cd1-xZnxTe(x=1) 박막을 포함하고, 제3 인터페이스층은 상기 제1 인터페이스층과 제2 인터페이스층 사이에 위치하며 Cd1-xZnxTe(0≤x≤1) 박막을 포함한다.
다른 구현예에서, 투명 기판, TCO층, 윈도우층, 흡수층, 윈도우층, 나노입자 또는 소결된 나노입자를 포함하는 인터페이스층 및 전극을 포함하는 광전 소자가 제공된다. 일 구현예에서, 나노입자 또는 소결된 나노입자는 독립적으로 CuxTe(1≤x≤2), ZnTe, p-도핑된 ZnTe, CdxTey(x≠y), Cu-도핑된 CdTe, CdZnTe, Sb2Te3, Bi2Te3 및 Te 금속으로 구성된 군으로부터 선택되는 재료를 포함한다.
본 발명에 따르면 흡수층과 금속 전극층 사이에 오믹 컨택이 개선됨으로써 개선된 효율을 가진 태양 전지를 비용 효율적으로 제조할 수 있다.
도 1은 오믹 컨택 인터페이스층을 가진 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 2는 ZnTe 인터페이스층 및 p-도핑된 ZnTe 인터페이스층을 가진 기판 구조의 Group II-VI 반도체 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 3은 p-도핑된 ZnTe, ZnTe 및 CdxTey(y>x ) 인터페이스층을 가진 기판 구조의 CdTe 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 4는 p-도핑된 ZnTe, ZnTe 및 Te 인터페이스층을 가진 기판 구조의 CdTe 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 5는 CuTe(CuxTe(1≤x≤2)), ZnTe 및 Te 인터페이스층을 가진 기판 구조의 CdTe 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 6은 CuTe(CuxTe(1≤x≤2)), ZnTe 및 CdxTey(y>x ) 인터페이스층을 가진 기판 구조의 CdTe 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 7은 CuTe(CuxTe(1≤x≤2)), ZnTe 및 CdZnTe 인터페이스층을 가진 기판 구조의 CdTe 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 8은 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 9는 ZnTe 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 10은 ZnTe 및Te 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 11은 ZnTe 및 CdxTey(y>x ) 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
도 12는 ZnTe 및 CdZnTe 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지를 나타내는, 본 발명의 일 구현예의 일반적인 측면 개략도이다.
이하, 본 발명을 실시하는데 있어서 본 발명자들이 최상의 방법이라고 생각하는 구현예를 포함하여 일부 구체적인 구현예를 참고로 본 발명을 상세히 설명하기로 한다. 이러한 구체적인 구현예들은 첨부된 도면에 도시되어 있다. 본 발명이 이들 구체적인 구현예와 결부되어 설명되지만 이는 본 발명을 본 명세서에 기재된 실시예로만 한정하고자 하는 의도가 아니라는 점은 이해될 것이다. 오히려, 청구범위에 의해 정해지는 본 발명의 정신 및 범위 내에 포함될 수 있는 치환, 변형 및 등가물을 포함하고자 하는 의도인 것으로 이해되어야 한다. 하기 상세한 설명에서, 본 발명의 보다 완전한 이해를 위해 수많은 상세한 사항들을 기재하였다. 본 발명은 이러한 상세한 사항 중 일부 또는 전부가 없어도 실시될 수 있다. 본 출원의 상세한 설명과 청구범위에서 단수형 표현은 문맥상 명백하게 모순이 되지 않는 한 복수형도 포함한다. 달리 정의되어 있지 않은 한, 본 명세서에 사용된 모든 기술적인 용어 및 과학적인 용어들은 본 발명이 속하는 기술분야의 당업자들에게 통상적으로 이해되는 의미와 동일한 의미를 가진다.
본 명세서에서 "오믹 컨택층"과 "인터페이스층"은 금속 전극층과 흡수층 사이에 위치하는 층 또는 복수의 층을 포함하는 의미로 사용된다. 그러므로, "인터페이스층"은 1개, 2개, 3개, 4개, 5개 또는 그 이상의 층으로 된 복수층의 셋트 뿐만 아니라 단일층을 포함하는 것으로 정의된다. "인터페이스층"은 소자의 전류 전압(I-V) 곡선이 실질적으로 선형이고 대칭이 되도록 제조되어 왔다. I-V 특성이 실질적으로 비선형이고 비대칭이면, 그 층은 블로킹 또는 쇼트키(Schottky) 컨택이라는 용어로 불리운다. 각각의 층 또는 층들은 독립적으로 박막, 나노입자, 소결된 나노입자 또는 이들의 조합을 포함할 수 있다. 또한, 본 발명에서는 상이한 화학 조성의 나노입자를 포함하는 복수개의 오믹 컨택층이 순서대로 증착될 수 있다.
본 명세서에서, 금속 전극층은 "후면 컨택" 또는 "전극"으로 지칭되기도 한다.
"광전 소자"란 적절한 리드선과 커넥션을 가진 환경에서 작동시 광을 전기로 변환시키는데 필요한 최소수의 층을 가진 다층 구조물을 의미하는 것으로 사용된다. 일 구현예에서, 이 소자는 적어도 다음과 같은 층을 순서대로 포함한다: 기판/전극층/인터페이스층/흡수층/윈도우층 및 TCO층. 이 구조는 당해 기술분야에서 "기판 구조"로 알려져 있다. 다른 구현예에서, 광전 소자는 "수퍼스트라트(superstrate) 구조"를 가지며, 적어도 다음과 같은 층을 순서대로 포함한다: 기판/TCO/윈도우층/흡수층/인터페이스층/전극층.
기판 구조에서는, 기판은 투명할 수도 있고 불투명할 수도 있다. 바람직한 구현예에서, 기판은 금속을 포함하며, 불투명하다. 소자는 리드선과 커넥션과 같이 소자를 실제 이용하는데 필요한 임의의 추가적인 구조체를 가질 수 있다. 상기 본 발명의 바람직한 구현예에서는 광전 소자의 층의 순서 또는 층의 증착 순서가 제한되지 않는다.
"제1 광전 소자를 포함하는 복수 층의 셋트를 형성"이라고 기재하는 경우, 본 발명은 기판 상의 임의의 층들의 특정 셋트의 정확한 증착 순서 또는 정확한 층 순서로 제한되지 않는다.
본 발명에서 유용한 나노입자 또는 소결된 나노입자들로는 Group I-VI, II-VI, III-V, 및 IV-VI 화합물 및 Group IV 반도체를 포함하는 화합물 반도체 등이 포함된다. 또한, CIGS와 같은 I-III-VI 화합물도 포함된다. CIGS는 CuInxGa1-xSe (0≤x<1) 이며, 이러한 화합물로는 CIS, CISe, CIGSe, CIGSSe를 포함하는 CIGS와 같은, 당해 기술분야에서 알려진 재료의 패밀리 등이 있다. 본 명세서에서 사용되는 구형 나노입자는 약 1-100 nm, 바람직하기로는 약 2-20 nm의 크기를 가지고 있다. 본 발명에서는, 본 명세서에서 사용되는 "나노입자"가 구형 또는 실질적으로 구형인 입자들로만 제한되는 것이 아니고 테트라포드, 벤트로드, 나노와이어, 나노로드, 입자, 중공형 입자, 단일 재료, 합금 재료, 균일 및 비균일 재료 등의 다양한 형태의 나노구조물을 포함하는 것으로 이해된다. 나노입자의 크기는 다양하지만, 입자가 길다란 구조를 가지는 경우, 즉 나노로드 구조인 경우에는 나노로드가 약 100 nm 이하의 길이와, 1-20 nm 이하, 바람직하기로는 약 5 nm의 직경을 가지는 것이 바람직하다.
본 발명에 따른 나노입자 또는 소결된 나노입자는 코어 또는 코어/쉘 또는 코어/쉘/쉘 또는 코어/쉘/쉘/쉘 구조를 가질 수 있다. 코어 및/또는 쉘은 반도체 재료로 되어 있을 수 있으며, 이들의 예로는 Group II-VI (ZnS, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, HgSe, HgTe, MgTe 등) 및 III-V (GaN, GaP, GaAs, GaSb, InN, InP, InAs, InSb, AlAs, AlP, AlSb, AlS 등), Group IV-V 화합물 및 IV (Ge, Si) 재료 및 그 합금 또는 그 혼합물 등이 있으며, 이들로만 제한되는 것은 아니다. Type II 헤테로구조(S. Kim, B. Fisher, H.J. Eisler, M. Bawendi, Type-II quantum dots: CdTe/CdSe(core/shell) and CdSe/ZnTe(core/shell) heterostructures, J. Am. Chem. Soc. 125 (2003)11466-11467, 이 문헌의 내용은 원용에 의해 본 명세서에 포함됨) 및 합금형 퀀텀 도트 (X.H. Zhong, Y.Y. Feng, W. Knoll, M.Y. Han, Alloyed ZnxCd1 - xS nanocrystals with highly narrow luminescence spectral width, J. Am. Chem. Soc. 125 (2003) 13559-13563 및 R.E. Bailey, S.M. Nie, Alloyed semiconductor quantum dots: tuning the optical properties without changing the particle size, J. Am. Chem. Soc. 125 (2003) 7100-7106, 이 문헌의 내용은 원용에 의해 본 명세서에 포함됨)가 적절한 것으로 여겨진다. 나노입자 또는 소결된 나노입자는 입자 상에 부착된 코팅 또는 리간드를 가질 수 있다. 전술한 재료들 중 대부분이 퀀텀형이지만, 본 발명에 있어서 나노입자가 퀀텀형으로 제한될 필요는 없다.
본 발명에 있어서, 상기 나노입자가 소결된 것일 수도 있고 소결되지 않은 것일 수도 있다. 본 발명의 일 구현예에서, 나노입자는 소결된 것이거나 또는 제조 공정 중에 부분적으로 소결된 것이어서, 소자가 "소결된 나노입자"를 포함한다. 나노입자, 소결된 또는 부분적으로 소결된 나노입자의 크기를 측정하는 기법과 기구는 당해 기술분야에서 공지되어 있다. 당해 기술분야의 통상의 지식인이라면 소결 공정에 의해 나노입자의 형태, 크기 및 형상이 변경될 것이라는 것을 이해할 것이다. 본 발명에 따른 나노입자는 전기적인 특성을 향상시키기 위해 열적으로 가공(공기 중에서, 불활성 또는 환원성 분위기 또는 진공하에서)될 수 있다. 그밖의 다른 소결 방법으로는 레이저, 급속 열처리, 플래시 어니일링 및 이와 유사한 방법 등이 있다.
본 발명은, 기판 구조의 광전 소자에서 Group II-VI 반도체 흡수층과 후면 금속 전극층 사이에 오믹 컨택을 형성하기 위해 박막, 나노입자 및/또는 소결된 나노입자를 포함하는 인터페이스층을 이용하는 것에 대해 개시하고 있다. 본 발명은 또한 수퍼스트라트 구조의 광전 소자에서 Group II-VI 반도체 흡수층과 후면 금속 전극층 사이에 오믹 컨택을 형성하기 위해 박막, 나노입자 및/또는 소결된 나노입자를 포함하는 인터페이스층을 이용하는 것에 대해 개시하고 있다. 일 구현예에서, Group II-VI 반도체 흡수층과 후면 금속 전극층 사이에 오믹 컨택을 형성하기 위해 인터페이스층 또는 인터페이스층들에 CuxTe(1≤x≤2), ZnTe, p-도핑된 ZnTe, CdxTey(x≠y), Cu-도핑된 CdTe, CdZnTe, Sb2Te3, Bi2Te3 및 Te 금속이 사용될 수 있다. CdxTey(x≠y)는 y가 x보다 큰 화합물이어서 Te 함량이 높은 CdTe 화합물인 것이 바람직하다. 본 명세서에서, Cd(n)Te(>n)이라고 하는 경우, 이는 Te 함량이 높은 CdTe 화합물을 의미한다. 본 명세서에서 "p-도핑된 ZnTe:Cu"라고 하는 경우, 이는 도핑제가 Cu인 것을 의미한다.
본 발명에 따른 흡수층은 Group II-VI 반도체 화합물, 바람직하기로는 Te 함유 Group II-VI 반도체 화합물, 더욱 바람직하기로는 CdTe를 포함한다. 흡수층은 1개의 층 또는 복수개의 층을 포함할 수 있다. 흡수층(들)은 박막 또는 나노입자 또는 이들을 모두 포함할 수 있다.
본 발명의 일 구현예에서, Te 함량이 높은 CdTe 나노입자는 당해 기술분야에서 잘 알려진 콜로이드 나노입자 합성법을 이용하여 제조될 수 있으며, 본 발명의 일 구현예에 따른 인터페이스층으로서 증착될 수 있다. Te 함량이 높은 CdxTey(y＞x) 나노입자는 CdTe와 후면 금속 전극층 사이에 오믹 컨택을 형성하기 위해 기판 구조에서 CdTe층을 증착하기 전에 증착될 수 있다. 종래 기술에서는, 전극과 Group II-VI 반도체층 사이에 전기적인 컨택을 개선하기 위해 흡수층의 전극 측에 Te 함량이 높은 박막을 형성하는 수퍼스트라트 구조가 공지되어 있다. 이것은 흡수층의 표면을 산(질산과 인산의 혼합물 또는 메탄올 중 브롬 용액) 또는 아닐린으로 처리하여 에칭함으로써 만들어질 수 있다. 이 공정에서 흡수층으로부터 Group II 화합물이 선택적으로 제거됨으로써 컨택층과의 층간 확산을 증진시키는 Te-함량이 높은 표면층이 만들어지는 것으로 여겨진다.
본 발명의 다른 구현예에서, Te 금속, Te 금속 나노입자 또는 소결된 나노입자가 인터페이스층(들)로서 이용될 수 있다. Te 금속 나노입자층은 콜로이드 합성법에 의해 제조될 수 있다. Te 금속 나노입자는 Group II-VI 반도체 흡수층과 후면 금속 전극층 사이에 Te 함량이 높은 인터페이스를 형성하기 위해 흡수층 증착 이전에 증착될 수 있다. 다른 방법으로서는, 원소 Te 금속의 박막(1-100 nm)이 증착될 수 있다. 나노입자 인터페이스층은 전기적 특성의 향상을 위해 화학적으로 처리(예: 리간드 교환)될 수 있다.
본 발명의 다른 구현예에서, ZnTe 박막을 포함하는 인터페이스층이 예를 들어 PVD 수단을 이용하여 증착된 기판 전극 재료 상에 직접 증착된다. 이 구현예에서, ZnTe는 Cu가 소자에서 후면 금속 전극층과 흡수층 사이에 사용되는 경우 열처리 가공 동안 Cu 확산에 대한 배리어로서도 작용한다. 다른 구현예에서, ZnTe 나노입자 용액이 기판 전극 상에 직접 증착된다. ZnTe는 ZnTe 나노입자의 콜로이드 용액으로서 증착될 수 있다. 흡수층의 증착에 앞서 기판 전극 상에 ZnTe의 박막(10-1500 nm)을 직접 증착함으로써 전극에 대한 전기적인 컨택을 개선할 수 있다. ZnTe 나노입자의 용액(이 구현예에서 이용되는 ZnTe 나노입자는 콜로이드 특성을 가지며 다양한 용매 중에서 분산액을 형성하며; 어떤 형태에서는, 퀀텀 제한형의 경우, 퀀텀 도트로도 알려져 있음)이 전술한 범위의 임의의 두께의 ZnTe층의 증착에 사용된다. 그 합성법은 문헌에 보고되어 있으며(A Novel Chemical Route to ZnTe Semiconductor Nanorods Yadong Li, Yi Ding, Zhaoyu Wang Advanced Materials 11(10), Pages 847-850 (1999)), 이 문헌은 그 전체로서 원용에 의해 본 명세서에 포함된다. 이들 재료가 용액 형태이기 때문에 인쇄법(잉크젯 인쇄, 스크린 인쇄), 스핀코팅, 스프레이 코팅, 습식 또는 다이-코팅 기법 등에 의해 기판 상에 증착될 수 있다. 용매는 증발 (주위 온도 또는 열 처리), 용액 추출 등의 여러가지 방법에 의해 제거될 수 있다. 본 발명의 일 구현예에서, 도핑되지 않은 ZnTe는 400-500℃ 또는 그 이상의 온도에서 증착되어 CdTe 증착 동안 고온 가공에서도 안정한 ZnTe 박막이 형성된다.
다른 구현예에서, Cu-도핑된 ZnTe가 오믹 컨택 인터페이스층으로서 사용된다. 전형적으로는 ZnTe 중의 구리의 양은 1-10 원자% 미만의 범위이다. 과도한 Cu 확산은 소자의 성능에 좋지 않기는 하지만, 구리는 CdTe로 확산되어 들어가 흡수층의 두께를 저감시킴으로써 이들 재료 간의 전기적인 컨택을 개선시킨다. 수퍼스트라트 구조 또는 기판 구조의 CdTe 태양 전지에서, Cu-도핑된 ZnTe는 Cu-도핑된 ZnTe 나노입자(또는 CuxTe(1≤x≤2) 나노입자 단독)을 이용하여 증착될 수 있다. 이러한 조성의 나노입자는 공지의 이온교환 방법을 이용하여 제한된 양의 구리 이온을 미리 형성된 ZnTe 나노입자에 교환시킴으로써 만들어질 수 있다(Cation Exchange Reactions in Ionic Nanocrystals Dong Hee Son, Steven M. Hughes, Yadong Yin, A. Paul Alivisatos Science 5 November 2004, Vol. 306, No. 5698, pp.1009-1012), 이 문헌의 내용은 그 전체로서 원용에 의해 본 명세서에 포함된다.
Cu-도핑된 ZnTe 박막은 당해 기술분야에서 공지된 PVD 방법을 이용하여 Cu-도핑된 ZnTe 타겟으로부터 용이하게 제조될 수 있다. 이 구현예에서, Cu-도핑된 ZnTe 박막이 후면 금속 전극층 상에 증착되고 도핑되지 않은 ZnTe 박막이 증착된다. 종래 기술에서 보고된 수퍼스트라트 구조의 태양 전지에서는, ZnTe 및 Cu-도핑된 ZnTe 층이 CdTe 증착 후 증착되고 300℃보다 높은 온도에서의 고온 가공을 거치지 않는다. 본 발명에 따르면 ZnTe 및 Cu-도핑된 ZnTe가 통상적으로는 400℃ 또는 500℃보다 높은 온도, 심지어는 그 보다 더 높은 온도에서 증착되는 CdTe의 증착에 앞서서 증착된다. 기판 구조에서는 ZnTe 및 Cu-도핑된 ZnTe가 400℃ 또는 500℃보다 높은 온도, 심지어는 그 보다 더 높은 가공 온도를 견뎌야 한다. 종래 기술에서의 문제는 고온에서의 구리 확산이다. 본 발명에서는, ZnTe 중의 구리 함량과 도핑되지 않은 ZnTe의 두께가, CdTe로의 충분한 구리 확산을 허용하면서 소자의 성능에 유해한 정도의 과도한 구리 확산은 방지하도록 조절된다.
본 발명의 다른 구현예에서, Zn 이온은 미리 형성된 CuxTe(1≤x≤2) 나노입자 중의 Cu와 교환될 수 있다. 이상적으로는, ZnTe 나오입자로 교환되는 Cu의 양은 1-10 원자% 미만의 범위로 제어된다. 다른 방법으로는 순수한 CuTe 나노입자가 순수한 ZnTe 나노입자와 바람직한 비율(1-10 원자% 미만)로 용액 중에서 혼합되어, 전술한 액체 증착 방법 중의 한 가지 방법에 따라 증착될 수 있다. 선택적으로는, 건조된 구리-도핑된 ZnTe층 또는 CuTe/ZnTe 혼합물이 열처리되어 밀도 또는 결정입자 크기를 증가시킬 수 있다. 또 다른 방법은 흡수층 증착 이전에 예를 들어 CuxSe, CuCl2, CuO, CuxS, CuxOH 등의 Cu-함유 재료로 처리하고 이어서 열적으로 어니일링함으로써 컨택 표면을 변형시키는 것이다.
본 발명의 다른 구현예에서, CdTe층의 최종 Cu의 양을 제어하기 위해 후면 금속층과 ZnTe 박막 사이에 CuxTe(1≤x≤2) 박막이 증착된다.
본 발명의 다른 구현예에서, 기판 구조에서 오믹 컨택을 개선하기 위해 금속 전극층과 Te 함량이 높은 CdxTey(y>x)층 (또는 Te 금속층) 사이에 p-도핑된 ZnTe의 인터페이스층이 증착된다. 도핑되지 않은 ZnTe의 박막, 나노입자 또는 소결된 나노입자가 p-도핑된 ZnTe 나노입자층과 Te 함량이 높은 CdxTey(y>x) (또는 Te 금속층)나노입자층 사이에 사용될 수 있다. 나노입자 인터페이스층은 전기적인 성질의 개선을 위해 화학적으로 처리(예: 리간드 교환)될 수 있다. 나노입자 인터페이스층은 전기적인 성질의 개선을 위해 소결(공기중, 불활성 또는 반응성 분위기 또는 ㅈr공하에서)될 수 있다.
Cd:Zn 비가 다얄한 CdZnTe 나노입자가 콜로이드 합성법을 이용하여 제조될 수 있다. 이들은 CdZnTe 합금 또는 코어 쉘 나노입자(ZnTe 쉘을 가진 CdTe 코어 또는 CdTe 쉘을 가진 ZnTe 코어)로서 제조될 수 있다. 코어-쉘 입자의 경우, 이들을 3차 CdZnTe로 전환시키기 위해 열처리단계가 사용될 수 있다. 기판 구조에서 Group II-VI 반도체 화합물층을 포함하는 흡수층을 증착하기 전에 CdZnTe 나노입자가 증착될 수 있다. 기판 구조에서 오믹 컨택을 개선하기 위해 p-도핑된 ZnTe층이 금속층과 CdZnTe층 사이에 사용될 수 있다. p-도핑된 ZnTe 나노입자층과 CdZnTe 나노입자층 사이에 도핑되지 않은 ZnTe의 박막, 나노입자 또는 소결된 나노입자가 사용될 수 있다.
CdZnTe의 화학적 조성은, 흡수층 다음에 순수한 또는 실질적으로 순수한 ZnTe로 시작해서 순수한 또는 실질적으로 순수한 CdTe로 끝나는 구배가 형성되도록 Cd:Zn 비를 조정함으로써 달라질 수 있다. 다른 구현예에서, 인터페이스층은 적어도 3개의 층을 포함하며, 제1 인터페이스층은 소결된 Cd1-xZnxTe(x=0) 나노입자, 제2 인터페이스층은 소결된 Cd1-xZnxTe (x=1) 나노입자, 상기 제1 인터페이스층과 제2 인터페이스층 사이의 제3 인터페이스층은 소결된 Cd1-xZnxTe ((0≤x≤1) 나노입자를 포함한다. 제3층에서 x=1인 것이 바람직하다.
실시예 1: 오믹 컨택 인터페이스층을 가진 기판 구조의 태양 전지
도 1에 도시된 본 발명의 일 구현예에서, 기판(100)은 금속 전극층(110)으로 덮이고 다시 오믹 컨택 인터페이스층(120)으로 덮인다. Group II-VI 흡수층(130)이 오믹 컨택 인터페이스층(120)의 상부에 증착된 다음 윈도우층(140)과 투명 도전층(150)이 증착된다. 기판(100)은 불투명한 금속 호일(스테인레스 스틸, 알루미늄 또는 구리), 플렉서블 투명 폴리머 필름(예: 폴리이미드) 또는 경성의 투명 유리(보로실리케이트 또는 소다라임)로 된 것일 수 있다. 기판의 두께는 플렉서블 금속 호일의 경우 25-250 ㎛이고 플렉서블 폴리머 필름의 경우 10-100 ㎛이고 유리의 경우 1-5 mm 이다. 금속 전극층(110)은 예를 들어 Mo, Ti, Ni, Al, Nb, W, Cr, 및 Cu일 수 있으며, 바람직하기로는 Mo, Ti 또는 Ni 이다. 금속 전극층의 두께는 50-1000 nm의 범위일 수 있다. 금속층은 당해 기술분야에서 공지된 PVD 기술을 따라 증착될 수 있다. 오믹 컨택 인터페이스층(120)은 CuxTe(1≤x≤2), ZnTe, p-도핑된 ZnTe, CdxTey(x≠y), Cu-도핑된 CdTe, CdZnTe, Sb2Te3, Bi2Te3 및 Te 금속을 포함하는 박막 또는 나노입자(소결형 또는 비소결형)로 만들어질 수 있다. 스핀 코팅, 슬롯 다이코팅, 롤 코팅, 스프레이 코팅, 잉크젯 인쇄 등과 같은 공지의 습식 코팅 방법에 따라 나노입자가 금속층(110)에 증착될 수 있다. 인터페이스층(120)으로서 나노입자 또는 소결된 나노입자를 사용하는 경우, 두께는 1-1000 nm, 바람직하기로는 10-100 nm 이다. 흡수층(130)의 Group II-VI 재료의 예로는 CdTe, ZnTe 및/또는 HgTe 등이 있다. 이 층은 약 1-10 ㎛의 두께를 가지며 당해 기술분야에서 공지된 방법(예: CSS(close spaced sublimation), VTD(vapor transport deposition))에 의해 증착될 수 있다. Group II-VI 반도체 화합물을 포함하는 흡수층(130)은 입자 크기를 증가시키기 위해 당해 기술분야에서 공지된 CdCl2 처리를 거칠 수 있다. 흡수층(130)은 당해 기술분야에서 공지된 방법에 따라 화학적으로 에칭될 수 있다. 당해 기술분야에서 공지된 기술(예: CBD(chemical bath deposition), CSS, VTD 등)에 의해 흡수층의 상부에 50-200 nm 두께의 윈도우층(140)이 증착된다. 본 발명에서는, 원도우층의 재료로서 CdS가 바람직하다. 윈도우층(140)은 입자 크기의 개선과 흡수층(130)과 윈도우층(140) 사이에 양호한 정션의 달성을 위해 열처리(200-500℃에서 10-30분) 될 수 있다. 윈도우층(140)의 상부에 투명 도전층(150)이 증착됨으로써 태양 전지가 완성된다. 투명 도전층은 ITO 또는 ZnO 또는 기타 공지된 TCO 재료를 포함하며 50-1000 nm의 두께를 가질 수 있다. TCO는 당해 기술분야에서 공지된 PVD 방법에 의해 증착될 수 있다. ZnO층은 저항성의 진성 ZnO층 및 도전성 금속(예: 알루미늄)-도핑된 ZnO층으로 구성될 수 있다.
실시예 2: ZnTe 및 p-도핑된 ZnTe 인터페이스층을 가진 기판 구조의 Group II-VI 반도체 태양 전지
도 2에 도시된 본 발명의 일 구현예에서, 기판(200)은 금속 전극층(210)으로 덮이고 다시 p-도핑된 ZnTe 인터페이스층(220) 및 ZnTe층(230)으로 덮인다. Group II-VI 흡수층(240)이 ZnTe 인터페이스층(230)의 상부에 증착된 다음 윈도우층(250)과 투명 도전층(260)이 증착된다. 기판(200)은 불투명한 금속 호일(스테인레스 스틸, 알루미늄 또는 구리), 플렉서블 투명 폴리머 필름(예: 폴리이미드) 또는 경성의 투명 유리(보로실리케이트 또는 소다라임)로 된 것일 수 있다. p-도핑된 ZnTe 인터페이스층(220)은 Cu-도핑된 ZnTe 나노입자(소결형 또는 비소결형) 또는 박막을 포함할 수 있다. p-도핑된 ZnTe 인터페이스층은 또한 ZnTe와 CuxTe(1≤x≤2) 나노입자의 혼합물에 의해 얻어질 수 있다. p-도핑된 ZnTe 인터페이스층(220)의 Cu 함량은 구리의 1-10 원자%의 범위이다. 진성의 도핑되지 않은 ZnTe 인터페이스층(230)이 p-도핑된 ZnTe 인터페이스층(220)의 상부에 증착된다. Group II-VI 재료로 된 흡수층(240)은 1-10 ㎛ 두께의 CdTe 일 수 있으며, 당해 기술분야에서 공지된 방법(예: CSS, VTD)에 의해 증착될 수 있다. 당해 기술분야에서 공지된 기술(예: CBD, CSS, VTD 등)에 의해 CdTe층의 상부에 50-200 nm 두께의 윈도우층(250)이 증착된다. 원도우층(250)의 상부에 투명 도전층(260)이 증착됨으로써 태양 전지가 완성된다.
실시예 3: p-도핑된 ZnTe, ZnTe 및 CdxTey(y＞x) 인터페이스층을 가진 기판 구조의 태양 전지
도 3에 도시된 본 발명의 일 구현예에서, 기판(300)은 금속 전극층(310)으로 덮이고 다시 p-도핑된 ZnTe 인터페이스층(320), ZnTe층(330) 및 CdxTey(y＞x) 나노입자층(340)으로 덮인다. Te-함유 Group II-VI 반도체 흡수층(350)이 ZnTe 인터페이스층(330)의 상부에 증착된 다음 윈도우층(360)과 투명 도전층(370)이 증착된다. 기판(300)은 불투명한 금속 호일(스테인레스 스틸, 알루미늄 또는 구리), 플렉서블 투명 폴리머 필름(예: 폴리이미드) 또는 경성의 투명 유리(보로실리케이트 또는 소다라임)로 된 것일 수 있다. 기판(300)의 두께는 플렉서블 금속 호일의 경우 25-250 ㎛이고 플렉서블 폴리머 필름의 경우 10-100 ㎛이고 유리의 경우 1-5 mm 이다. 금속 전극층(310)은 본 명세서에 기술된 바와 같은 금속일 수 있다. 금속 전극층의 두께는 50-1000 nm의 범위일 수 있다. p-도핑된 ZnTe 인터페이스층(320)은 Cu-도핑된 ZnTe 나노입자 또는 소결된 나노입자 또는 박막일 수 있다. p-도핑된 ZnTe 인터페이스층(320)은 또한 ZnTe와 CuxTe(1≤x≤2) 나노입자의 혼합물에 의해 얻어질 수 있다. p-도핑된 ZnTe 인터페이스층(320)의 Cu 함량은 구리의 1-10 원자%의 범위이다. Te 함량이 높은 CdxTey(y＞x) 나노입자 또는 소결된 나노입자는 전통적인 수퍼스트라트 CdTe 태양 전지에서 사용되는 CdTe의 화학적 습식 에칭이 Te 함량이 높은 인터페이스를 형성함으로써 후면 컨택을 증진시키는 것과 동일한 방식으로 CdTe에 대한 후면 컨택을 증진시키는 것으로 예상된다. 기판 구조에서, 그러한 화학적 에칭 방법은, CdTe/ 후면 금속 인터페이스가 매몰되어 접근할 수 없기 때문에, 사용될 수 없다. 본 발명에서 사용되는 Te 함량이 높은 CdxTey(y＞x) 나노입자층은 신규한 것이며 매몰된 CdTe 후면 컨택에서의 Te 함량이 높은 인터페이스를 가능하게 한다. Group II-VI 재료로 된 흡수층(350)은 1-10 ㎛ 두께의 CdTe 일 수 있으며, 당해 기술분야에서 공지된 방법(예: CSS, VTD)에 의해 증착될 수 있다. 당해 기술분야에서 공지된 기술(예: CBD, CSS, VTD 등)에 의해 CdTe층의 상부에 50-200 nm 두께의 윈도우층(360)이 증착된다.
실시예 4: p-도핑된 ZnTe, ZnTe 및 Te 인터페이스층을 가진 기판 구조의 CdTe 태양 전지
도 4에 도시된 본 발명의 일 구현예에서, 기판(400)은 금속 전극층(410)으로 덮이고 다시 p-도핑된 ZnTe 인터페이스층(420), ZnTe층(430) 및 Te층(440)으로 덮인다. Group II-VI 반도체 흡수층(450)이 Te층(440)의 상부에 증착된 다음 윈도우층(460)과 투명 도전층(470)이 증착된다. 기판(400)은 불투명한 금속 호일(스테인레스 스틸, 알루미늄 또는 구리), 플렉서블 투명 폴리머 필름(예: 폴리이미드) 또는 경성의 투명 유리(보로실리케이트 또는 소다라임)로 된 것일 수 있다. p-도핑된 ZnTe 인터페이스층(420)은 ZnTe 나노입자 또는 소결된 나노입자일 수 있다. p-도핑된 ZnTe 인터페이스층(420)은 또한 ZnTe와 CuxTe(1≤x≤2) 나노입자 또는 소결된 나노입자의 혼합물에 의해 얻어질 수 있다. p-도핑된 ZnTe 인터페이스층(420)의 Cu 함량은 구리의 1-10 원자%의 범위이다. 나노입자 또는 소결된 나노입자를 포함하는 층들(420, 430 및 440)은 1-1000 nm, 바람직하기로는 10-100 nm의 두께를 가진다.
실시예 5: CuxTe(1≤x≤2), ZnTe 및 Te 인터페이스층을 가진 기판 구조의 CdTe 태양 전지
도 5에 도시된 본 발명의 일 구현예에서, 기판(500)은 금속 전극층(510)으로 덮이고 다시 CuxTe(1≤x≤2) 인터페이스층(520), ZnTe층(530) 및 Te 나노입자층(540)으로 덮인다. Group II-VI 흡수층(550)이 Te 나노입자층(540)의 상부에 증착된 다음 윈도우층(560)과 투명 도전층(570)이 증착된다. p-도핑된 ZnTe 인터페이스층(520)은 CuxTe(1≤x≤2) 나노입자 또는 소결된 나노입자 또는 박막일 수 있다.
실시예 6: CuxTe(1≤x≤2), ZnTe 및 CdxTey(x≠y) 인터페이스층을 가진 기판 구조의 CdTe 태양 전지
도 6에 도시된 본 발명의 일 구현예에서, 기판(600)은 금속 전극층(610)으로 덮이고 다시 CuxTe(1≤x≤2) 인터페이스층(620), ZnTe층(630) 및 Te 함량이 높은 CdxTey(x≠y) 인터페이스층(640)으로 덮인다. Te-함유 Group II-VI 흡수층(650)이 Te 함량이 높은 CdxTey(x≠y) 인터페이스층(640)의 상부에 증착된 다음 윈도우층(660)과 투명 도전층(670)이 증착된다.
실시예 7: CuxTe(1≤x≤2), ZnTe 및 CdZnTe 인터페이스층을 가진 기판 구조의 CdTe 태양 전지
도 7에 도시된 본 발명의 일 구현예에서, 기판(700)은 금속 전극층(710)으로 덮이고 다시 CuxTe(1≤x≤2) 인터페이스층(720), ZnTe층(730) 및 CdZnTe층(740)으로 덮인다. Group II-VI 흡수층(750)이 CdZnTe층(740)의 상부에 증착된 다음 윈도우층(760)과 투명 도전층(770)이 증착된다.
실시예 8: 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지
도 8에 도시된 본 발명의 일 구현예에서, 기판(800)은 투명 도전성 전극(810)으로 덮이고 다시 윈도우층(820)으로 덮인다. Group II-VI 흡수층(830)이 윈도우층(820)의 상부에 증착된다. 나노입자 또는 소결된 나노입자를 포함하는 인터페이스층(840)이 흡수층(830)의 상부에 증착된 다음 금속 전극층(850)이 증착되어 태양 전지가 완성된다.
실시예 9: ZnTe 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지
도 9에 도시된 본 발명의 일 구현예에서, 투명 기판(900)은 투명 도전성 전극(910)으로 덮이고 다시 윈도우층(920)으로 덮인다. 바람직하기로는, 윈도우층은 CdS를 포함한다. Group II-VI 흡수층(930)이 윈도우층(920)의 상부에 증착된다. 나노입자 또는 소결된 나노입자를 포함하는 ZnTe 인터페이스층(940)이 흡수층(930)의 상부에 증착된 다음 ZnTe:Cu 나노입자층(950)이 증착되고 다시 금속 전극층(960)이 증착되어 태양 전지가 완성된다.
실시예 10: ZnTe 및 Te 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지
도 10에 도시된 본 발명의 일 구현예에서, 기판(1000)은 투명 도전성 전극(1010)으로 덮이고 다시 윈도우층(1020)으로 덮인다. Te 나노입자 인터페이스층(1040)이 흡수층(1030)의 상부에 증착된 다음 도핑되지 않은 ZnTe 인터페이스층(1050)과 p-도핑된 ZnTe:Cu 나노입자층(1060)이 증착되고 다시 금속 전극층(1070)이 증착되어 태양 전지가 완성된다.
실시예 11: ZnTe 및 CdxTey(x≠y) 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지
도 11에 도시된 본 발명의 일 구현예에서, 기판(1100)은 투명 도전성 전극(1110)으로 덮이고 다시 윈도우층(1120)으로 덮인다. Group II-VI 흡수층(1130)이 윈도우층(1120)의 상부에 증착된다. Te 함량이 높은 CdxTey(y＞x) 인터페이스층(1140)이 흡수층(1130)의 상부에 증착된 다음 도핑되지 않은 ZnTe층(1150)과 p-도핑된 ZnTe:Cu층(1160)이 증착되고 다시 금속 전극층(1170)이 증착되어 태양 전지가 완성된다. 이 실시예에서 인터페이스층은 나노입자 또는 소결된 나노입자를 포함한다.
실시예 12: ZnTe 및 CdZnTe 인터페이스층을 가진 수퍼스트라트 구조의 태양 전지
도 12에 도시된 본 발명의 일 구현예에서, 기판(1200)은 투명 도전성 전극(1210)으로 덮이고 다시 윈도우층(1220)으로 덮인다. Group II-VI 흡수층(1230)이 CdS윈도우층(1220)의 상부에 증착된다. CdZnTe 인터페이스층(1240)이 흡수층*1230)의 상부에 증착된 다음 도핑되지 않은 ZnTe 나노입자층(1250)과 p-도핑된 ZnTe:Cu층(1260)이 증착되고 다시 금속 전극층(1270)이 증착되어 태양 전지가 완성된다. 이 실시예에서 인터페이스층은 나노입자 또는 소결된 나노입자를 포함한다.
본 명세서에 기재된 구현예들은 단지 예시적인 것일 뿐이며 본 발명에 의해 가능한 층상 구조를 모두 열거한 것은 아니다. 본 명세서에 기재된 층들에 대해 중간층 및/또는 추가층 역시 가능하며 본 발명의 범위 내에 포함된다. 광전 소자의 최종 사용자가 원하는 경우에는 코팅, 실링 및 그밖의 구조적인 층이 포함될 수 있다.
본 명세서에 기재된 모든 특허문헌, 간행물 및 개시물은 모든 목적을 위해 그 전체로서 원용에 의해 본 명세서에 포함된다.
100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100, 1200: 기판
110, 210, 310, 410, 510, 610, 710: 850, 960, 1070, 1170, 1270: 금속 전극층
120, 220, 230, 320, 330, 340, 420, 430, 440, 520, 530, 540, 620, 630, 640, 720, 730, 740, 840, 940, 950, 1040, 1050, 1060, 1140, 1150, 1160, 1240, 1259, 1260: 인터페이스층
140, 250, 360, 460, 560, 660, 760, 810, 910, 1010, 1110, 1210: 윈도우층
150, 260, 370, 470, 570, 670, 770, 810, 910, 1010, 1110, 1210: 투명 도전층

Claims (25)

  1. 투명하거나 또는 불투명한 기판, 금속 전극층, 투명 도전층, 흡수층, 윈도우층 및 인터페이스층을 포함하며, 상기 흡수층은 Group II-VI 반도체 화합물을 포함하고, 상기 인터페이스층은 상기 금속 전극층과 상기 흡수층 사이에 오믹 컨택이 형성되도록 상기 금속 전극층과 상기 흡수층 사이에 위치하는, 기판 구조(substrate configuration)를 가진 광전 소자.
  2. 제1항에 있어서, 상기 흡수층은 CdTe 반도체를 포함하는 것을 특징으로 하는 광전 소자.
  3. 제2항에 있어서, 상기 윈도우층은 CdS 반도체를 포함하는 것을 특징으로 하는 광전 소자.
  4. 제1항에 있어서, 상기 인터페이스층은 나노입자, 소결된 나노입자 및 박막으로 구성된 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 광전 소자.
  5. 제4항에 있어서, 상기 나노입자, 소결된 나노입자 및 박막은 각각 독립적으로 Group II-IV 화합물, Group IV-VI 화합물, Group IV, Group III-V 화합물 및 Group I-III-VI 화합물로 구성된 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 광전 소자.
  6. 제5항에 있어서, 상기 나노입자, 소결된 나노입자 및 박막은 각각 독립적으로 CuxTe(1≤x≤2), ZnTe, p-도핑된 ZnTe, CdxTey(x≠y), Cu-도핑된 CdTe, CdZnTe, Sb2Te3, Bi2Te3 및 Te 금속으로 구성된 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 광전 소자.
  7. 제6항에 있어서, 상기 나노입자, 소결된 나노입자 및 박막은 독립적으로 CdxTey(x＞y) 및 Cu-도핑된 ZnTe으로 구성된 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 광전 소자.
  8. 제1항에 있어서, 상기 인터페이스층은 복수개의 층을 포함하는 것을 특징으로 하는 광전 소자.
  9. 제1항에 있어서, 상기 인터페이스층은 복수개의 층을 포함하며, 상기 복수개의 층은 p-도핑된 ZnTe 나노입자를 포함하는 제1층과, ZnTe 나노입자를 포함하는 제2층을 포함하는 것을 특징으로 하는 광전 소자.
  10. 제9항에 있어서, 상기 인터페이스층은 ZnTe 나노입자를 포함하는 제2층과 상기 흡수층 사이에 위치하는, Te 금속 나노입자를 포함하는 제3층을 더 포함하는 것을 특징으로 하는 광전 소자.
  11. 제1항에 있어서, 상기 인터페이스층은 복수개의 층을 포함하며, 상기 복수개의 층은 CuxTe(1≤x≤2) 나노입자를 포함하는 제1층, 및 ZnTe 나노입자를 포함하는 제2층을 포함하는 것을 특징으로 하는 광전 소자.
  12. 제11항에 있어서, 상기 인터페이스층은 상기 제2층과 상기 흡수층 사이에 위치하는 제3층을 더 포함하며, 상기 제3층은 Te 금속 나노입자, CdxTey(x≠y) 나노입자 및 CdZnTe 나노입자로 구성된 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 광전 소자.
  13. 제1항에 있어서, 상기 인터페이스층은 3개 이상의 층을 포함하며, 제1 인터페이스층은 Cd1-xZnxTe(x=0) 나노입자를 포함하고, 제2 인터페이스층은 소결된 Cd1-xZnxTe(x≠0) 나노입자를 포함하고, 제3 인터페이스층은 상기 제1 인터페이스층과 상기 제2 인터페이스층 사이에 위치하며 소결된 Cd1-xZnxTe(0≤x≤1) 나노입자를 포함하는 것을 특징으로 하는 광전 소자.
  14. 제1항에 있어서, 상기 인터페이스층은 복수개의 층을 포함하며, 상기 복수개의 층은 소결된 p-도핑된 ZnTe 나노입자를 포함하는 제1층과, 소결된 ZnTe 나노입자를 포함하는 제2층을 포함하는 것을 특징으로 하는 광전 소자.
  15. 제14항에 있어서, 상기 인터페이스층은 소결된 ZnTe 나노입자를 포함하는 제2층과 상기 흡수층 사이에 위치하며 소결된 Te 금속 나노입자를 포함하는 제3층을 더 포함하는 것을 특징으로 하는 광전 소자.
  16. 제1항에 있어서, 상기 인터페이스층은 복수 개의 층을 포함하며, 상기 복수개의 층은 소결된 CuxTe(1≤x≤2) 나노입자를 포함하는 제1층과 소결된 ZnTe 나노입자를 포함하는 제2층을 포함하는 것을 특징으로 하는 광전 소자.
  17. 제16항에 있어서, 상기 인터페이스층은 상기 제2층과 상기 흡수층 사이에 위치하는 제3층을 더 포함하며, 상기 제3층은 소결된 Te 금속 나노입자, 소결된 CdxTey(x≠y) 나노입자 및 소결된 CdZnTe 나노입자로 구성된 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 광전 소자.
  18. 제1항에 있어서, 상기 인터페이스층은 3개 이상의 층을 포함하며, 제1 인터페이스층은 소결된 Cd1-xZnxTe(x=0) 나노입자를 포함하고, 제2 인터페이스층은, 소결된 Cd1-xZnxTe(x≠0) 나노입자를 포함하고, 제3 인터페이스층은 상기 제1 인터페이스층과 제2 인터페이스층 사이에 위치하며 소결된 Cd1-xZnxTe(0≤x≤1) 나노입자를 포함하는 것을 특징으로 하는 광전 소자.
  19. 제1항에 있어서, 상기 인터페이스층은 복수개의 층을 포함하며, 상기 복수개의 층은 p-도핑된 ZnTe 박막을 포함하는 제1층과, ZnTe 박막을 포함하는 제2층을 포함하는 것을 특징으로 하는 광전 소자.
  20. 제19항에 있어서, 상기 인터페이스층은, ZnTe 박막을 포함하는 제2층과 상기 흡수층 사이에 위치하며 Te 금속 박막을 포함하는 제3층을 더 포함하는 것을 특징으로 하는 광전 소자.
  21. 제1항에 있어서, 상기 인터페이스층은 복수개의 층을 포함하며, 상기 복수개의 층은 CuxTe(1≤x≤2) 박막을 포함하는 제1층과 ZnTe 박막을 포함하는 제2층을 포함하는 것을 특징으로 하는 광전 소자.
  22. 제21항에 있어서, 상기 인터페이스층은 상기 제2층과 상기 흡수층 사이에 위치하는 제3층을 더 포함하며, 상기 제3층은 Te 금속 박막, CdxTey(x≠y) 박막 및 CdZnTe 박막으로 구성된 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 광전 소자.
  23. 제1항에 있어서, 상기 인터페이스층은 3개 이상의 층을 포함하며, 제1 인터페이스층은 Cd1-xZnxTe(x=0) 박막을 포함하고, 제2 인터페이스층은, Cd1-xZnxTe(x≠0) 박막을 포함하고, 제3 인터페이스층은 상기 제1 인터페이스층과 제2 인터페이스층 사이에 위치하며 Cd1-xZnxTe(0≤x≤1) 박막을 포함하는 것을 특징으로 하는 광전 소자.
  24. 투명 기판, 금속 전극층, 투명 도전층, 흡수층, 윈도우층, 및 나노입자 또는 소결된 나노입자를 포함하는 인터페이스층을 포함하며, 상기 흡수층은 Group II-VI 반도체 화합뭄ㄹ을 포함하며, 상기 인터페이스층은 나노입자 또는 소결된 나노입자를 포함하며, 상기 금속 전극층과 상기 흡수층 사이에 오믹 컨택이 형성되도록 상기 금속 전극층과 상기 흡수층 사이에 위치하는, 수퍼스트라트 구조(superstrate configuration)를 가진 광전 소자.
  25. 제24항에 있어서, 상기 나노입자 또는 소결된 나노입자는 독립적으로 CuxTe(1≤x≤2), ZnTe, p-도핑된 ZnTe, CdxTey(x≠y), Cu-도핑된 CdTe, CdZnTe, Sb2Te3, Bi2Te3 및 Te 금속으로 구성된 군으로부터 선택되는 재료를 포함하는 것을 특징으로 하는 광전 소자.
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