KR20100123879A - C4 패드들 사이에 라인/간격 라우팅을 제조하기 위한 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 46
- 239000010410 layer Substances 0.000 claims abstract description 333
- 239000006117 anti-reflective coating Substances 0.000 claims abstract description 103
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 101
- 229910052751 metal Inorganic materials 0.000 claims abstract description 35
- 239000002184 metal Substances 0.000 claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 238000001459 lithography Methods 0.000 claims description 10
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000576 coating method Methods 0.000 claims description 8
- 238000005507 spraying Methods 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052802 copper Inorganic materials 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 6
- 150000002894 organic compounds Chemical class 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 229910000679 solder Inorganic materials 0.000 description 9
- 238000009825 accumulation Methods 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 4
- 238000009713 electroplating Methods 0.000 description 3
- 230000003746 surface roughness Effects 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000004070 electrodeposition Methods 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 150000001412 amines Chemical class 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 125000004122 cyclic group Chemical group 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229920003986 novolac Polymers 0.000 description 1
- 125000005375 organosiloxane group Chemical group 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N phenol group Chemical group C1(=CC=CC=C1)O ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- XREXPQGDOPQPAH-QKUPJAQQSA-K trisodium;[(z)-18-[1,3-bis[[(z)-12-sulfonatooxyoctadec-9-enoyl]oxy]propan-2-yloxy]-18-oxooctadec-9-en-7-yl] sulfate Chemical compound [Na+].[Na+].[Na+].CCCCCCC(OS([O-])(=O)=O)C\C=C/CCCCCCCC(=O)OCC(OC(=O)CCCCCCC\C=C/CC(CCCCCC)OS([O-])(=O)=O)COC(=O)CCCCCCC\C=C/CC(CCCCCC)OS([O-])(=O)=O XREXPQGDOPQPAH-QKUPJAQQSA-K 0.000 description 1
- 230000008016 vaporization Effects 0.000 description 1
- 238000009834 vaporization Methods 0.000 description 1
- 229920003169 water-soluble polymer Polymers 0.000 description 1
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Abstract
미세 라인 및 간격 라우팅을 제조하는 방법이 개시된다. 본 방법은 상부에 유전체층 및 시드층이 배치된 기판을 제공하는 단계를 포함한다. 그 후 시드층 위에 반사 방지 코팅층 및 포토레지스트층을 형성한다. 포토레지스트층 및 반사 방지 코팅층을 패터닝하여 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층을 형성하고, 시드층의 제1 부분을 노출시키고, 시드층의 제2 부분을 덮어 둔다. 그후 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층의 피쳐들 사이에서, 시드층의 제1 부분 상에 금속층을 형성한다. 이어서 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층을 제거한다. 그 후, 시드층의 제2 부분을 제거하여 유전체층 위에 일련의 금속 라인을 제공한다.
Description
본 발명의 실시예들은 반도체 구조에 관한 것으로, 특히 HDI(high density interconnect) 기판들에 대한 FLS(fine line and space) 라우팅을 제조하기 위한 방법에 관한 것이다.
플립칩 또는 C4(Controlled Collapse Chip Connection)는 와이어 본드들 대신 솔더 범프들을 이용하는, 집적회로(IC) 칩들과 같은 반도체 디바이스들, MEMS 또는 컴포넌트들에 이용되는 장착 유형이다. 솔더 범프들은 기판 패키지의 상측에 위치된 C4 패드들 상에 퇴적된다. 반도체 디바이스를 기판에 장착하기 위해, 플립오버된다(flipped over)-활성측이 장착 영역 상에 향하게 한다(facing down). 솔더 범프들은 반도체 디바이스를 기판에 직접 접속하기 위해 사용된다.
C4 솔더 볼 접속들은 반도체 디바이스들과 기판들 사이에 플립칩 상호접속을 제공하기 위해 수년동안 사용되어 왔다. 반구형의 C4 솔더 범프들이 절연층 위 그리고 커넥터 패드들(범프 패드들이라고도 알려짐)의 노출면 위에 형성되고, 이들 각각은 절연층 또는 층들 내의 비아홀을 통해 노출된다. 이어서, 솔더 범프들은 다이의 Cu 스터드 범프들과의 접속을 리플로우 및 형성할 때까지 그들의 용융점을 초과하여 가열된다. 실제 C4 솔더 범프들은 기화, 스크린 인쇄, 및 전기도금을 포함하는 다수의 상이한 처리 기술들을 이용하여 제조될 수 있다. 전기도금에 의한 제조는 전형적으로 금속 시드층의 퇴적, 촬상된 포토레지스트의 도포(C4 솔더 범프들의 패턴 내), 솔더의 전착(electro-deposition), 포토레지스트의 스트리핑(stripping), 및 C4 범프들을 분리하기 위한 서브 시드층의 하위 에칭을 포함하는 일련의 기본적인 동작들을 요구한다.
반도체 구조들이 보다 개선됨에 따라, 높은 I/O 밀도에 대한 요구는 더 타이트한 c4 범프 피치로 이어진다. 이것은, 다시 라인 및 간격의 치수들 및 제조상의 요건들을 엄격하게 한다.
도 1은 본 발명의 실시예에 따른, 유기 기판 패키지에 미세 라인 및 간격 라우팅을 제조하기 위한 방법에서의 동작들을 나타내는 흐름도.
도 2a-2h는 본 발명의 실시예에 따른, 유기 기판 패키지에 미세 라인 및 간격 라우팅을 제조하기 위한 방법에서의 동작들을 나타내는 단면도.
도 2a-2h는 본 발명의 실시예에 따른, 유기 기판 패키지에 미세 라인 및 간격 라우팅을 제조하기 위한 방법에서의 동작들을 나타내는 단면도.
유기 기판 패키지에 미세 라인 및 간격 라우팅을 제조하는 방법들이 기술된다. 이하의 설명에서, 본 발명의 실시예들의 전반적인 이해를 제공하기 위해, 통합 방식 및 재료 체제들과 같은 다수의 특정 상세들이 개시된다. 본 발명의 실시예들은 이들 특정 상세들 없이 실시될 수 있음은 당업자에게 명백할 것이다. 다른 예들에서, 집적 회로 설계 레이아웃과 같은 공지의 특징들은 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 상세히 설명되지 않는다. 또한, 도면들에 도시된 각종 실시예들은 예시적인 표현으로서 반드시 일정 비율로 그려지지 않았음을 이해해야 한다.
미세 라인 및 간격 라우팅을 제조하는 방법들이 본원에 개시된다. 상부에 유전체층 및 시드층이 배치된 기판이 제공될 수 있다. 실시예에서, 반사 방지 코팅층 및 포토레지스트층이 시드층 위에 형성된다. 포토레지스트층 및 반사 방지 코팅층은 그 후 패터닝되어 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층을 형성하고, 시드층의 제1 부분을 노출시키고, 시드층의 제2 부분을 덮어 둔다. 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층의 피쳐들 사이에서, 시드층의 제1 부분 위에 금속층이 형성된다. 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층은 이어서 제거된다. 일 실시예에서, 시드층의 제2 부분이 제거되어 유전체층 위에 일련의 금속 라인들을 제공한다.
본 발명의 실시예에 따라, 반사 방지 코팅층을 도포하는 것은 리소그래피 처리 동안 반사된 광을 흡수함으로써, 시드층으로부터의 반사량을 제어하는데 이용된다. 반사된 광을 흡수함으로써, 패터닝 처리중인 포토레지스트의 영역들의 노출이 더 잘 제어될 수 있다. 예를 들어, 일 실시예에서, 리소그래피 처리 동안 시드층과 포토레지스트층 사이의 반사 방지 코팅층을 이용함으로써, 포토레지스트층의 영역들의 바람직하지 않은 노출은, 제거되지 않는다면 실질적으로 감소된다. 따라서, 패터닝된 포토레지스트층 내의 피쳐들 사이의 라인폭 변화는 반사 방지 코팅층의 부재시 스캐터링으로부터 기인하는 라인폭 변화에 비해 완화될 수 있다. 일 실시예에서, 반사 방지 코팅층을 미세 라인들 및 간격들을 제조하기 위한 통합 방식에 포함시키는 것에 의해, 그러한 라우팅의 밀도가 증가될 수 있고, 그러한 라우팅의 개별적인 라인들의 라인폭들이 감소될 수 있어, 그러한 라우팅의 스케일링이 증가하는 I/O 밀도를 항상 수용할 수 있게 한다. 본 발명의 실시예에 따라, 리소그래피 처리 동안 시드층과 포토레지스트층 사이의 반사 방지 코팅층을 이용하면 반사 방지 코팅층을 이용하지 않는 처리들에 공통인 라인-에지 거칠기(예를 들어, 반사성 노칭)의 범위가 감소된다.
본 발명의 실시예에서, 미세 라인 및 간격 라우팅을 제조하는 방법에서 반사 방지 코팅층이 사용된다. 도 1은 본 발명의 실시예에 따라, 유기 기판 패키지 내에 미세 라인 및 간격 라우팅을 제조하는 방법에서의 동작들을 나타내는 흐름도(100)이다. 도 2a-2h는 본 발명의 실시예에 따라, 유기 기판 패키지 내에 미세 라인 및 간격 라우팅을 제조하는 방법에서의 동작들을 나타내는 단면도를 도시한다.
흐름도(100)의 동작(102) 및 대응하는 도 2a를 참고하면, 상부에 유전체층(204)이 배치된 축적층(build-up layer)(202)이 제공된다. 본 발명의 실시예에 따르면, 축적층(202) 및 유전체층(204)은 유기 기판 패키지에 포함된 층들의 스택(200)을 형성한다. 예를 들어, 일 실시예에서, 층들의 스택(200)은 미세 라인 및 간격 라우팅을 요하는 임의의 축적층을 포함할 수 있다. 실시예에서, 유전체층(204)은 거친면(206)을 갖고, 예를 들어 유전체층(204)은 도 2a에 도시된 바와 같이, 디스미어 처리가 수행된다.
유전체층(204)은 축적층(202)의 정면 상의 디바이스들 및 상호접속들을 유전체층(204) 위 또는 아래에 배치된 후속하여 형성된 미세 라인/간격 라우팅으로부터 전기적으로 분리히는데 적합한 층일 수 있다. 실시예에서, 유전체층(204)은 실리카 필러들을 갖는 에폭시계 재료로 이루어진다. 일 실시예에서, 유전체층(204)은 대략 0.5-0.6 마이크로미터 범위의 평균 표면 거칠기를 갖는 거친면(206)을 가지며, 즉 거친면(206) 내의 V-그루브들의 평균 심도는 대략 0.5-0.6 마이크로미터 범위에 있다. 실시예에서, 유전체층(204)은 후술되는 바와 같이, 비전착(electro-less deposited) 금속층과 같은 후속하여 배치된 금속층과 잘 부착되게 하기 위해 거친면(206)을 갖도록 거칠게 된다. 실시예에서, 유전체층(204)의 거친면(206)은 레이저 비아 드릴링에 후속하여 디스미어 처리에 의해 형성된다. 실시예에서, 유전체층(204)의 표면을 거칠어지지 않는다.
축적층(202)은 SAP(semi-additive process)에 적합한 재료로 이루어질 수 있다. 일 실시예에서, 축적층(202)은 실리카 필러들을 갖는 에폭시계 유전체 재료이다. 다른 실시예에서, 축적층(202)은 구리면을 포함한다.
흐름도(100)의 동작(102) 및 대응하는 도 2b를 다시 참고하면, 시드층(208)이 유전체층(204) 상에 배치된다. 본 발명의 실시예에 따르면, 시드층(208)은 유전체층(204)과 등각이 되도록 형성되고, 예를 들어 시드층(208)은 도 2b에 도시된 바와 같이 거친면(206)과 동일하거나 유사한 토포그래피를 갖는다. 실시예에서, 시드층(208)은 유전체층(204)의 임의의 상면 거칠기를 부분적으로 또는 완전히 메워서 시드층(208)에 대해 실질적으로 편평한 상면을 제공한다. 실시예에서, 시드층(208)은 대략 0.5-1 마이크로미터 범위의 두께를 갖는다. 실시예에서, 시드층(208)은 대략 0.7 마이크로미터의 두께를 갖는다. 시드층(208)은 그 표면 상에의 금속막의 후속 전해 도금에 적합한 층일 수 있다. 실시예에서, 시드층(208)은 구리, 은, 니켈, 알루미늄과 같은 (그러나 이에 제한되지 않는) 금속 또는 금속을 포함한 합금으로 이루어질 수 있다. 실시예에서, 시드층(208)은 비전착 처리에 의해 유전체층(204) 상에 형성된다. 금속 스퍼터링은 이용될 수 있는 대안의 금속 증착 처리이다.
흐름도(100)의 동작(104) 및 대응하는 도 2c를 참고하면, 시드층(208) 위에 반사 방지 코팅층(210)이 형성된다. 본 발명의 실시예에 따라, 후속 리소그래피 처리 동안, 도 2c에 도시된 바와 같이, 반사 방지 코팅층(210)이 시드층(208) 위에 형성되어 금속면으로부터 그리고 시드층(208)의 거칠어진 토포그래피로부터 반사된 광을 흡수한다. 또한, 도 2c에 도시된 바와 같이, 일 실시예에서, 반사 방지 코팅층(210)에 평평한 면을 제공하기 위해 반사 방지 코팅층(210)은 시드층(208)의 표면 거칠기를 메우고, 그 위에 포토레지스트층이 후속하여 퇴적된다. 실시예에서, 반사 방지 코팅층(210)은 시드층(208)의 상면으로부터 측정될 때 대략 1-2 마이크로미터의 범위의 두께를 갖는다. 실시예에서, 반사 방지 코팅층(210)은 시드층(208)의 상면으로부터 측정될 때 대략 1.5 마이크로미터의 두께를 갖는다.
반사 방지 코팅층(210)은 리소그래피 처리 동안 생성된 스캐터링된 광을 실질적으로 흡수하는 재료로 이루어질 수 있다. 본 발명의 실시예에 따라, 반사 방지 코팅층(210)은 유기 화합물과 염료로 이루어질 수 있다. 일 실시예에서, 반사 방지 코팅층(210)은 수용성 폴리머 아쿠아졸, 유기실록산계 막과 같은 (그러나 이에 제한되지 않는) 재료로 이루어질 수 있다. 실시예에서, 반사 방지 코팅층(210)의 조성은 반사 방지 코팅층(210)의 표면 상에 후속하여 형성된 포토레지스트층과 화학적으로 호환가능하도록 선택된다.
반사 방지 코팅층(210)은 시드층(208)을 균일하게 덮고 그 위에 포토레지스트층이 후속하여 퇴적될 수 있는 평평한 면을 제공하기에 적합한 기법에 의해 시드층(208) 상에 형성될 수 있다. 일 실시예에서, 반사 방지 코팅층(210)은 스프레이 코팅 또는 롤 코팅과 같은 (그러나 이에 제한되지 않는) 처리에 의해 형성된다. 다른 실시예에서, 반사 방지 코팅층(210)은 스핀온 처리에 의해 형성된다. 유전체층(204)의 표면 상에 반사 방지 코팅층(210)을 코팅하는데 도움을 주기 위해 용매가 이용되고, 그것의 형성에 이어 용매를 제거하기 위해, 반사 방지 코팅층(210)은 이어서 대략 섭씨 150도의 온도(그러나 이에 제한되지 않음)에서 소성 처리에 노출된다.
흐름도(100)의 동작(104) 및 대응하는 도 2d를 다시 참고하면, 포토레지스트층(212)은 반사 방지 코팅층(210) 위에 형성된다. 포토레지스트층(212)은 리소그래피 처리를 수행하기에 적합한 재료로 이루어질 수 있다. 본 발명의 실시예에 따라, 포토레지스트층(212)은 드라이막 레지스트 또는 액상 레지스트로 이루어진다. 실시예에서, 포토레지스트층(212)은 네거티브 톤 액상 포토레지스트로 이루어진다. 일 실시예에서, 포토레지스트층(212)은 포토액티브 디아조퀴논 에테르(DQ) 및 페놀릭 노볼락 레진(N)을 포함하는 2성분 DQN 레지스트로 이루어진다. 포토레지스트층(212)은 반사 방지 코팅층(210)을 균일하게 덮고 리소그래피 처리가 적용되는 평평한 상면을 제공하기에 적합한 기법에 의해 반사 방지 코팅층(210) 상에 형성될 수 있다. 일 실시예에서, 포토레지스트층(212)은 반사 방지 코팅층(210)의 표면 상에의 스프레이 코팅 또는 롤 코팅과 같은 (그러나 이에 제한되지 않는) 처리에 의해 형성된 액상 포토레지스스트층이다. 다른 실시예에서, 포토레지스트층(212)은 라미네이션 처리에 의해 형성되고 드라이 막 포토레지스트층이다. 일 실시예에서, 드라이막 포토레지스트층은 순환형 폴리(시스-이소프렌) 레진계이다. 실시예에서, 포토레지스트층(212)은 대략 10-15 마이크로미터 범위의 두께를 갖는다. 실시예에서, 포토레지스트층(212)은 네거티브톤 또는 포지티브톤 포토레지스트층이다. 실시예에서, 포토레지스트층(212)의 조성은 반사 방지 코팅층(210)과 화학적으로 호환가능하도록 선택된다.
흐름도(100)의 동작(106) 및 대응하는 도 2e를 참고하면, 포토레지스트층(212) 및 반사 방지 코팅층(210)을 패터닝하여 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)을 각각 형성하고, 시드층(208)의 제1 부분을 노출시키고, 시드층(208)의 제2 부분을 덮어 둔다. 본 발명의 실시예에 따라, 마스킹된 리소그래피 처리에 의해 포토레지스트층(212) 및 반사 방지 코팅층(210)을 패터닝하여 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)을 형성한다. 해당 실시예에서, 포토레지스트층(212) 및 반사 방지 코팅층(210)은 포토레지스트층(212) 및 반사 방지 코팅층(210)의 부분들을 변경하는 마스킹된 리소그래피에 의해 광원에 노출된다. 실시예에서, 반사 방지 코팅층(210)은 리소그래피 노출 동작 동안 시드층(208)에 의해 스캐터링되는 광을 흡수한다. 일 실시예에서, 반사 방지 코팅층(210)을 패터닝하여 포토레지스트층(212)을 패터닝하는데 사용되는 동일한 현상 처리 단계에서 패터닝된 반사 방지 코팅층(216)을 형성한다. 해당 실시예에서, 포토레지스트층(212)을 먼저 마스킹된 리소그래피 처리에 노출한다. 다음, 동일한 처리 단계에서, 포토레지스트층(212) 및 반사 방지 코팅층(210)을 현상하여 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)을 각각 형성한다. 실시예에서, 포토레지스트층(212) 및 반사 방지 코팅층(210)을 1 중량% Na2CO3 또는 테트라메틸암모늄 하이드록시드(TMAH)와 같은 (그러나 이에 제한되지 않는) 용액에 의해 현상한다. 다른 실시예에서, 포토레지스트층(212)을 패터닝하는데 사용된 처리 단계와 다른 처리 단계로 반사 방지 코팅층(210)을 패터닝하여 패터닝된 반사 방지 코팅층(216)을 형성한다. 실시예에서, 포토레지스트층(212)을 먼저 마스킹된 리소그래피 및 현상 처리에 노출시켜 패터닝된 포토레지스트층(214)을 형성한다. 다음, 패터닝된 포토레지스트층(214)을 마스크로 이용하여, 반사 방지 코팅층(210)을 드라이 또는 웨트 에칭하여 패터닝된 반사 방지 코팅층(216)을 형성한다.
흐름도(100)의 동작(108) 및 대응하는 도 2f를 참고하면, 패터닝된 포토레지스트층(214)과 패터닝된 반사 방지 코팅층(216)의 피쳐들 사이에서, 금속층(218)을 시드층(208)의 노출 부분 상에 형성한다. 본 발명의 실시예에 따라, 전착 처리에 의해 시드층(208)의 노출 부분 상에 금속층(218)을 형성한다. 금속층(218)은 시드층(208)과의 강한 접착에 적합하고 도전성 라인을 형성하기에 적합하게 도전성인 금속으로 이루어질 수 있다. 실시예에서, 시드층(208)과 금속층(218) 모두는 구리로 이루어진다.
흐름도(100)의 동작(110) 및 대응하는 도 2g를 참고하면, 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)이 제거된다. 본 발명의 실시예에 따라, 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)을 포토레지스트 스트리핑 용액에 의해 제거한다. 실시예에서, 아민계 스트리핑 용액에 의해, 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)을 제거한다. 일 실시예에서, 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)을 동일한 처리 단계에서 제거한다. 실시예에서, 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)은 별도의 처리 단계에서 제거된다.
흐름도(100)의 동작(112) 및 대응하는 도 2h를 참고하여, 패터닝된 포토레지스트층(214) 및 패터닝된 반사 방지 코팅층(216)에 의해 미리 덮어진 시드층(208)의 일부가 제거된다. 본 발명의 실시예에 따라, 시드층(208)의 이 부분을 제거하여 유전체층(204) 위에 일련의 금속 라인(220)을 제공한다. 일 실시예에서, 일련의 라인(220)의 각 라인의 폭은 대략 5 마이크로미터보다 작고 일련의 라인(220)의 각 라인 사이의 간격은 대략 5 마이크로미터보다 작다. 시드층(208)의 그 제거된 부분은 글로벌 드라이 또는 웨트 에치 처리에 의해 제거될 수 있다. 실시예에서, 시드층(208)의 부분은 H2O2/H2SO4계 에칭 용액으로 제거된다. 일 실시예에서, 도 2g 및 2h에 도시된 바와 같이, 글로벌 에치 처리 또한 일련의 라인(220) 내의 각 라인의 높이를 감소시킨다.
이와 같이, 미세 라인 및 간격 라우팅을 제조하는 방법이 개시되었다. 본 발명의 실시예에 따라, 본 방법은 상부에 유전체층 및 시드층이 배치된 기판을 제공하는 단계를 먼저 포함한다. 반사 방지 코팅층 및 포토레지스트층을 시드층 위에 형성한다. 포토레지스트층 및 반사 방지 코팅층을 패터닝하여 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층을 형성하고, 시드층의 제1 부분을 노출시키고, 시드층의 제2 부분을 덮어 둔다. 그 후 패터닝된 포토레지스트층과 패터닝된 반사 방지 코팅층의 피쳐들 사이에서, 시드층의 제1 부분 상에 금속층을 형성한다. 그 후 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층을 제거한다. 마지막으로, 시드층의 제2 부분을 제거하여 유전체층 위 또는 아래에 일련의 금속 라인을 제공한다. 일 실시예에서, 포토레지스트층 및 반사 방지 코팅층을 별도의 처리 단계에서 패터닝한다. 먼저, 포토레지스트층을 마스킹된 리소그래피 및 현상 처리에 노출시켜 패터닝된 포토레지스트층을 형성한다. 다음, 반사 방지 코팅층을 에칭하여 패터닝된 반사 방지 코팅층을 형성한다. 다른 실시예에서, 포토레지스트층 및 반사 방지 코팅층을 동일하나 처리 단계에서 패터닝한다. 먼저, 포토레지스트층 및 반사 방지 코팅층을 마스킹된 리소그래피 처리에 노출시킨다. 다음, 포토레지스트층 및 반사 방지 코팅층 모두를 현상하여 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층을 형성한다.
Claims (20)
- 미세 라인 및 간격 라우팅을 제조하는 방법으로서,
유전체층을 갖는 기판 상에 시드층(seed layer)을 형성하는 단계;
상기 시드층 위에 반사 방지 코팅층 및 포토레지스트층을 형성하는 단계;
상기 포토레지스트층 및 상기 반사 방지 코팅층을 패터닝하여 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층을 형성하고, 상기 시드층의 제1 부분을 노출시키고, 상기 시드층의 제2 부분을 덮어 두는 단계;
상기 패터닝된 포토레지스트층 및 상기 패터닝된 반사 방지 코팅층의 피쳐들(features) 사이에서, 상기 시드층의 상기 제1 부분 상에 금속층을 형성하는 단계;
상기 패터닝된 포토레지스트층 및 상기 패터닝된 반사 방지 코팅층을 제거하는 단계; 및
상기 시드층의 상기 제2 부분을 제거하여 상기 유전체층 위에 일련의 금속 라인을 제공하는 단계
를 포함하는 미세 라인 및 간격 라우팅 제조 방법. - 제1항에 있어서,
상기 반사 방지 코팅층을 형성하는 단계는 상기 시드층 상에 상기 반사 방지 코팅층을 스프레이 코팅 또는 롤 코팅하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제2항에 있어서,
상기 포토레지스트층은 액상 포토레지스트층이고, 상기 포토레지스트층을 형성하는 단계는 상기 반사 방지 코팅층 상에 상기 포토레지스트층을 스프레이 코팅 또는 롤 코팅하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제2항에 있어서,
상기 반사 방지 코팅층을 형성하는 단계는 유기 화합물 및 염료(dye)를 이용하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제1항에 있어서,
상기 시드층을 형성하는 단계 및 상기 금속층을 형성하는 단계는 구리를 이용하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제1항에 있어서,
상기 시드층의 상기 제2 부분을 제거하여 상기 일련의 금속 라인을 제공하는 단계는 대략 5 마이크로미터보다 작은 폭과 대략 5 마이크로미터보다 작은 각각의 라인 사이의 간격을 갖는 상기 일련의 금속 라인의 각각의 라인을 형성하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 미세 라인 및 간격 라우팅을 제조하는 방법으로서,
유전체층을 갖는 기판 상에 시드층을 형성하는 단계;
상기 시드층 위에 반사 방지 코팅층 및 포토레지스트층을 형성하는 단계;
상기 포토레지스트층을 마스킹된 리소그래피 및 현상 처리에 노출시켜 패터닝된 포토레지스트층을 형성하는 단계;
상기 반사 방지 코팅층을 에칭하여 패터닝된 반사 방지 코팅층을 형성하고, 상기 시드층의 제1 부분을 노출시키고, 상기 시드층의 제2 부분을 덮어 두는 단계;
상기 패터닝된 포토레지스트층 및 상기 패터닝된 반사 방지 코팅층의 피쳐들 사이에서, 상기 시드층의 상기 제1 부분 상에 금속층을 형성하는 단계;
상기 패터닝된 포토레지스트층 및 상기 패터닝된 반사 방지 코팅층을 제거하는 단계; 및
상기 시드층의 상기 제2 부분을 제거하여 상기 유전체층 위에 일련의 금속 라인을 제공하는 단계
를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제7항에 있어서,
상기 패터닝된 포토레지스트층 및 상기 패터닝된 반사 방지 코팅층을 제거하는 단계는 동일한 처리 단계에서 수행되는, 미세 라인 및 간격 라우팅 제조 방법. - 제7항에 있어서,
상기 반사 방지 코팅층을 형성하는 단계는 상기 시드층 상에 상기 반사 방지 코팅층을 스프레이 코팅 또는 롤 코팅하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제9항에 있어서,
상기 포토레지스트층은 액상 포토레지스트층이고, 상기 포토레지스트층을 형성하는 단계는 상기 반사 방지 코팅층 상에 상기 포토레지스트층을 스프레이 코팅 또는 롤 코팅하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제9항에 있어서,
상기 반사 방지 코팅층을 형성하는 단계는 유기 화합물 및 염료를 이용하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제7항에 있어서,
상기 시드층을 형성하는 단계 및 상기 금속층을 형성하는 단계는 구리를 이용하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제7항에 있어서,
상기 시드층의 상기 제2 부분을 제거하여 상기 일련의 금속 라인을 제공하는 단계는 대략 5 마이크로미터보다 작은 폭과 대략 5 마이크로미터보다 작은 각각의 라인 사이의 간격을 갖는 상기 일련의 금속 라인의 각각의 라인을 형성하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 미세 라인 및 간격 라우팅을 제조하는 방법으로서,
유전체층을 갖는 기판 상에 시드층을 형성하는 단계;
상기 시드층 위에 반사 방지 코팅층 및 포토레지스트층을 형성하는 단계;
상기 포토레지스트층 및 상기 반사 방지 코팅층을 마스킹된 리소그래피 처리에 노출시키는 단계;
동일한 처리 동작에서, 상기 포토레지스트층 및 상기 반사 방지 코팅층을 현상하여 패터닝된 포토레지스트층 및 패터닝된 반사 방지 코팅층을 형성하고, 상기 시드층의 제1 부분을 노출시키고, 상기 시드층의 제2 부분을 덮어 두는 단계;
상기 패터닝된 포토레지스트층 및 상기 패터닝된 반사 방지 코팅층의 피쳐들 사이에서, 상기 시드층의 상기 제1 부분 상에 금속층을 형성하는 단계; 및
상기 패터닝된 포토레지스트층 및 상기 패터닝된 반사 방지 코팅층을 제거하는 단계; 및
상기 시드층의 상기 제2 부분을 제거하여 상기 유전체층 위에 일련의 금속 라인을 제공하는 단계
를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제14항에 있어서,
상기 패터닝된 포토레지스트층 및 상기 패터닝된 반사 방지 코팅층을 제거하는 단계는 동일한 처리 단계에서 수행되는, 미세 라인 및 간격 라우팅 제조 방법. - 제14항에 있어서,
상기 반사 방지 코팅층을 형성하는 단계는 상기 시드층 상에 상기 반사 방지 코팅층을 스프레이 코팅 또는 롤 코팅하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제16항에 있어서,
상기 포토레지스트층은 액상 포토레지스트층이고, 상기 포토레지스트층을 형성하는 단계는 상기 반사 방지 코팅층 상에 상기 포토레지스트층을 스프레이 코팅 또는 롤 코팅하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제16항에 있어서,
상기 반사 방지 코팅층을 형성하는 단계는 유기 화합물 및 염료를 이용하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제14항에 있어서,
상기 시드층을 형성하는 단계 및 상기 금속층을 형성하는 단계는 구리를 이용하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법. - 제14항에 있어서,
상기 시드층의 상기 제2 부분을 제거하여 상기 일련의 금속 라인을 제공하는 단계는 대략 5 마이크로미터보다 작은 폭과 대략 5 마이크로미터보다 작은 각각의 라인 사이의 간격을 갖는 상기 일련의 금속 라인의 각각의 라인을 형성하는 단계를 포함하는, 미세 라인 및 간격 라우팅 제조 방법.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US12/164,977 | 2008-06-30 | ||
US12/164,977 US7919408B2 (en) | 2008-06-30 | 2008-06-30 | Methods for fabricating fine line/space (FLS) routing in high density interconnect (HDI) substrates |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20100123879A true KR20100123879A (ko) | 2010-11-25 |
KR101173774B1 KR101173774B1 (ko) | 2012-08-16 |
Family
ID=41447970
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020107021310A KR101173774B1 (ko) | 2008-06-30 | 2009-06-26 | C4 패드들 사이에 라인/간격 라우팅을 제조하기 위한 방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7919408B2 (ko) |
KR (1) | KR101173774B1 (ko) |
CN (1) | CN101981655B (ko) |
TW (1) | TWI389210B (ko) |
WO (1) | WO2010002736A2 (ko) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7985622B2 (en) * | 2008-08-20 | 2011-07-26 | Intel Corporation | Method of forming collapse chip connection bumps on a semiconductor substrate |
US8835217B2 (en) | 2010-12-22 | 2014-09-16 | Intel Corporation | Device packaging with substrates having embedded lines and metal defined pads |
CN102738073B (zh) * | 2012-05-24 | 2015-07-29 | 日月光半导体制造股份有限公司 | 间隔件及其制造方法 |
US10217644B2 (en) * | 2012-07-24 | 2019-02-26 | Infineon Technologies Ag | Production of adhesion structures in dielectric layers using photoprocess technology and devices incorporating adhesion structures |
CN104051383B (zh) * | 2013-03-15 | 2018-02-27 | 台湾积体电路制造股份有限公司 | 封装的半导体器件、封装半导体器件的方法以及PoP器件 |
US8877554B2 (en) | 2013-03-15 | 2014-11-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices |
CN104282613B (zh) * | 2013-07-02 | 2017-08-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体制造方法 |
CN103441079B (zh) * | 2013-09-12 | 2015-10-28 | 江阴长电先进封装有限公司 | 一种晶圆级高密度布线制备方法 |
CN103441098A (zh) * | 2013-09-12 | 2013-12-11 | 江阴长电先进封装有限公司 | 一种晶圆级高密度布线的简易制备方法 |
KR20200055424A (ko) * | 2018-11-13 | 2020-05-21 | 삼성전기주식회사 | 인쇄회로기판 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5667940A (en) * | 1994-05-11 | 1997-09-16 | United Microelectronics Corporation | Process for creating high density integrated circuits utilizing double coating photoresist mask |
JP3331757B2 (ja) | 1994-07-22 | 2002-10-07 | ソニー株式会社 | 半導体装置の製造方法 |
US6416933B1 (en) * | 1999-04-01 | 2002-07-09 | Advanced Micro Devices, Inc. | Method to produce small space pattern using plasma polymerization layer |
JP4542678B2 (ja) | 2000-07-19 | 2010-09-15 | 株式会社ユーテック | 微細加工方法、反射防止膜及びその成膜方法、ハードディスクヘッドの製造方法 |
US6664028B2 (en) * | 2000-12-04 | 2003-12-16 | United Microelectronics Corp. | Method of forming opening in wafer layer |
JP2003338675A (ja) | 2002-03-14 | 2003-11-28 | Kansai Paint Co Ltd | 導電性基板上にレジスト層を形成する装置 |
JP2004047733A (ja) | 2002-07-11 | 2004-02-12 | Alps Electric Co Ltd | 薄膜コンデンサにおける下部電極層の製造方法 |
KR100499411B1 (ko) * | 2003-05-15 | 2005-07-05 | 주식회사 하이닉스반도체 | 반도체소자의 다중층 레지스트패턴 형성방법 |
JP2006135058A (ja) | 2004-11-05 | 2006-05-25 | Advanced Lcd Technologies Development Center Co Ltd | 銅配線層の形成方法、半導体装置の製造方法 |
KR100777925B1 (ko) | 2006-08-22 | 2007-11-21 | 동부일렉트로닉스 주식회사 | 금속 배선 형성 방법 |
US7470619B1 (en) * | 2006-12-01 | 2008-12-30 | Hrl Laboratories, Llc | Interconnect with high aspect ratio plugged vias |
JP4412338B2 (ja) | 2007-03-09 | 2010-02-10 | 富士通株式会社 | パターン形成方法 |
-
2008
- 2008-06-30 US US12/164,977 patent/US7919408B2/en active Active
-
2009
- 2009-06-26 KR KR1020107021310A patent/KR101173774B1/ko active IP Right Grant
- 2009-06-26 WO PCT/US2009/048873 patent/WO2010002736A2/en active Application Filing
- 2009-06-26 CN CN2009801108190A patent/CN101981655B/zh active Active
- 2009-06-29 TW TW098121886A patent/TWI389210B/zh active
Also Published As
Publication number | Publication date |
---|---|
US20090325379A1 (en) | 2009-12-31 |
TW201009944A (en) | 2010-03-01 |
KR101173774B1 (ko) | 2012-08-16 |
US7919408B2 (en) | 2011-04-05 |
CN101981655B (zh) | 2013-05-29 |
TWI389210B (zh) | 2013-03-11 |
WO2010002736A3 (en) | 2010-05-06 |
CN101981655A (zh) | 2011-02-23 |
WO2010002736A2 (en) | 2010-01-07 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20150730 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
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|
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|
FPAY | Annual fee payment |
Payment date: 20180730 Year of fee payment: 7 |