KR100499411B1 - 반도체소자의 다중층 레지스트패턴 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 다중층 레지스트패턴 형성방법을 개시한다. 개시된 발명은 반도체 웨이퍼상에 패턴물질층을 형성하는 단계; 상기 패턴물질층상에 I-라인 레지스트막을 형성하는 단계; 상기 I-라인 레지스트막상에 난반사 방지막을 형성하는 단계; 상기 난반사방지막상에 레지스트막을 형성하는 단계; 노광 및 현상 공정을 통해 상기 레지스트막을 선택적으로 패터닝하여 레지스트막패턴을 형성하는 단계; 및 상기 레지스트막패턴을 마스크로 상기 난반사방지막과 I-라인 레지스트막 및 패턴물질층을 순차적으로 패터닝하는 단계를 포함하여 구성 되며, 다중층 레지스트 공정 적용에 따른 해상력을 극대화시키며, 나칭 또는 거칠기를 최소화하므로써 균일한 패턴을 형성할 수 있는 것이다.
Description
본 발명은 반도체소자의 다중층 레지스트패턴 형성방법에 관한 것으로서, 보다 상세하게는 기존의 단일층 레지스트방식에 의하여 형성하던 패터닝 공정방식이 아닌 다중층 레지스트(multi-layer resist)방식에 의한 반도체소자의 다중층 레지스트패턴 형성방법에 관한 것이다.
점차 작아지는 반도체소자를 제조하기 위하여 패턴의 사이즈도 점차 작아지고 있는 추세이다. 120nm 이하의 미세패턴을 형성하기 위하여 노광장비의 NA(numerical Aperture)값이 높은 장비를 사용하게 되는데, 이러한 경우라도 자체 노광장비의 한계 해상력 때문에 제한적인 해상력을 보이게 된다.
더불어, NA 값이 높은 장비를 생산에 적용하기 위해서는 막대한 투자가 필요하게 된다. 또한, 미세패턴을 형성하는데 있어서 높은 에스펙트비에 의한 패턴 무너짐이 문제가 되므로 가급적 패터닝을 위한 코팅두께를 낮추어 적용하고자 한다. 그러나, 이 역시 후속의 에칭공정시에 충분한 레지스트 배리어로 작용하는데에 문제가 있으므로 실제 공정적용에 있어서는 상당히 제한적이다.
따라서, 기존의 단일층 레지스트의 공정방법에 있어 형성되어 오던 패터닝 공정방법이외에 실리콘을 함유하는 Bi-레이어 레지스트방식, 상부표면 이미징(top surface imaging)의 실릴레이션 또는 실리콘 하드마스크 등의 여러 다른 공정방법들이 평가되어 왔다.
그러나, 이와 같은 공정방법은 아직 적용장비의 개발의 어려움, 적용가능 물질의 제한성 등에 의하여 제한적으로 개발이 진행되고 있으며, 이러한 공정을 적용한 경우라도 라인 가장자리 거칠기(line edge roughness), 나칭(notching) 등의 문제점으로 인하여 균일한 CD 균일도(uniformity)를 갖기가 어려운 실정이다.
또한, 앞의 방식이외에도 기존의 다중층 레지스트 적용에 의한 공정방법에 의해 미세패턴을 형성하는 경우에 최상부의 레지스트와 하부레지스트와의 다른 반사율 때문에, 도 1에서와 같이, 패터닝후 심한 거칠기(roughness)와 나칭 (notching) 등의 문제점을 유발하게 된다.
일반적으로 최상부의 레지스트는 원하는 해상력을 얻기 위하여 KrF, ArF, VUV, EUV 등의 광학 파장이 적용되며, 하부의 레지스트로는 그 하부 기판과의 에칭선택비를 고려하여 I-라인계의 레지스트를 적용하게 된다. 이때, 적용되는 노광파장은 최상부에 적용된 레지스트에 패터닝을 위한 파장이 적용되는데 이때 최상부층과 하부 레지스트간에는 다른 굴절율과 흡광계수 때문에 레지스트 두께 변화에 따라 반사율이 다른 주기값을 보이게 된다. 결국, 이는 실제 패터닝이후 도 1에서와 같이 나칭(notching)이 심하거나 도 2에서와 같이 패턴이 거의 형성되지 않는 결과를 보이게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 다중층 레지스트 공정 적용에 따른 해상력을 극대화시키며, 나칭 또는 거칠기를 최소화하므로써 균일화 패턴을 형성할 수 있는 반도체소자의 다중층 레지스트패턴 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 다중층 레지스트패턴 형성방법은, 반도체웨이퍼상에 패턴물질층을 형성하는 단계; 상기 패턴 물질층상에 I-라인 레지스트막을 형성하는 단계; 상기 I-라인 레지스트막상에 난반사 방지막을 형성하는 단계; 상기 난반사방지막상에 레지스트막을 형성하는 단계 ; 노광 및 현상공정을 통해 상기 레지스트막을 선택적으로 패터닝하여 레지 스트 막패턴을 형성하는 단계; 및 상기 레지스트막패턴을 마스크로 상기 난반사 방지막과 I-라인 레지스트막 및 패턴물질층을 순차적으로 패터닝하는 단계를 포함하여 구성되는 것을 특징으로한다.
(실시예)
이하, 본 발명에 따른 반도체소자의 다중층 레지스트패턴 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 3a 내지 도 3f는 본 발명에 따른 반도체소자의 다중층 레지스트패턴 형성방법을 설명하기 위한 공정단면도이다.
도 4는 본 발명에 따른 반도체소자의 다중층 레지스트패턴 형성방법에 있어서, 난반사 방지 특성을 갖는 유기물질을 사용하여 다중층 레지스트 공정을 적용한 경우에 나타나는 현상을 보여 주는 사진이다.
도 5는 본 발명에 따른 반도체소자의 다중층 레지스트패턴 형성방법에 있어서, 난반사 방지 특성을 갖는 유기물질을 사용하여 다중층 레지스트 공정을 적용한 경우에 나타나는 현상을 보여 주는 사진이다.
본 발명에 따른 반도체소자의 다중충 레지스트패턴 형성방법은, 도 3a에 도시된 바와같이, 반도체웨이퍼(21)상에 패턴을 형성하기 위한 제1패턴물질층(23) 및 제2패턴물질층(25)을 순차적으로 적층하여 다중층 구조를 형성한다.
그다음, 도 3b에 도시된 바와같이, 상기 제2패턴물질층(25)상에 네거티브형 I-라인 레지스트(27)를 스핀코팅한후 일정 온도에서 경화시킨다.
이어서, 도 3c에 도시된 바와같이, 상기 네거티브형 I-라인 레지스트(27)상에 유기 난반사방지막(29)을 스핀코팅한다.
그다음, 도 3d에 도시된 바와같이, 상기 유기 난반사방지막(29)상에 레지스트(31)을 스핀코팅한후 일정 온도하에서 경화시킨다.
이어서, 도 3e에 도시된 바와같이, 상기 레지스트(31)을 포토리소그라피 공정기술에 의한 노광 및 현상공정을 진행한후 선택적으로 패터닝하여 레지스트막패턴(31a)을 형성한다.
그다음, 도 3f에 도시된 바와같이, 상기 레지스트막패턴(31a)을 마스크로 상기 유기난반사방지막(29)과 네거티브 I-라인 레지스트(27) 및 제2패턴물질층(25) 그리고 제1패턴물질층(23)을 순차적으로 패터닝하여 제2물질층패턴(25a)과 제1물질층패턴(23a)을 형성한후 상기 레지스트막패턴(31a)을 제거한다.
이때, 상기 I-라인 레지스트(27)로는 네거티브형 I-라인 레지스트를 사용하며, 적용두께는 5000∼30,000Å정도가 바람직하다.
또한, 상기 네거티브형 I-라인 레지스트(27)는 교차결합을 실시하되, 교차 결합시 의 경화처리온도는 100∼150℃정도가 바람직하다.
그리고, 상기 유기난반사방지막(29)은 200∼1000Å 두께를 적용하며, 상기 난반사방지막의 유기물질로는 레지스트막에 비하여 에칭속도가 10% 내지 30% 빠른 속도를 갖는 물질을 사용하는 것이 바람직하다. 또한, 상기 난반사방지막은 140∼250℃ 온도에서 경화처리한다.
한편, 상기 유기난반사방지막(29)은 코팅방식으로 1회 내지 수회 진행하여 형성한다.
또한, 레지스트막(31)으로는 폴리비닐 페놀계, 폴리하이드록시 스타일렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 이미드계, 폴리아크릴레이트계, 폴리메타 아크릴레이트계, 폴리플루오린계의 단중합체 또는 공중합체의 포토레지스트를 이용한다.
그리고, 패터닝공정시의 광원으로는 I-라인, KrF, ArF, 157nm, EUV, E-빔 또는 X-선을 이용한다.
또한, 상기 레지스트 패터닝시에 레지스트의 용매로는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트(methyl 3-meth oxypropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산, 디메텔 포름아미드 등의 단독용매 또는 이들의 혼합용액을 사용한다.
그리고, 상기 레지스트막(31)의 적용두께는 500∼6000Å정도이다.
한편, 상기 다층의 패턴물질층의 패터닝시에 프록시머티(proximity) 또는 콘택방식으로 반도체웨이퍼에 조사한다.
또한, 상기 패턴물질층(23)(25)으로 질화막, 산화막, BPSG, PSG, USG, PETEOS, SiON 또는 폴리실리콘중에서 선택하여 증착할 수도 있다. 이때, 이들 물질의 증착두께는 200∼5000Å의 범위를 갖는다.
그리고, 상기 패턴물질층(23)(25)으로 텅스텐, 텅스텐실리사이드, 코발트, 코발트실리사이드, 티타늄실리사이드 또는 알루미늄과 같은 금속물질을 적용할 수도 있다.
더욱이, 상기 미세패턴 형성하기 위한 패터닝공정은 게이트라인, 비트라인을 포함하는 라인/스페이스패턴 형성시에 적용할 수가 있다.
한편, 아래의 실시예들은 본 발명에서 제시한 바와 같이 기존의 단일층의 레지스트방식에 의하여 형성하던 패터닝 공정방식대신에 다층의 레지스트방식에 의한 120 nm 이하의 미세패턴 형성방법에 대해 설명한다.
(실시예1)
하부에 토폴러지가 형성된 텅스텐 실리사이드막위에 나이트라이드막을 약 2000Å 두께만큼 증착하여 준비된 반도체웨이퍼상에 네거티브형 I-라인 레지스트막을 약 10000Å 두께만큼 스핀코팅한후 약 130℃ 온도에서 경화(curing)시켜 교차결합(crosslinking)시키므로써 상부의 난반사방지막의 코팅시에 케미칼간의 상호작용(interaction)을 방지한다.
그다음, 그 위에 유기난반사 방지막을 600Å 두께로 스핀코팅한후 약 200℃ 온도에서 경화처리하므로서 난반사 방지막이 상부의 KrF 레지스트의 코팅시에 케미칼 상호작용이 발생될 수 있는 가능성을 제거한다.
이어서, 이후 최상부에 KrF 폴리하이드록시 스타일렌계의 KrF 레지스트를 1800Å의 두께로 코팅한다. 이때, 적용되는 KrF 레지스트의 굴절율은 1.74이며, 흡광계수는 0.01이며, 유기난반사방지막의 굴절율은 1.85이며, 흡광계수는 0.02이며, I-라인 레지스트의 굴절률은 1.82이며, 흡광계수는 0.21이었다.
그다음, 이렇게 준비된 반도체웨이퍼를 KrF 노광장비를 이용하여 노광시킨후 현상공정을 거쳐 패터닝한 경우, 도 4에서와 같이, 나칭(notching)이 없는 개선된 형태의 패턴을 형성하게 된다.
이어서, KrF 레지스트를 배리어로 유기난반사 방지막과 I-라인 레지스트까지 일차 에칭한후 다시 교차결합된 I-라인 레지스트를 배리어로 하부의 나이트라이드를 에칭한다.
그다음, 상기 나이트라이드를 배리어로 텅스텐실리사이드까지 에칭하여 하부의 금속층에 패턴을 형성한다.
(실시예2)
하부에 토폴러지가 형성된 텅스텐위에 나이트라이드막을 약 2200Å 두께만큼 증착하여 준비된 반도체웨이퍼상에 네거티브형 I-라인 레지스트막을 약 10000Å 두께만큼 스핀코팅한후 약 130℃ 온도에서 경화(curing)시켜 교차결합(crosslinking)시키므로써 상부의 난반사방지막의 코팅시에 케미칼간의 상호작용(interaction)을 방지한다.
그다음, 그 위에 유기난반사 방지막을 450Å 두께로 스핀코팅한후 약 200℃ 온도에서 경화처리하므로서 난반사 방지막이 상부의 ArF 레지스트의 코팅시에 케미칼 상호작용이 발생될 수 있는 가능성을 제거한다.
이어서, 이후 최상부에 폴리아크릴 레이트계의 ArF 레지스트를 1200Å의 두께로 코팅한다. 이때, 적용되는 ArF 레지스트의 굴절율은 1.65이며, 흡광계수는 0.01이며, 유기난반사방지막의 굴절율은 1.55이며, 흡광계수는 0.03이며, I-라인 레지스트의 굴절률은 1.82이며, 흡광계수는 0.21이었다.
그다음, 이렇게 준비된 반도체웨이퍼를 ArF 노광장비를 이용하여 노광시킨후 현상공정을 거쳐 패터닝한 경우 도 5에서와 같이 나칭(notching)이 없는 개선된 형태의 패턴을 형성하게 된다.
이어서, ArF 레지스트를 배리어로 유기난반사 방지막과 I-라인 레지스트까지 일차 에칭한후 다시 교차결합된 I-라인 레지스트를 배리어로 하부의 텅스텐까지 에칭하여 하부의 금속층에 패턴을 형성한다.
(실시예3)
하부에 토폴러지가 형성된 텅스텐 실리사이드막위에 나이트라이드막을 약 2300Å 두께만큼 증착하여 준비된 반도체웨이퍼상에 네거티브형 I-라인 레지스트막을 약 10000Å 두께만큼 스핀코팅한후 약 130℃ 온도에서 경화(curing)시켜 교차결합(crosslinking)시키므로써 상부의 난반사방지막의 코팅시에 케미칼간의 상호작용(interaction)을 방지한다.
그다음, 그 위에 유기난반사 방지막을 450Å 두께로 스핀코팅한후 약 200℃ 온도에서 경화처리하므로서 난반사 방지막이 상부의 ArF 레지스트의 코팅시에 케미칼 상호작용이 발생될 수 있는 가능성을 제거한다.
이어서, 이후 최상부에 폴리노르보넨계의 ArF 레지스트를 1100Å의 두께로 코팅한다.
그다음, 이렇게 준비된 반도체웨이퍼를 ArF 노광장비를 이용하여 노광시킨후 현상공정을 거쳐 패터닝한다.
이어서, ArF 레지스트를 배리어로 유기난반사 방지막과 I-라인 레지스트까지 일차 에칭한후 다시 교차결합된 I-라인 레지스트를 배리어로 하부의 옥사이드를 에칭한다.
그다음, 상기 옥사이드를 배리어로 텅스텐실리사이드까지 에칭하여 하부의 금속층에 패턴을 형성한다.
(실시예4)
하부에 토폴러지가 형성된 텅스텐위에 나이트라이드막을 약 2300Å 두께만큼 증착하여 준비된 반도체웨이퍼상에 네거티브형 I-라인 레지스트막을 약 10000Å 두께만큼 스핀코팅한후 약 130℃ 온도에서 경화(curing)시켜 교차결합(crosslinking)시키므로써 상부의 난반사방지막의 코팅시에 케미칼간의 상호작용(interaction)을 방지한다.
그다음, 그 위에 유기난반사 방지막을 350Å 두께로 스핀코팅한후 약 220℃ 온도에서 경화처리하므로서 난반사 방지막이 상부의 ArF 레지스트의 코팅시에 케미칼 상호작용이 발생될 수 있는 가능성을 제거한다.
이어서, 이후 최상부에 폴리아다만탄계의 ArF 레지스트를 1300Å정도의 두께로 코팅한다.
그다음, 이렇게 준비된 반도체웨이퍼를 ArF 노광장비를 이용하여 노광시킨후 현상공정을 거쳐 패터닝한 경우 도면에는 도시하지 않았지만 나칭(notching)이 없는 개선된 형태의 패턴을 형성하게 된다.
이어서, ArF 레지스트를 배리어로 유기난반사 방지막과 I-라인 레지스트까지 일차 에칭한후 다시 교차결합된 I-라인 레지스트를 배리어로 하부의 나이트라이드를 에칭한다.
그다음, 상기 나이트라이드를 배리어로 텅스텐까지 에칭하여 하부의 금속층에 패턴을 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 다중층 레지스트패턴 형성방법에 의하면, 기존의 단일층 레지스트방식에 의하여 형성하던 패터닝 공정방식대신에 다층의 레지스트방식을 120nm 이하의 미세패턴 형성시에 적용한다. 특히, 기존의 다단일층 적용에 따른 미세패턴 형성 경우와는 달리 난반사 방지막을 적용하여 다층의 방식으로 패터닝할 경우 공정마진의 향상과 CD 균일도를 개선할 수 있다.
따라서, 본 발명의 예를 115 기술이하의 디바이스 개발에 적용하므로써 균일한 CD와 공정마진을 갖는 미세패턴을 최종적으로 형성하므로써 반도체소자의 개발시에 안정된 공정 기초를 구축하여 결과적으로 수율 개선 효과를 기대할 수 있다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
도 1은 종래기술에 있어서 기존의 난반사 방지 특성을 갖는 유기 물질의 사용없이 다중층 레지스트를 적용한 경우에 발생하는 심한 나칭과 거칠기를 나타 내는 도면,
도 2는 종래기술에 있어서, 기존의 난반사 방지 특성을 갖는 유기물질의 사용없이 다중층 레지스트공정을 적용한 경우에 거의 패턴 형성이 되지 않음을 보여 주는 도면,
도 3a 내지 도 3f는 본 발명에 따른 다중층 레지스트패턴 형성방법을 설명하기 위한 공정단면도,
도 4는 본 발명에 따른 다중층 레지스트패턴 형성방법에 있어서, 난반사 방지 특성을 갖는 유기물질을 사용하여 다중층 레지스트 공정을 적용한 경우에 나타나는 현상을 보여 주는 사진,
도 5는 본 발명에 따른 다중층 레지스트패턴 형성방법에 있어서, 난반사 방지 특성을 갖는 유기물질을 사용하여 다중층 레지스트 공정을 적용한 경우에 나타나는 현상을 보여 주는 사진,
[도면부호의설명]
21 : 반도체웨이퍼 23 : 제1패턴물질층
25 : 제2패턴물질층 27 : 네거티브형 I-라인 레지스트
29 : 유기난반사방지막 31 : 레지스트
Claims (17)
- 반도체웨이퍼상에 패턴물질층을 형성하는 단계;상기 패턴물질층상에 I-라인 레지스트막을 형성하는 단계;상기 I-라인 레지스트막상에 유기난반사방지막을 형성하는 단계;상기 유기난반사방지막상에 레지스트막패턴을 형성하는 단계; 및상기 레지스트막패턴을 마스크로 상기 유기난반사방지막과 I-라인 레지스트막 및 패턴물질층을 순차적으로 패터닝하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 I-라인 레지스트로는 네거티브형 I-라인 레지스트를 사용하며, 적용두께는 5000∼30,000Å인 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제2항에 있어서, 상기 네거티브형 I-라인 레지스트는 교차결합을 실시하되, 교차결합시의 경화처리온도는 100∼150℃인 것을 특징으로 하는 반도체소자의 미세 패턴 형성방법.
- 제 1항에 있어서, 상기 유기난반사방지막은 200∼1000Å 두께를 적용하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 유기난반사방지막의 유기물질로는 레지스트막에 비해 에칭속도가 10% 내지 30% 빠른 속도를 갖는 물질을 사용하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 유기난반사방지막은 140∼250℃ 온도에서 경화처리하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 유기난반사방지막은 코팅방식으로 1회 내지 수회 진행하여 형성하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 레지스트막으로는 폴리비닐 페놀계, 폴리하이드록시 스타일렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 이미드계, 폴리아크릴레이트계, 폴리메타 아크릴레이트계, 폴리플루오린계의 단중합체 또는 공중합체의 포토레지스트를 이용하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 패터닝공정시의 광원으로는 I-라인, KrF, ArF, 157nm, EUV, E-빔 또는 X-선을 이용하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제9항에 있어서, 상기 레지스트패터닝시에 레지스트의 용매로는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트 (methyl 3-methoxypropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산, 디메텔 포름아미드 등의 단독용매 또는 이들의 혼합용액을 사용하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 레지스트막의 적용두께는 500∼6000Å인 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 패턴물질층의 패터닝시에 근접효과 (proximity) 또는 콘택방식으로 웨이퍼에 조사하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 패턴물질층상에 질화막, 산화막, BPSG, PSG, USG, PETEOS, SiON 또는 폴리실리콘중에서 어느 하나를 선택하여 증착하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제13항에 있어서, 상기 패턴물질층상에 형성되는 막의 증착두께는 200∼5000Å인 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제13항에 있어서, 상기 패턴물질층으로 텅스텐, 텅스텐실리사이드, 코발트, 코발트실리사이드, 티타늄실리사이드, 또는 알루미늄과 같은 금속물질을 적용하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제15항에 있어서, 상기 패턴물질층의 증착두께는 200Å∼30000Å인 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
- 제1항에 있어서, 상기 미세패턴 형성하기 위한 패터닝공정은 게이트라인, 비트라인을 포함하는 라인/스페이스패턴 형성시에 적용하는 것을 특징으로하는 반도체소자의 반도체소자의 다중층 레지스트패턴 형성방법.
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| KR10-2003-0030871A KR100499411B1 (ko) | 2003-05-15 | 2003-05-15 | 반도체소자의 다중층 레지스트패턴 형성방법 |
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| KR10-2003-0030871A KR100499411B1 (ko) | 2003-05-15 | 2003-05-15 | 반도체소자의 다중층 레지스트패턴 형성방법 |
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| KR20040098484A KR20040098484A (ko) | 2004-11-20 |
| KR100499411B1 true KR100499411B1 (ko) | 2005-07-05 |
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| KR10-2003-0030871A KR100499411B1 (ko) | 2003-05-15 | 2003-05-15 | 반도체소자의 다중층 레지스트패턴 형성방법 |
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|---|---|---|---|---|
| CN101981655B (zh) * | 2008-06-30 | 2013-05-29 | 英特尔公司 | 用于在c4焊盘之间制造线/间隔布线的方法 |
-
2003
- 2003-05-15 KR KR10-2003-0030871A patent/KR100499411B1/ko not_active IP Right Cessation
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