KR20100118743A - 자기 메모리 소자 - Google Patents

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KR20100118743A
KR20100118743A KR1020090037593A KR20090037593A KR20100118743A KR 20100118743 A KR20100118743 A KR 20100118743A KR 1020090037593 A KR1020090037593 A KR 1020090037593A KR 20090037593 A KR20090037593 A KR 20090037593A KR 20100118743 A KR20100118743 A KR 20100118743A
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Abstract

자기 메모리 소자가 제공된다. 이 자기 메모리 소자는 기판, 기판 상의 기준층과 자유층을 포함한다. 자유층은 기준층에 인접한 제1 자성층, 제1 자성층과 이격된 제2 자성층, 그리고 제1 자성층과 제2 자성층 사이의 비자성층을 포함할 수 있다. 제1 자성층의 포화 자화량과 제1 자성층의 두께의 곱은, 제2 자성층의 포화 자화량과 제2 자성층의 두께의 곱의 1/2보다 작을 수 있다.
자기 메모리, 자유층, 포화 자화량

Description

자기 메모리 소자{magnetic memory device}
본 발명은 메모리 소자에 관한 것으로, 보다 상세하게는 자기 메모리 소자에 관한 것이다.
전자 기기의 고속화, 저소비전력화에 따라 이에 내장되는 기억 소자 역시 빠른 읽기/쓰기 동작, 낮은 동작 전압이 요구되고 있다. 이러한 요구를 충족하는 기억 소자로 자기 기억 소자가 연구되고 있다. 자기 기억 소자는 고속동작 및/또는 비휘발성의 특성을 가질 수 있어 차세대 메모리로 각광받고 있다.
일반적으로 알려진 자기 기억 소자는 자기터널접합패턴(Magnetic Tunnel Junction pattern:MTJ)을 포함할 수 있다. 자기터널접합 패턴은 두 개의 자성체와 그 사이에 개재된 절연막에 의해 형성되는 것으로, 두 자성체의 자화 방향에 따라 상기 자기터널접합 패턴의 저항값이 달라질 수 있다. 예컨대, 두 자성체의 자화 방향이 반평행할 때 자기터널접합패턴은 큰 저항값을 갖고, 두 자성체의 자화 방향이 평행한 경우 자기터널접합패턴은 작은 저항값을 가질 수 있다. 이러한 저항값의 차이를 이용하여 데이터를 기입/판독할 수 있다.
본 발명이 이루고자하는 일 기술적 과제는 낮은 임계 전류 밀도를 갖는 자기 메모리 소자를 제공하는 것이다.
본 발명이 이루고자하는 다른 기술적 과제는 데이터 저장능력이 우수한 자기 메모리 소자를 제공하는 것이다.
상술한 기술적 과제들을 해결하기 위한 자기 메모리 소자가 제공된다.
본 발명의 실시예들에 따른 자기 메모리 소자는, 기판, 상기 기판 상의 기준층과 자유층, 및 상기 기준층과 자유층 사이의 터널 베리어를 포함한다. 상기 자유층은 상기 기준층에 인접한 제1 자성층, 상기 제1 자성층과 이격된 제2 자성층 및 상기 제1 자성층과 제 2 자성층 사이의 비자성층을 포함할 수 있다. 상기 제1 자성층의 포화 자화량과 상기 제1 자성층의 두께의 곱은, 상기 제2 자성층의 포화 자화량과 두께의 곱의 1/2보다 작을 수 있다.
일 실시예에서, 상기 제1 자성층의 포화 자화량과 상기 제1 자성층의 두께의 곱은, 상기 제2 자성층의 포화 자화량과 상기 제2 자성층의 두께의 곱의 1/6보다 클 수 있다.
일 실시예에서, 상기 제1 자성층의 포화 자화량은 상기 제2 자성층의 포화 자화량보다 적을 수 있다.
일 실시예에서, 상기 제1 자성층은 강자성 물질을 포함하되, 상기 강자성 물 질은 경금속으로 도핑될 수 있다.
일 실시예에서, 상기 제1 자성층의 두께는 상기 제2 자성층의 두께보다 얇을 수 있다.
일 실시예에서, 상기 기준층은 상기 터널 베리어에 인접한 제1 기준 자성층, 상기 제1 기준 자성층과 이격된 제2 기준 자성층 및 상기 제1 기준 자성층과 제2 기준 자성층 사이의 기준 비자성층을 포함할 수 있다.
일 실시예에서, 상기 자기 메모리 소자는 상기 제2 기준 자성층의 일면에 접하는 고정층을 더 포함할 수 있다. 이에 의해, 상기 제2 기준 자성층은 상기 기준 비자성층과 고정층 사이에 개재될 수 있다.
상기 제2 기준 자성층의 상기 비자성층과 인접한 면에 대향하는 면과 접하는 고정층을 더 포함할 수 있다.
일 실시예에서, 상기 자기 메모리 소자는 상기 기준층에 인접한 제1 전극 및 상기 자유층에 인접한 제2 전극을 더 포함할 수 있다. 이 경우, 상기 기준층, 자유층 및 절연층은 상기 제1 전극과 제2 전극 사이에 차례로 적층될 수 있다. 이 자기 메모리 소자의 동작시, 상기 제1 전극 및 제2 전극 사이에, 상기 제1 전극과 제2 전극에 수직한 방향으로 전류가 인가될 수 있다.
본 발명의 실시예들에 따르면, 자기 메모리 소자는 낮은 임계 전류에서 동작할 수 있다. 따라서, 구동 효율이 향상된 자기 메모리 소자가 제공될 수 있다. 또 한, 본 발명의 실시예들에 따른 자기 메모리 소자는 열적 안정성이 충분히 확보될 수 있다. 따라서, 데이터 저장 능력이 우수한 자기 메모리 소자가 제공될 수 있다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 자기 메모리 소자가 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1을 참조하여, 본 발명의 일 실시예에 따른 자기 메모리 소자가 설명된다. 기판(110) 상에 하부 전극(121) 및 상부 전극(171)이 배치된다. 상기 하부 전극(121) 및 상부 전극(171) 사이에, 기준층(141), 터널 베리어(151), 및 자유 층(161)이 차례로 적층될 수 있다. 상기 기준층(141), 터널 베리어(151) 및 자유층(161)은 자기터널접합(magnetic turnnel junction:MTJ)을 구성할 수 있다. 상기 기준층(141)과 하부 전극(121) 사이에는 고정층(131)이 개재될 수 있다. 상기 자유층(161)과 상부 전극(171) 사이에 캐핑층이 더 개재될 수 있다. 상기 캐핑층은 보호막으로 작용할 수 있다.
상기 고정층(131)은 반강자성 물질(anti-ferromagnetic material)을 포함할 수 있다. 예를 들어, 상기 고정층(131)은, PtMn, IrMn, FeMn, NiMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 기준층(141)은 복수의 자성층으로 구성될 수 있다. 예를 들어, 상기 기준층(141)은 상기 고정층(131)과 인접한 제1 기준 자성층(143), 상기 터널 베리어(151)에 인접한 제2 기준 자성층(147), 및 상기 제1 기준 자성층(143)과 제2 기준 자성층(147) 사이의 기준 비자성층(145)을 포함할 수 있다.
상기 제1 기준 자성층(143)의 자화방향은 일 방향으로 고정될 수 있다. 상기 제1 기준 자성층(143)의 자화방향은 상기 고정층(131)에 의해 고정될 수 있다.
상기 제2 기준 자성층(147)의 자화방향은 일 방향으로 고정될 수 있다. 상기 제2 기준 자성층(147)의 자화방향은 상기 제1 기준 자성층(143)의 자화방향에 반평행한 방향으로 고정될 수 있다. 이는 상기 기준 비자성층(145)에 의해, 상기 제1 기준 자성층(143)과 제2 기준 자성층(147)이 교환 결합(exchange coupling)하는 것 에 기인할 수 있다.
상기 제1 기준 자성층(143)은, 상기 제2 기준 자성층(147)이 상기 자유층(161)에 미치는 영향을 감쇄시킬 수 있다. 구체적으로, 상기 자유층(161)의 자화방향은 변경가능하고, 상기 자유층(161)의 자화방향의 변경을 이용하여, 자기 메모리 소자의 기입 및 판독 동작이 수행될 수 있다. 그러나, 상기 제2 기준 자성층(147)의 자계에 의해 상기 자유층(161)의 자화방향이 상기 제2 기준 자성층(147)의 자화방향에 반평행하게 고정되어 정상적인 기입 및/또는 판독 동작이 수행되지 못할 수 있다. 상기 제2 기준 자성층(147)과 반평행한 자화방향을 갖는 제1 기준 자성층(143)을 도입시킴으로써, 상기 제2 기준 자성층(147)의 자계를 일부 상쇄시킬 수 있다. 따라서, 상기 제2 기준 자성층(147)이 상기 자유층(161)의 자화방향을 일 방향으로 고정시키는 것을 최소화할 수 있다.
상기 제1 기준 자성층(143) 및 제2 기준 자성층(147)은 강자성 물질(ferromagnetic material)로 형성될 수 있다. 예를 들어, 상기 제1 기준 자성층(143)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, EuO 및 Y3Fe5O12 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 기준 비자성층(145)은 루테늄(Ru), 이리듐(Ir), 크롬(Cr) 및 로듐(Rh)에서 선택된 적어도 하나를 포함할 수 있다.
상기 터널 베리어(151)는 절연 물질로 형성될 수 있다. 상기 터널 베리어(151)는 예를 들어, 마그네슘 산화물 또는 알루미늄 산화물을 포함할 수 있다. 상기 터널 베리어(151)는 스핀-확산 길이(spin diffusion layer) 보다 얇은 두께로 형성될 수 있다. 상기 스핀-확산 길이는 전자가 스핀의 변경없이 막 내에서 이동할 수 있는 유효 길이를 의미한다.
상기 자유층(161)은 복수의 자성층으로 구성될 수 있다. 예를 들어, 상기 자유층(161)은 상기 터널 베리어(151)에 인접한 제1 자성층(163), 상기 자유 고정층(171)에 인접한 제2 자성층(167) 및 상기 제1 자성층(163)과 제2 자성층(167) 사이의 비자성층(165)의 적층 구조로 구성될 수 있다. 상기 제1 자성층(163)과 제2 자성층(167)은 상기 비자성층(165)을 통해 교환결합할 수 있다. 상기 제1 자성층(163)과 제2 자성층(167)의 상호 작용을 통해, 상기 자유층(161)의 열적 안정성이 향상될 수 있다.
본 발명의 실시예에 따른 복수의 자성층으로 구성된 자유층을 포함하는 자기 메모리 소자는 높은 구동 효율을 가질 수 있다. 구체적으로, 단일막으로 구성된 자유층을 포함하는 자기 메모리 소자의 경우, 열적 안정성을 높이기 위해 막의 두께를 향상시켜야 한다. 그러나, 막의 두께가 증가하는 경우, 이에 따라 메모리 소자의 구동시의 임계 전류 밀도 역시 함께 상승되므로 구동 효율성은 현저히 떨어질 수 있다. 이와 달리, 본 발명의 실시예에 따라 두 자성층들과 자성층들 사이의 비자성층으로 구성된 자유층을 포함하는 자기 메모리 소자의 경우, 막의 두께를 증가시키지 않고도 열적 안정성이 향상될 수 있다. 이에 따라, 낮은 임계 전류 밀도에서도 동작이 가능한 자기 메모리 소자가 구현될 수 있다.
상기 제1 자성층(163)과 제2 자성층(167)은 서로 다른 자기 특성을 갖도록 형성될 수 있다. 예를 들어, 상기 제1 자성층(163)의 포화 자화량(saturated magnetization, Ms1)과 상기 제1 자성층(163)의 두께(d1)의 곱은 상기 제2 자성층(167)의 포화 자화량(Ms2)과 상기 제2 자성층(167)의 두께(d2)의 곱보다 작을 수 있다. 구체적으로, 상기 제1 자성층(163)의 포화 자화량(Ms1)과 두께(d1)의 곱은, 상기 제2 자성층(167)의 포화 자화량(Ms2)과 두께(d2)의 곱의 1/2 보다 작을 수 있다((Ms1*d1)/(Ms2*d2)<1/2)).
상기 제1 자성층의 포화 자화량과 두께의 곱이, 상기 제2 자성층의 포화 자화량과 두께의 곱의 1/2보다 큰 경우, 이 자성층들을 포함하는 자유층의 임계 전류 밀도가 충분히 감소되지 못할 수 있다. 구체적으로, 상기 제1 자성층의 포화 자화량과 두께의 곱이, 상기 제2 자성층의 포화 자화량과 두께의 곱의 1/2보다 큰 경우, 상기 제2 자성층이 상기 제1 자성층에 미치는 자계가 충분하지 못할 수 있다. 즉, 상기 제2 자성층과 제1 자성층 사이에 충분한 상호 작용이 일어나지 못해, 열적 안정성을 효과적으로 증가시킬 수 없다. 이로 인해, 자기 메모리 소자의 소자의 열적 안정성을 확보하기 위해 자성층의 두께가 향상되어야 하므로 임계 전류 밀도 또한 증가된다. 그러나, 본 발명에 실시예들에 따른 자기 메모리 소자는 상기 제2 자성층(167)이 상기 제1 자성층(163)에 충분한 자계를 제공하므로 자성층들의 두께의 증가 없이도 자기 메모리 소자의 구현에 충분한 열적 안정성이 확보될 수 있다. 따라서, 자기 메모리 구동시의 임계 전류 밀도 역시 감소될 수 있다.
일 실시예에서, 상기 제1 자성층(163)은 상기 제2 자성층(167) 보다 작은 포 화 자화량을 갖는 물질을 포함할 수 있다. 예를 들어, 상기 제1 자성층(163)은 강자성 물질로 형성되되, 경금속(light metal)을 더 포함할 수 있다. 상기 경금속은 티탄(Ti)보다 낮은 비중을 갖는 금속을 지칭한다. 예를 들어,상기 제1 자성층(163) 및 제2 자성층(167)은 모두 코발트(Co), 철(Fe) 및 니켈(Ni) 중 선택된 적어도 하나를 포함하되, 상기 제1 자성층(163)은 알루미늄(Al)을 더 포함할 수 있다. 상기 경금속의 도핑으로 인해, 상기 제1 자성층(163)의 포화 자화량이 감소될 수 있다. 이에 더하여, 상기 제1 자성층(163)의 두께(d1)는 상기 제2 자성층(167)의 두께(d2)보다 얇을 수 있다(d1<d2).
상술한 상기 제1 자성층(163)과 제2 자성층(167)의 자기 특성의 차이에 따라, 이들을 포함하는 자기 메모리 소자의 자화의 안정성이 향상될 수 있다. 예컨대, 상기 제2 자성층(167)의 포화 자화량이 상기 제1 자성층(163)의 포화 자화량보다 크거나, 상기 제2 자성층(167)의 두께가 상기 제1 자성층(163)의 두께보다 두꺼울 수 있다. 제2 자성층(167)과 제1 자성층(163)의 상대적인 두께 차이 및/또는 상대적인 포화 자화량의 차이가 커질수록, 상기 제2 자성층(167)이 상기 제1 자성층(163)에 주는 자계를 증가될 수 있다. 이에 따라, 상기 제1 자성층(163)은 보다 안정적으로 일 방향의 자화방향을 갖도록 유지될 수 있다. 자기 메모리 소자에 있어서, 저장된 데이터의 판독은 기준층(141)과 상기 제1 자성층(163)의 자화방향의 평행 여부에 따른 저항의 변화를 이용하여 수행될 수 있다. 따라서, 본 발명의 실시예들에 따른 자기 메모리 소자에서, 상기 제1 자성층(163)은 보다 안정된 자화상 태를 유지할 수 있으므로, 상기 자기 메모리 소자는 보다 안정적으로 데이터를 저장할 수 있다.
일 실시예에서, 상기 제1 자성층(163)의 포화 자화량(Ms1)과 두께(d1)의 곱은, 상기 제2 자성층(167)의 포화 자화량(Ms2)과 두께(d2)의 곱의 1/6 보다 클 수 있다((Ms1*d1)/(Ms2*d2)>1/6).
제1 자성층의 포화 자화량과 두께의 곱이, 제2 자성층(167)의 포화 자화량과 두께의 곱의 1/6 보다 작은 경우, 상기 제1 자성층(163)의 자화 반전은 불안정할 수 있다. 이는, 상기 제2 자성층(167)이 상기 제1 자성층(163)에 영향을 주는 자계가 지나치게 커지는 것에 기인할 수 있다.
그러나, 본 발명의 실시예들에 따라, 상기 제1 자성층(163)의 포화 자화량(Ms1)과 두께(d1)의 곱은, 상기 제2 자성층(167)의 포화 자화량(Ms2)과 두께(d2)의 곱의 1/6 보다 큰 경우, 상기 제1 자성층(163)은 안정적인 자화 반전을 할 수 있다. 따라서, 자기 메모리 소자의 기입 정확성이 보다 향상될 수 있다.
상기 상부 전극(171)은 상기 자유층(161) 상에 평판 형태 또는 전극 콘택 형태로 형성될 수 있다. 상기 상부 전극(171)이 전극 콘택 형태 인 경우, 상기 상부 전극(171) 상에 다른 도전층이 더 형성될 수 있다. 이와 달리, 상기 전극 콘택 형태의 상부 전극(171)과 상기 다른 도전층은 경계 없는 하나의 층으로 구성될 수도 있다.
도 3을 참조하면, 상술한 기준층(141), 터널 베리어(151) 및 자유층(161)은 다른 순서로도 적층될 수 있다. 예를 들어, 상기 하부 전극(121)과 상부 전극(171) 사이에, 자유층(161), 터널 베리어(151) 및 기준층(141)의 순서로 적층될 수 있다. 이 경우, 상기 상부 전극(171)과 상기 기준층(141) 사이에 고정층(131)이 개재될 수 있다. 상기 고정층(131)과 상기 상부 전극(171) 사이에는 캐핑막이 더 개재될 수 있다.
다시 도 1을 참조하여, 본 발명의 실시예에 따른 자기 메모리 소자의 기입 방법들이 설명된다.
먼저, 도 1을 참조하여 자기 메모리 소자의 제1 기입 방법이 설명된다. 도 1에서, 기준층(141)은 고정된 자화방향을 가질 수 있다. 구체적으로, 상기 기준층(141)은 제1 방향으로 고정된 제1 기준층(143)과 제2 방향으로 고정된 제2 기준층(147)을 포함할 수 있다. 상기 제1 기준층(143)과 제2 기준층(147) 사이의 비자성층(145)이 상기 제1 기준층(143)과 제2 기준층(147)이 서로 반평행한 자화방향을 갖도록 보조할 수 있다.
상기 자유층(161)은 제1 자성층(163) 및 제2 자성층(167)으로 구성되되, 각 자성층들(163, 167)의 자화방향은 가변적일 수 있다. 상기 제1 자성층(163)이 어느 일 방향의 자화방향을 갖는 경우, 상기 제2 자성층(167)은 상기 제1 자성층(163)의 자화방향에 반평행한 자화방향을 가질 수 있다. 이는 상기 제1 자성층(163)과 제2 자성층(167) 사이의 비자성층(165)에 의한 교환 결합에 기인할 수 있다.
상기 상부 전극(171)에서 상기 하부 전극(121)으로 향하는 전류가 흐르도록 전압이 인가될 수 있다. 전자들은 상기 하부 전극(121)으로부터 상기 상부 전극(171) 방향으로 이동될 수 있다. 상기 전자들은 상기 하부 전극(121) 및 상부 전극(171)의 상부면 및 하부면을 가로지르도록 이동될 수 있다. 이동하는 전자들은 제1 방향의 스핀을 가진 전자들 및 제2 방향의 전자들을 포함할 수 있다. 상기 제1 방향 및 제2 방향은 서로 반평행할 수 있다. 상기 전자들은 상기 하부 전극(121) 및 고정층(131)을 통과하고, 이어서 상기 기준층(141)을 통과할 수 있다. 상기 기준층(141)을 통과한 전자들은 상기 제2 기준층(147)의 자화방향과 평행한 제2 방향의 스핀을 갖는 다수 전자들과, 상기 제2 기준층(147)의 자화방향과 반평행한 제1 방향의 스핀을 갖는 소수 전자들을 포함할 수 있다.
상기 제2 기준층(147)을 통과한 전자들은 상기 터널 베리어(151)를 터널링할 수 있다. 상술한 바와 같이 상기 터널 베리어(151)는 스핀-확산 길이 이하의 두께로 형성될 수 있다. 따라서, 상기 터널 베리어(151)를 통과한 전자들은 본래의 스핀 방향을 유지한 채, 상기 터널 베리어(151)를 통과할 수 있다.
상기 터널 베리어(151)를 통과한 전자들은, 상기 자유막(161)에 포함된 전자들에 스핀 각 운동량을 전달할 수 있다. 이에 따라, 상기 자유막(161)의 자화방향은 상기 다수 전자들의 스핀 방향에 의해 정해질 수 있다. 구체적으로, 상기 자유막(161)에서, 상기 터널 베리어(151)에 인접한 제1 자성층(163)의 자화방향이 제2 방향으로 정해질 수 있다. 상기 제2 자성층(167)은 상기 비자성층(165)에 의해 상기 제1 자성층(163)과 반평행한 자화방향을 갖게 될 수 있다.
상술한 전자들의 이동의 결과, 상기 터널 베리어(151)와 인접한 제2 기준 층(147)과 상기 제1 자성층(163)의 자화방향은 평행하게 될 수 있다. 상기 제2 기준층(147)과 제1 자성층(163)의 자화방향들이 서로 평행한 경우, 이들을 포함하는 자기 터널 접합의 자기저항(magnetic resistance)은 상기 자화방향들이 반평행한 경우 보다 낮을 수 있다.
이어서, 본 발명의 실시예들에 따른 자기 메모리 소자의 제2 기입 방법이 설명된다. 상기 제1 기입 방법에서의 전류 방향에 반평행한 방향의 전류가 상기 상부 전극(171)과 하부 전극(121) 사이에 흐른다. 즉, 상기 상부 전극(171)에서 상기 하부 전극(121)을 향하도록 전자들이 이동된다. 상기 전자들은 제1 기입 방법과 마찬가지로, 제1 방향의 스핀을 갖는 전자들과 제2 방향의 스핀을 갖는 전자들을 포함할 수 있다. 제1 기입 방법에서 설명한 기준층(141)과 자유층(161)의 자화방향에 관한 설명들은 제2 기입 방법에 대해서도 적용된다.
상기 전자들은 상기 상부 전극(171)으로부터 이동되어, 상기 자유층(161)을 통과할 수 있다. 상기 자유층(161)을 통과한 전자들은 상기 터널 베리어(151)을 터널링 하여, 상기 기준층(141)에 도달할 수 있다. 상기 기준층(141)에 도달한 상기 전자들 중에서, 상기 터널 베리어(151)에 인접한 상기 제2 기준층(147)의 자화방향과 동일한 방향 즉, 제2 방향의 스핀을 갖는 전자들이 상기 제2 기준층(141)을 통과할 수 있다. 제1 방향의 스핀을 갖는 전자들의 다수는 상기 제2 기준층(141)을 통과하지 못할 수 있다. 이에 의해, 상기 제1 방향의 스핀을 갖는 전자들은 상기 제1 자성층(163)에 축적(accumulation)될 수 있다. 상기 터널 베리어(151)는 상기 제1 자성층(163)에 전자가 축적되는 것을 보조할 수 있다.
상기 축적된 전자들에 의해 상기 제1 자성층(163)의 자화방향이 제1 방향으로 변화될 수 있다. 이에 따라, 상기 제1 자성층(163) 및 상기 제2 기준층(147)은 서로 반평행한 자화방향들을 가지게 된다. 따라서, 이들을 포함하는 자기 터널 접합의 저항은, 상술한 제1 기입 방법에서의 자기 터널 접합의 저항보다 높을 수 있다. 이 저항의 차이를 이용하여, 자기 메모리 소자에 저장된 데이터가 판독될 수 있다.
이하, 도 2a 및 2b를 참조하여, 본 발명의 일 실시예에 따른 자기 메모리 소자의 형성방법이 설명된다.
기판(110) 상에 하부 전극막(120)이 형성될 수 있다. 상기 하부 전극막(120)은 상기 기판(110) 내의 다른 전기적 요소들과 전기적으로 연결될 수 있다. 예를 들어, 상기 하부 전극(120)은 상기 기판(110) 내의 트랜지스터 및/또는 다이오드 등과 전기적으로 연결될 수 있다.
상기 하부 전극막(120) 상에 예비 고정층(130)이 형성될 수 있다. 상기 예비 고정층(130)은 반강자성 물질을 포함할 수 있다. 예를 들어, 상기 예비 고정층(130)은 PtMn, IrMn, FeMn, NiMn, MnO, MnS, MnTe, MnF2, FeF2, FeCl2, CoCl2, CoO, NiCl2, NiO 및 Cr중에서 선택된 적어도 하나를 포함할 수 있다.
상기 예비 고정층(130) 상에 예비 기준층(140)이 형성될 수 있다. 상기 예비 기준층(140)은 상기 예비 고정층(130)으로부터 차례로 적층된, 예비 제1 기준 자성 층(142), 예비 기준 비자성층(144) 및 예비 제2 기준 자성층(146)을 포함할 수 있다. 상기 예비 제1 기준 자성층(142) 및 예비 제2 기준 자성층(146)은 각각 강자성물질을 포함할 수 있다.
상기 기준층(141) 상에 예비 터널 베리어(150)가 형성될 수 있다. 상기 예비 터널 베리어(150)는 원자층 증착법 및 화학 기상증착법을 포함하는 다양한 증착법에 의해 형성될 수 있다. 상기 예비 터널 베리어(150)는 산화마그네슘 또는 산화알루미늄을 포함할 수 있다.
도 2b를 참조하면, 상기 예비 터널 베리어(150) 상에 예비 자유층(160)이 형성될 수 있다. 상기 예비 자유층(160)은 상기 예비 터널 베리어(150) 상에 예비 제1 자성층(162), 상기 예비 제1 자성층(162) 상에 예비 비자성층(164) 및 상기 예비 비자성층(164) 상에 예비 제2 자성층(166)을 차례로 적층하여 형성될 수 있다.
상기 예비 제1 자성층(162)은 상기 예비 제2 자성층(166)의 포화 자화량(Ms2) 보다 포화 자화량(Ms1)이 작은 물질을 포함할 수 있다. 예를 들어, 상기 예비 제1 자성층(162)과 예비 제2 자성층(166)은 각각 강자성 물질을 포함하되, 상기 예비 제1 자성층(162)은 경금속을 더 포함할 수 있다. 상기 경금속은 티탄(Ti)보다 작은 비중을 갖는 금속을 말한다. 이에 더하여, 상기 예비 제1 자성층(162)의 두께(d1)은 상기 예비 제2 자성층(166)의 두께(d2) 보다 얇을 수 있다.
일 실시예에서, 상기 예비 제1 자성층(162)의 포화 자화량(Ms1)과 상기 예비 제1 자성층(162)의 두께의 곱은, 상기 예비 제2 자성층(166)의 포화 자화량(Ms2)과 상기 예비 제2 자성층(166)의 두께의 곱(d2)의 1/6보다 크고 1/2 보다 작을 수 있다.
상기 예비 자유층(160) 상에 캐핑막이 형성될 수 있다. 상기 캐핑막 상에 상부 전극막(170)이 형성될 수 있다. 상기 상부 전극막(170)은 도시된 바와 같이 평판 형태 혹은 전극 콘택 형태로 형성될 수 있다. 상기 상부 전극막(170)이 전극 콘택의 형태로 형성되는 경우, 상기 상부 전극막(170)의 측벽을 둘러싸는 층간 절연막이 더 형성될 수 있다.
다시 도 1을 참조하면, 상기 상부 전극막(170), 예비 자유층(160), 예비 터널 베리어(150), 예비 기준층(140), 예비 고정층(130) 및 하부 전극막(120)이 패터닝될 수 있다. 이에 의해, 하부 전극(121), 고정층(131), 기준층(141), 터널 베리어(151), 자유층(151) 및 상부 전극(171)이 형성될 수 있다. 상기 패터닝은 단일의 식각 공정 또는 복 수의 식각 공정을 통해 수행될 수 있다. 예를 들어, 상부에 위치한 일부 막들을 식각 한 후, 나머지 막들을 별도의 식각 공정을 통해 식각할 수 있다.
도 1은 본 발명의 일 실시예에 따른 자기 메모리 소자를 나타내는 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 자기 메모리 소자의 형성방법을 나타내는 도면들이다.
도 3은 본 발명의 다른 실시예에 따른 자기 메모리 소자를 나타내는 도면이다.

Claims (10)

  1. 기판;
    상기 기판 상의 기준층과 자유층; 및
    상기 기준층과 자유층 사이의 터널 베리어를 포함하되,
    상기 자유층은 상기 기준층에 인접한 제1 자성층, 상기 제1 자성층과 이격된 제2 자성층 및 상기 제1 자성층과 제 2 자성층 사이의 비자성층을 포함하며, 상기 제1 자성층의 포화 자화량과 상기 제1 자성층의 두께의 곱은, 상기 제2 자성층의 포화 자화량과 두께의 곱보다 작은 자기 메모리 소자.
  2. 청구항 1에 있어서,
    상기 제1 자성층의 포화 자화량과 상기 제1 자성층의 두께의 곱은, 상기 제2 자성층의 포화 자화량과 두께의 곱의 1/2보다 작은 자기 메모리 소자.
  3. 청구항 1에 있어서,
    상기 제1 자성층의 포화 자화량과 상기 제1 자성층의 두께의 곱은, 상기 제2 자성층의 포화 자화량과 상기 제2 자성층의 두께의 곱의 1/6보다 큰 자기 메모리 소자.
  4. 청구항 1에 있어서,
    상기 제1 자성층의 포화 자화량은 상기 제2 자성층의 포화 자화량보다 적은 자기 메모리 소자.
  5. 청구항 4에 있어서,
    상기 제1 자성층은 강자성 물질을 포함하되, 상기 강자성 물질은 경금속으로 도핑된 자기 메모리 소자.
  6. 청구항 4에 있어서,
    상기 제1 자성층의 두께는 상기 제2 자성층의 두께보다 얇은 자기 메모리 소자.
  7. 청구항 1에 있어서,
    상기 기준층은 상기 터널 베리어에 인접한 제1 기준 자성층, 상기 제1 기준 자성층과 이격된 제2 기준 자성층 및 상기 제1 기준 자성층과 제2 기준 자성층 사이의 기준 비자성층을 포함하는 자기 메모리 소자.
  8. 청구항 7에 있어서,
    상기 제2 기준 자성층의 일 면과 접하는 고정층을 더 포함하되, 상기 제2 기준 자성층은 상기 기준 비자성층과 상기 고정층 사이에 개재되는 자기 메모리 소자.
  9. 청구항 1에 있어서,
    상기 기준층에 인접한 제1 전극 및 상기 자유층에 인접한 제2 전극을 더 포함하되, 상기 기준층, 자유층 및 터널 베리어는 상기 제1 전극과 제2 전극 사이에 차례로 적층되는 자기 메모리 소자.
  10. 청구항 9에 있어서,
    상기 제1 전극 및 제2 전극 사이에, 상기 제1 전극과 제2 전극에 수직한 방향으로 전류가 인가되는 것에 의해 기입 동작이 수행되는 자기 메모리 소자.
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