KR20100115784A - 리드가 없는 플랫 패키지 및 리드가 없는 적층형 패키지 조립체 - Google Patents

리드가 없는 플랫 패키지 및 리드가 없는 적층형 패키지 조립체 Download PDF

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KR20100115784A
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주니어. 로렌스 더글러스 앤드류스
제프리 에스. 릴
시몬 제이. 에스. 맥엘리아
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버티칼 서킷, 인크.
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Publication date
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Abstract

리드가 없는 플랫 패키지가, 리드 프레임 위에 실장된 하나 이상의 다이를 포함하고, 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 리드에 전기적으로 연결된다. 또한, 조립체가, 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 리드에 전기적으로 연결된다. 또한, 패키지 모듈이, 지지부 위에 실장된 리드가 없는 적층형 패키지의 조립체를 포함하고, 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 지지부의 회로에 전기적으로 연결된다.

Description

리드가 없는 플랫 패키지 및 리드가 없는 적층형 패키지 조립체{FLAT LEADLESS PACKAGES AND STACKED LEADLESS PACKAGE ASSEMBLIES}
관련 출원의 상호-참조
본 출원은 L. D. Andrews 등을 발명자로 하여 2008년 2월 19에 출원된 미국 가특허출원 제61/029,617호와 2008년 8월 27일에 출원된 미국 특허출원 제12/199,667호(위 출원 모두의 발명의 명칭이 "Flat leadless packages and stacked leadless package assemblies"임)를 기초로 우선권을 주장하며, 위 특허출원은 본원에서 참조로서 인용된다.
본 발명은 집적 회로 소자 패키징에 관한 것이다.
종래의 리드 프레임 반도체 다이 패키지는, 리드 프레임 위에 실장되고(mounted) 리드 프레임에 전기적으로 연결되는 반도체 다이를 가진다. 구리와 같이 전기적으로 전도성인 금속 시트를 패턴화함으로써 형성될 수 있는 리드 프레임은 다이 패들(다이 패들 위에 다이가 고정됨)과 리드(리드에 다이가 전기적으로 연결됨)를 통상적으로 포함한다. 실장된 다이는 캡슐화되거나 성형될 수 있고, 리드는, 성형 또는 캡슐화된 부분의 하나 이상의 측벽으로부터 돌출될 수 있고("리드가 형성된 패키지"), 또는 성형 또는 캡슐화된 부의 측벽 중 하나 이상의 측벽에서 종단될 수 있다("리드가 없는 패키지").
리드가 없는 캡슐화된 패키지는 일반적으로 비교적 큰 직사각형 또는 정사각형 상측면 및 하측면을 갖는 얇은 직육면체와 같은 형체를 이룬다. 통상적으로, 다이 패들의 아래 표면 및 리드가 패키지의 밑면에서 노출되고, 리드의 말단 표면이 패키지의 하나 이상의 측벽에서 노출된다(그리고, 일반적으로 패키지의 하나 이상의 측벽과 동일 평면상에 있음). 따라서, 리드가 없는 통상적인 반도체 다이 패키지는, 패키지의 "밑면"과 동일 평면상으로 노출된 다이 패들면과, 상기 밑면과 동일 평면상으로 노출되고 하측 모서리(lower edge)와 인접한 패키지의 측벽 중 하나 이상의 측벽과 동일 평면상으로 노출된 리드를 가진, 성형 또는 캡슐화 물질로 된 얇은 직사각형 또는 정사각형 솔리드 블록(속이 찬 블록)으로서 표면에 나타난다. QFN(quad flat no lead) 패키지는 네 개의 하측 모서리 모두에 인접한 측벽들과 동일 평면상으로 노출된 리드를 가지며, DFN(dual flat no lead) 패키지는 두 개의 (통상적으로 반대쪽인) 하측 모서리에 인접한 측벽들과 동일 평면상으로 노출된 리드를 가진다.
종래의 리드 프레임 패키지에서, 다이는 와이어 본딩 또는 플립칩 인터커넥트(interconnect)에 의해 전기적으로 연결될 수 있다.
와이어-본딩된 리드 프레임 패키지에서, 다이가 "다이-업(die-up)" 방식으로, 즉 다이의 활성면(active side)이 리드 프레임과 반대쪽을 마주하도록 배향되는 방식으로 부착되고, 이러한 패키지에서, 다이는, 다이 위의 인터커넥트 패드를 리드 위의 본딩 자리(bond site)와 연결시키는 와이어에 의해 리드와 전기적으로 연결된다. 와이어 본딩은, 와이어 본드 "루프 높이"로 인해 패키지가 다이보다 상당히 큰 두께를 가질 것을 요하고, "와이어 폭(span)"으로 인해 패키지가 상당히 큰 설치면적(footprint)을 가질 것을 요한다. 추가적으로, 둘 이상의 다이가 와이어 본딩된 리드 프레임 패키지에서 서로 적층될 수 있다 하더라도, 와이어 본딩된 적층 구조에서 상부 다이가 밑에 놓인 다이의 인터커넥트 패드를 포개고 있는 경우, 밑에 놓인 다이 상의 와이어 루프를 수용하기 위하여 다이 사이에 스페이서가 끼워져 놓여 있어야 한다. 이는 추가적인 패키지의 두께를 요구하고, 추가적인 처리 과정을 필요로 한다.
플립칩 리드 프레임 패키지에서, 다이가 "다이-다운(die-down)" 방식으로, 즉 다이의 활성면이 리드 프레임을 향하여 마주하도록 배향되는 방식으로 실장되고, 이러한 패키지에서, 다이는 다이 패드와 리드 상의 본딩 자리 사이에 놓이는 솔더 범프 또는 소위 "스터드 범프"에 의해 리드에 전기적으로 연결된다. 플립칩 인터커넥트는 비교 가능하도록 치수가 정해진 와이어 본딩된 다이보다 더 적은 공간을 차지하도록 할 수 있으나, 플립칩 다이의 적층을 실현하기는 어렵다.
일반적인 일 형태에서, 본 발명은, 리드 프레임 위에 실장된 하나 이상의 다이를 가지면서, 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크와 같이, 유동적(flowable) 형태로 도포되고 후에 경화되거나 굳어지는 물질을 사용하여 리드에 전기적으로 연결되는, 리드가 없는 플랫 패키지를 특징으로 한다.
일부 실시예에서, 하나 이상의 다이의 적층 구조(stack)가 리드 프레임 위에 실장된다. 다이는 다이-다운(die-down) 방식으로(즉, 다이의 활성면이 리드 프레임을 향하여 마주하도록) 또는 다이-업(die-up) 방식으로(즉, 다이의 뒷면이 리드 프레임을 향하여 마주하도록) 실장될 수 있고; 일부 실시예에서, 적층 구조의 하나 이상의 다이가 다이-업 방식으로 배향될 수 있고 하나 이상의 그 밖의 다른 다이는 다이-다운 방식으로 배향될 수 있다.
일부 실시예에서, 다이는 NAND 다이와 같은 메모리 다이를 포함한다. 다이의 적층 구조가 리드 프레임 위에 실장되는 경우, 상기 적층 구조에서 둘 이상의 다이가 서로 동일한 치수를 갖거나(그리고, 서로 같은 유형의 다이일 수 있음) 또는 서로 다른 치수를 가질 수 있다. 다이 패드는 통상적으로, 다이의 하나 이상의 모서리("인터커넥트 모서리")를 따라 있는 가장자리(margin) 또는 상기 하나 이상의 모서리에 인접한 가장자리에 하나 이상의 행으로 배열되고, 일부 실시예에서, 적층 구조에서 위에 놓인 다이의 하나 이상의 인터커넥트 모서리가 겹쳐 놓일 수 있으며; 그 밖의 다른 실시예에서, 적층 구조의 제 1 다이의 하나 이상의 인터커넥트 모서리가 제 2 다이의 인터커넥트 모서리와의 관계에서 오프셋(offset)될 수 있다.
일부 실시예에서, 인터커넥트 물질은 전기적으로 전도성인 폴리머이다. 전기적으로 전도성인 적합한 폴리머에는, 가령 금속이 충진된 에폭시(metal filled epoxy). 금속이 충진된 열경화성 폴리머(metal filled thermosetting polymer), 금속이 충진된 열가소성 폴리머 또는 전기적으로 전도성인 잉크 등의 금속-충진 폴리머(metal-filled polymer)와 같이, 입자 형태로 전도성 물질이 충진된 폴리머가 포함된다. 금속 입자가 충진된 폴리머에 적합한 금속으로는, 가령 은, 금, 구리가 포함된다. 전도성 입자는 그 크기 및 모양에서 광범위한 범위를 가질 수 있고, 이러한 전도성 입자는 가령 나노 입자 또는 이보다 더 큰 입자일 수 있다.
인터커넥트 물질은 경화성(curable) 물질일 수 있고, 경화성 물질 및 기법에 따라 인터커넥트 물질은 경화되지 않은 상태 또는 부분적으로 경화된 상태로 증착될 수 있으며, 이러한 경화성 물질은, 도포에 뒤이은 중간 스테이지에서 부분적으로 또는 추가적으로 경화될 수 있고, 도포가 완료된 때 완전히 경화될 수 있다. 인터커넥트 물질이 경화성 물질인 경우, 이러한 인터커넥트 물질은 증착됨으로써 또는 부분적으로/전체적으로 경화됨으로써 전기적으로 전도성이 될 수 있다. 일부 실시예에서, 인터커넥트 물질은 부분적으로 경화성인 폴리머일 수 있고, 공정의 초기 스테이지에서 부분적 경화가 수행될 수 있으며, 인터커넥션의 강건성(robustness)을 증가시키기 위하여 나중 스테이지에서 최종 경화 또는 사후-경화(post-cure)가 수행될 수 있다. 일부 실시예에서, 인터커넥트 물질은 (가령, 다이가 적층 구조에 다같이 고정되도록 돕는) 기계적 강도뿐만 아니라 신뢰할 수 있는 전기적 인터커넥션을 제공한다.
또 다른 일반적인 형태에서, 본 발명은 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 인터커넥트된, 리드가 없는 적층형 플랫 패키지의 조립체를 특징으로 한다. 조립체 내의 패키지는 하나 이상의 와이어 본딩된 다이를 포함하거나 플립칩 다이를 포함하는 리드가 없는 종래의 플랫 패키지일 수 있고, 또는 리드 프레임 위에 실장되고 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 리드에 전기적으로 연결되는 하나 이상의 다이를 갖는 리드가 없는 플랫 패키지일 수 있다. 리드의 단면이 패키지의 하나 이상의 측벽에서 노출된다. 패키지의 일부 실시예에서, 리드의 단면은 일반적으로 측벽의 일부분 또는 전부와 동일 평면상에 있고; 그 밖의 다른 실시예에서, 리드의 단면은 측벽의 일부분 또는 전부의 평면에 대하여 오목하게 될 수도 있다. 조립체에서 리드가 없는 플랫 패키지는 하나의 다이를 포함할 수 있고, 또는 둘 이상의 다이를 포함할 수 있으며; 하나 이상의 다이의 적층 구조를 포함할 수 있다. 적층 구조의 패키지들은 동일한 치수를 가질 수 있고(그리고, 동일 유형의 패키지, 즉 동일 유형의 기능성을 갖는 패키지일 수 있음), 또는 서로 다른 치수를 가질 수 있다(그리고, 서로 다른 유형의 패키지일 수 있음).
또 다른 일반적인 형태에서, 본 발명은 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 인터커넥트되고 밑에 놓인 지지부(support)의 회로에 전기적으로 연결되는 리드가 없는 플랫 패키지 또는 리드가 없는 적층형 플랫 패키지를 포함하는 패키지 모듈을 특징으로 한다. 조립체의 패키지는 와이어 본딩된 다이를 포함하거나 플립칩 다이를 포함하는 리드가 없는 종래의 플랫 패키지일 수 있고, 또는 리드 프레임 위에 실장되고 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 리드에 전기적으로 연결되는 하나 이상의 다이를 갖는 리드가 없는 플랫 패키지일 수 있다. 밑에 놓인 지지부는 가령, 기판, 인쇄 회로 기판(예를 들어, 본체 기판(motherboard) 또는 소형 회로판(daughterboard) 등), 모듈 리드 프레임, 반도체 다이, 리드 프레임이 없는(non-leadframe) 반도체 패키지일 수 있다. 패키지의 적층 구조가 지지부 위에 실장되는 경우, 적층 구조의 둘 이상의 패키지가 동일한 치수를 가질 수 있고(그리고, 동일 유형의 패키지일 수 있음), 또는 서로 다른 치수를 가질 수 있다. 일부 모듈에서, 리드가 없는 둘 이상의 패키지가 지지부 위에 실장될 수 있고, 또는 리드가 없는 적층형 패키지의 하나 이상의 조립체가 지지부 위에 실장될 수 있으며, 또는 리드가 없는 하나 이상의 적층형 패키지 및 리드가 없는 적층형 패키지의 하나 이상의 조립체가 지지부 위에 실장될 수 있다. 모듈은 오버성형(overmolding) 또는 캡슐화되어 완전히 봉해진 적층형 패키지 모듈을 제공할 수 있다.
적층형 패키지 조립체 및 패키지 모듈에 적합한 인터커넥트 물질은 패키지 내의 다이의 인터커넥션에 대하여 전술된 것과 같은 물질이고, 이러한 물질은 위와 유사한 기법을 사용하여 도포될 수 있다. 유리하게는, 인터커넥트 물질의 트레이스(trace)가 매우 좁고 매우 얇을 수 있고; 이러한 트레이스는 인터커넥트된 전기적 특징부 사이에 원하는 전기적 연속성을 제공하기에 충분한 정도로만 넓고 두꺼워질 것을 요한다. 트레이스는 증착 또는 인쇄 도구의 단일 통과에 의해 나타날 수 있다.
본 발명에 따른 적층형 패키지 조립체 또는 패키지 모듈은 적층 구조에서 가장 큰 패키지의 설치면적(footprint)과 거의 동일한 설치면적을 가질 수 있다.
본 발명에 따른 리드가 없는 플랫 패키지, 리드가 없는 플랫 패키지 조립체, 및 패키지 모듈은 컴퓨터, 원거리 통신 설비, 그리고 소비자용 및 산업용 전자 장치에서 사용될 수 있다.
도 1은 리드가 없는 플랫 패키지를 도시하는 정면도이다.
도 2는 기판을 도시하는 부분도이다.
도 3은 본 발명의 실시예에 따라 2도의 기판 위에 실장된, 도 1의 리드가 없는 두 개의 플랫 패키지의 적층 구조를 도시하는 부분도이다.
도 4a는 도 2의 기판 위에 실장되면서 본 발명의 실시예에 따라 기판 위의 회로와 전기적으로 인터커넥트된, 도 1의 리드가 없는 두 개의 플랫 패키지의 적층 구조를 포함하는, 리드가 없는 적층형 플랫 패키지를 도시하는 부분도이다.
도 4b는 도 4a의 리드가 없는 적층형 플랫 패키지 모듈을 도시하는, 도 4a를 우측 각도에서 본 부분도이다.
도 5는 본 발명의 실시예에 따라 리드가 없는 플랫 패키지의 밑면을 도시하는 평면도이다.
도 6은 본 발명을 따라, 개별화되지 않은(unsingulated) 리드 프레임을 나타내는 평면도이다.
도 7은 본 발명의 실시예에 따라, 도 6에서의 예시와 같이 개별화되지 않은 리드 프레임 위에 실장된, 다이의 적층 구조 중 상부일 수 있는 다이를 도시한 평면도이다.
도 8은 본 발명의 실시예에 따라 리드에 인터커넥트되고 연결된, 도 7에서와 같은 다이 및 개별화되지 않은 리드 프레임을 도시하는 평면도이다.
도 9는 본 발명의 실시예에 따라, 오목하게 된 리드 단부를 제공하기 위하여 드릴링된, 개별화되지 않은 일련의 리드 프레임 조립체의 밑면을 도시하는 평면도이다.
도 10a는 본 발명의 실시예에 따른 리드가 없는 플랫 패키지를 도시하는 정면도이다.
도 10b는 본 발명의 실시예에 따른 리드가 없는 플랫 패키지의 밑면을 도시하는 평면도이다.
도 11a는 본 발명의 또 다른 실시예에 따른 개별화되지 않은 리드 프레임을 도시하는 평면도이다.
도 11b는 도 11의 B-B'에서 나타나는 부분을 도시한 그림이다.
도 11c는 도 11a의 C-C'에서 나타나는 부분을 도시한 그림이다.
도 12는 본 발명의 실시예에 따라, 도 11의 예시에서와 같이 개별화되지 않은 리드 프레임 위에 실장된, 다이의 적층 구조 중 상부일 수 있는 다이를 도시하는 평면도이다.
도 13은 본 발명의 실시예에 따라, 리드에 인터커넥트되고 연결된, 도 12에서와 같은 다이 및 개별화되지 않은 리드 프레임을 도시하는 평면도이다.
도 14는 본 발명의 또 다른 실시예에 따라, 도 11의 예시에서와 같이 개별화되지 않은 리드 프레임 위에 실장된, 다이의 적층 구조 중 상부일 수 있는 다이를 도시하는 평면도이다.
도 15는 본 발명의 또 다른 실시예에 따라, 리드에 인터커넥트되고 연결된, 도 14와 같은 다이 및 개별화되지 않은 리드 프레임을 도시하는 평면도이다.
도 16은 본 발명의 실시예에 따라, 리드가 없는 프로그래밍 가능한 플랫 패키지의 밑면을 도시하는 평면도이다.
도 17은 본 발명의 실시예에 따라 프로그래밍된, 도 16에서와 같이 리드가 없는 플랫 패키지의 밑면을 도시하는 평면도이다.
도 18은 본 발명의 실시예에 따른 리드가 없는 플랫 패키지를 도시하는 정면도이다.
도 19는 본 발명의 또 다른 실시예에 따라 기판 위에 실장된 도 18에서와 같은 리드가 없는 두 개의 플랫 패키지의 적층 구조를 도시하는 부분도이다.
도 20a는 도 19의 기판 위에 실장되면서 본 발명의 실시예에 따라 기판 위의 회로와 전기적으로 인터커넥트된, 리드가 없는 두 개의 플랫 패키지의 적층 구조를 포함하는, 리드가 없는 적층형 플랫 패키지 모듈을 도시하는 부분도이다.
도 20b는 도 20a에서와 같이 리드가 없는 적층형 플랫 패키지 모듈을 도시하는, 도 20a의 우측 각도에서 본 부분도이다.
도 21a 및 21b는 본 발명의 실시예에 따라 두 가지 크기의, 리드가 없는 4각형 플랫 패키지(quad flat leadless package)의 예시를 도시하는 평면도이다.
도 22는 지지부 위에 적층된, 리드가 없는 플랫 패키지를 포함하는 모듈의 예시를 도시하는 평면도이다.
도 23은 서로 다른 치수를 갖는 패키지를 포함하는, 리드가 없는 적층형 플랫 패키지의 예시를 도시하는 평면도이다.
본 발명은, 본 발명의 대안적 실시예들을 도시하는 도면을 참조하여 좀 더 세부적으로 설명될 것이다. 도면은 본 발명의 특징부를 도시하고 이들과 그 밖의 다른 특징부 및 구조와의 관계를 도시하는 개략적인 그림이며, 비율-조정되지는 않았다. 본 발명의 실시예를 도시하는 도면의 명확성을 향상시키기 위하여, 다른 도면에서 나타나는 요소와 상응하는 요소는, 비록 이들이 도면 모두에서 즉시 동일성을 식별할 수 있더라도, 특별히 번호를 바꾸지는 않았다. 또한, 명확성을 위해, 본 발명을 이해하는데 필수적이 아닌 일부 특징부들은 도면에 도시하지 않았다.
리드가 없는 적층형 플랫 패키지 조립체 및 리드가 없는 적층형 패키지 모듈
리드가 없는 적층형 플랫 패키지 조립체 및 리드가 없는 적층형 플랫 패키지 모듈이 설명될 것이다. 도 1을 참조하면, 적층에 적합한 리드가 없는 플랫 패키지의 예시가 일반적으로 도면 부호 10으로 도시된다. 패키지는 패키지 몸체(11)를 제공하도록 캡슐화되어 있다. 이러한 정면도에서는, 표면(16)에 노출된 리드 말단(13)이 보이는 패키지 측벽만이 나타난다. 캡슐화 물질은 임의의 비전도성 물질일 수 있고, 예를 들어 사출 성형된 폴리머 기판 물질일 수 있다. 전통적으로, 리드가 없는 플랫 패키지는, 연결된 리드 프레임의 행 또는 배열을 제공하고, 다이를 리드 프레임 위에 실장하여 실장된 다이의 행 또는 배열을 형성하고, 다이를 리드 프레임의 일부분 또는 전부와 전기적으로 연결하여 리드 프레임 위에 실장된 전기적으로 연결된 다이의 행 또는 배열을 형성하고, 전체 행 또는 배열을 캡슐화하고, 그리고 펀치 또는 톱을 사용하여 행 또는 배열로부터 개개의 패키지를 개별화(singulating)함으로써 제작된다. 따라서, 도 1은 절단면 또는 쏘잉(sawing)된 면(패키지 측벽)을 보여준다. 리드가 없는 플랫 패키지가 네 개의 측벽 모두에 리드를 가지고 있는 경우, 이러한 패키지는 전통적으로 QFN(quad flat no lead)와 같은 용어로 언급되며, 리드가 없는 플랫 패키지가 두 개의 반대편 측벽에 리드를 가지고 있는 경우, 이러한 패키지는 전통적으로 DFN(dual flat no lead) 패키지와 같은 용어로 언급된다. 따라서, 도시 목적을 위해, 패키지(10)는 DFN 패키지 또는 QFN 패키지 중 하나일 수 있고, 또는 사실상 보이는 측벽(16)에서만 노출된 리드 말단을 가질 수 있다.
도 2는 기판 지지부를 구성하는 유전성(dielectric) 물질로 형성된 인터커넥트 자리(23)의 행이 통과하는 개략적인 부분도로서, 일반화된 기판(20)을 도시한다. 기판(20)과 패키지(10)는, 리드 말단(13)과 인터커넥트 자리(23)가 실질적으로 동일한 피치(pitch)를 가지게 배열되도록 설계 또는 선택될 수 있고, 기판(20)은 인터커넥트 자리(23)가 하나의 행으로 배열되도록 구성되며, 상기 행 위에 패키지 면(16)이 위치될 수 있다.
도 3은 도 1의 패키지(10)와 유사한 리드가 없는 제 1 플랫 패키지(30)를 도시하고, 리드가 없는 상기 제 1 플랫 패키지는 도 2에서와 같이 일반적으로 기판(20) 위에 실장되고 접착제(32)를 사용하여 기판의 패키지 실장 표면에 부착된다. 패키지(30)의 눈에 보이는 측벽 표면(16)에는 캡슐(31) 및 노출된 리드 말단(13)이 나타난다. 또한, 도 3은 도 1의 패키지(10)와 유사한 리드가 없는 제 2 플랫 패키지(30')를 도시하고, 리드가 없는 상기 제 2 플랫 패키지는 리드가 없는 제 1 플랫 패키지(30) 위에 실장되고 접착제(32')를 사용하여 리드가 없는 제 1 플랫 패키지(30)에 부착된다. 패키지(30')의 눈에 보이는 측벽 표면(16')에는 캡슐(31') 및 노출된 리드 말단(33)이 나타난다.
도 4a는 도 3에서와 같이 일반적으로 기판(20) 위에 실장되고 상기 기판에 전기적으로 연결되는 리드가 없는 제 1 플랫 패키지(30) 및 리드가 없는 제 2 플랫 패키지(30')를 도시한다. 인터커넥트(43)는, 일반적으로 각자의 리드 말단(33, 13) 및 인터커넥트 자리(23)를 포함하고 있는 라인 또는 트레이스(trace)의 패턴으로, 전도성 폴리머 또는 전도성 잉크를 적층형 패키지의 표면(16, 16')에 도포함으로써 형성된다. 이러한 구조가 우측 각도로 회전된 도 4b에 나타나고, 이러한 부분 도면에서 리드가 도시되며, 리드의 말단이 패키지 측벽 표면(가령, 16')과 동일 평면상에 있다. 선택 사항으로서, 도 4b의 46에서 보이는 바와 같이 패키지 모듈이 오버성형되어 인터커넥션을 보호할 수 있다.
도 3 및 4의 예시에서 나타난 것과 같은 구조는 리드가 없는 플랫 패키지를 연속으로 실장함으로써 만들어질 수 있는데, 즉 리드가 없는 제 1 패키지를 기판 위에 실장하고, 그 후 리드가 없는 제 2 패키지를 상기 제 1 패키지 위에 실장하고; 추가적인 패키지를 상기 제 2 패키지 위에 하나씩 실장함으로써 만들어질 수 있다. 또는, 리드가 없는 적층형 플랫 패키지의 조립체가 제작될 수 있고, 이러한 조립체가 기판 위에 실장될 수 있다. 이해될 수 있는 바와 같이, 인터커넥트 물질은 도 3에 도시된 것처럼 기판 위에 패키지가 실장된 이후에 구조물 위에 도포될 수 있고; 또는, 기판 위에 적층형 패키지 조립체를 실장하기 전에 적층형 패키지 조립체에 도포될 수 있다. 전기적 인터커넥션이 원하는 임의의 순서로 이루어질 수 있는데, 가령 패키지의 조립체가 기판 위에 실장된 경우, 패키지-대-패키지의 전기적 인터커넥션이 조립체에 형성될 수 있고, 그 후 조립체에서 기판으로의 전기적 연결이 형성될 수 있으며; 또는, 대안적으로, 인터커넥트되지 않은 패키지의 조립체가 기판 위에 실장될 수 있고, 그 후 패키지-대-패키지 및 조립체-대-기판의 전기적 인터커넥션이 한 동작으로 이루어질 수 있다.
인터커넥트 물질은, 가령 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크일 수 있다. 인터커넥트 물질은, 금속 트레이스 또는 금속 배선(metallization)일 수 있고, 예를 들어 패턴화된 도금 접착강화제(plating primer) 위의 무전해 도금(electroless plating)에 의해 형성될 수 있다. 적합한 접착강화제로는 특정한 소결성(sinterable) 물질과 같이 유동적(flowable) 상태로 도포되는 물질들이 포함된다. 인터커넥트 물질은 가령 경화성 에폭시와 같은 경화성 전도 폴리머일 수 있고, 인터커넥트 공정은 경화되지 않은 물질의 트레이스를 지정 패턴으로 형성하는 단계, 그 후 리드 말단과 인터커넥트 자리 사이의 전기적 접촉 및 이들 사이의 기계적 건전성(mechanical integrity)을 확실히 하기 위하여 폴리머를 경화하는 단계를 포함할 수 있다. 인터커넥트 물질은, 가령 주사기, 노즐, 또는 니들과 같은 도포 도구를 사용하여 도포된다. 인터커넥트 물질은 일반적으로 측벽 표면에서 리드 말단을 향하는 증착 방향으로 도구에 의해 도포되고, 도포 도구는 다이 적층 구조 겉면의 제시된 다이 측벽 상에서 작업 방향으로 이동된다. 인터커넥트 물질은 연속적인 흐름으로 도포 도구로부터 밀려나올 수 있고, 또는 도포 도구로부터 방울방울 적하하는 방식으로 나올 수도 있다. 일부 실시예에서, 인터커넥트 물질은, 도포 도구로부터 작은 방울의 분출로서 나올 수 있고, 적층 구조 표면과의 접촉시 또는 뒤이은 접촉시 유착되는 점(dot)으로서 증착된다. 일부 실시예에서, 증착 방향은 일반적으로 적층 구조 표면과 수직이고, 그 밖의 다른 실시예에서 증착 방향은 적층 구조 표면과 수직으로 이격되는 각도(angle off)이다. 도포 도구는 연결되어야 할 대응하는 리드 말단의 다양한 패키지 상에서의 위치에 따라 일반적으로 선형 작업 방향 또는 지그재그 작업 방향으로 이동될 수 있다.
선택 사항으로서, 복수의 증착 도구가, 집단적 조립체(ganged assembly) 또는 도구의 배열에 고정되어, 단일 통과로 인터커넥트 물질의 하나 이상의 트레이스를 증착하도록 동작될 수 있다.
대안적으로, 인터커넥트 물질은, 핀 또는 패드 또는 집단적 조립체 또는 핀/패드의 배열을 이용하면서, 핀 트랜스퍼(pin transfer) 또는 패드 트랜스퍼(pad transfer)에 의해 증착될 수 있다.
인터커넥트 물질의 도포가 자동화될 수 있는데; 즉, 도포 도구 또는 집단적 조립체 또는 도포 도구의 배열의 움직임, 그리고 인터커넥트 물질의 증착이 조작자(operator)에 의해 적합하게 프로그래밍된 로보트로 제어될 수 있다. 기계적 자동화 및 머신 비전 시스템(machine vision system)의 치수 정밀도가 일반적으로 25μm보다 좋다.
대안적으로, 인터커넥트 물질은, 가령 (적합한 노즐의 배열을 가질 수 있는) 프린트 헤드를 사용하는 인쇄, 또는 가령 스크린 인쇄에 의해 또는 마스크를 사용하여 도포될 수 있다.
전술된 바와 같이, 다양한 전도성 물질 중 임의의 물질이 사용될 수 있는데, 임의의 물질이란 은(Ag) 입자가 고도로 충진된(> 80%) 에폭시 바인더 수지로 이루어질 수 있는 전도성 페이스트 물질이 포함되고, 니들 또는 니들의 배열을 통해 분배함으로써 도포될 수 있다. 은이 충진된 에폭시가 사용되는 특정 예시에서, 바늘이 막히는 것을 방지하기 위해 최대 은 입자의 절대 크기가 50μm를 초과하지 않도록 특정되고, 은 입자의 덩어리도 위와 동일한 이유로 최소화되어야 한다. 페이스트 점도가 20-80 KcP 사이의 범위 내에서 달라질 수 있다. 페이스트 제조자에 의해 추천되는 경화 사이클(cure cycle)이 바로 뒤따르고, 대부분의 경우에서 180℃보다 훨씬 낮아서 열효과(thermal effect)를 최소화한다. 그 밖의 다른 물질 속성은 페이스트, 증착 설비, 패키지, 및 기판 물질 사이의 특정 상호작용(가령, 슬럼핑(slumping), 적심 현상(wetting phenomena) 또는 계면 접착(interfacial adhesion) 등)을 관리하기 위해 필요한 바대로 구체화될 수 있다.
또한 특정 예시에서, 분배 펌프(dispense pump)가, 서브-나노리터 조절성(sub-nanoliter adjustability) 및 신속한 시작/중지 사이클을 이용하여 니들 팁(tip)에서 나노리터 분배량을 제공할 수 있다. 분배 니들은 32g 캐뉼러 관(112μm 공칭 내부 직경, 125μm 최대 내부 직경)을 기반으로 하고, 니들 팁은 공칭 내부 직경보다 큰 +25% 값보다 크지 않도록 팁 외부 직경을 줄이기 위하여 원뿔꼴로 비스듬히 되어 있다.
전술된 바와 같이, 집단 증착(다수의 인터커넥트 동시 형성), 스텐실 인쇄(stencil printing), 및 그 밖의 다른 접근법이 이용될 수 있다. 바람직한 특정 실시예에서, 인터커넥트의 크기와 모양에 대한 양호한 제어뿐만 아니라 높은 볼륨 처리량을 획득하기 위하여 분출용 분배 헤드를 이용한다.
전술된 바와 같이, 인터커넥트 물질이 유동적 상태로 도포된다. 따라서, 인터커넥트될 패키지 측벽이 평탄화될 필요가 없고, 또는 완전하게 일렬로 정렬될 필요가 없다. 정렬 불량의 허용 오차가, 적층 구조에서 또는 모듈 기판 위에서 또는 모듈 기판과의 관계에서 패키지의 정확한 위치 설정 요건을 없앨 수 있다.
패키지를 서로 실장시키거나 제 1 패키지를 기판에 실장할 때 접착제에 의한 리드 말단의 폐쇄를 피할 필요가 있다. 접착제가 리드 말단의 불허용 영역을 덮지 않고 도포 및 처리될 수 있는 한, 임의의 실장 접착제를 사용하여 적당히 신뢰성 있는 정착을 제공할 수 있다. 액체 접착제는 흐르거나 서서히 미끄러질 수 있으므로 반경화 상태(B-staged)의 에폭시 필름과 같은 필름 접착제가 바람직할 수 있고, 이러한 필름 접착제는 적층 전에 각각의 패키지에 도포될 수 있다. 가령, 종래의 다이 부착 필름(die attach film, DAF)이 특히 적합할 수 있다.
노출된 리드 말단의 면적은 적어도 장치 동작에 적합한 전류를 전도하기에 충분해야 하고, 이러한 리드 말단 면적은 필수적인 것보다 클 수 있다. 인터커넥트 물질 및 노출된 리드 말단에서의 물질의 기계적 속성과 전기적 속성에 따라 더 큰 면적 또는 더 작은 면적이 요구될 수 있다. 통상적인 리드 프레임 물질로는 구리와 같은 전도성 금속이 포함되는데, 예를 들어; 통상적인 리드 프레임 물질은 다이 및 캡슐제(encapsulant)와의 열팽창의 양호한 정합을 위해 선택된다. 리드 말단은 변화되거나 물질의 층 또는 필름이 제공될 수 있는데, 이러한 물질의 속성이, 전도성 폴리머 또는 잉크에 의한 전기적 인터커넥트를 위해 더 좋은 표면을 제공한다. 이러한 물질은, 가령 무전해 도금 공정에서 도금될 수 있다.
이해될 수 있는 바와 같이, 도 3에서와 같은 구조물은, 기판 위에 제 1 패키지를 실장하고 그 후 상기 제 1 패키지 위에 제 2 패키지를 실장함으로써 제작될 수 있고; 또는, 제 1 패키지 및 제 2 패키지를 적층하여 적층형 패키지 조립체를 형성하고 그 후 기판 위에 상기 조립체를 실장함으로써 제작될 수 있다.
선택 사항으로서, 전기적으로 인터커넥트된 실장형 패키지의 조립체가 추가적인 처리 전에 테스트될 수 있다. 완성된 조립체가 지지부 위에 실장될 수 있고, 인터커넥트된 적층 구조의 패키지는 인터커넥션과의 보장된 전기적 접촉을 위하여 밑에 놓인 회로와 연결될 수 있다. 예를 들어, 패키지 적층 구조 인터커넥트의 말단과 일치하도록 배열된 본드 패드를 갖는 인쇄 회로 기판이 제공될 수 있다.
전술된 예시에서, 패키지 몸체가 단순한 직육면체의 모양을 가지는데, 이러한 직육면체 모양은 가령 패키지 설치면적의 평면과 일반적으로 수직인 평면에서, 캡슐화된 전체 패키지 요소를 통과하는 개별화 절단으로부터 유래될 수 있다. 이러한 구성에서, 인터커넥트 물질은 인접한 측벽 부분과 동일 평면상에 있거나 측벽 부분으로부터 오목하게 되어 있는 리드 말단과 접촉한다. 도 18, 19, 20a, 20c에 도시된 그 밖의 다른 실시예에서, 패키지 몸체는, 리드 프레임 위의 패키지 몸체의 부분이 비스듬하게 되도록 성형되거나 절단될 수 있다.
도 18을 참조하면, 적층에 적합한 리드가 없는 플랫 패키지(1230)의 예시가 도시된다. 리드 프레임 위에 실장되는 다이를 주로 포함하는 패키지 몸체(1231)의 상부(1216)가 비스듬하게 되어 있다(도시된 예시에서, 상부는 꼭대기가 잘린 넓은 피라미드의 모양을 가짐). 패키지 몸체의 하부(1213)가 리드 프레임 자체를 포함하고 있고, 이러한 하부는 패키지 설치면적과 실질적으로 수직인 패키지 몸체의 측벽을 구성할 수 있으며, 이러한 측벽에서 리드 말단(1233)이 노출된다(도 7, 10a, 10b를 참조하여 아래에서 기술되는 바와 같이 일반적으로 동일 평면상이거나 오목하게 노출됨). 이러한 구성은, 가령 패키지 몸체의 상부의 비스듬한 모양을 형성하고 패턴화된 리드 프레임을 채우도록 패키지의 행 또는 배열을 성형하고, 그 후 펀칭 또는 쏘잉(sawing)을 하여 패키지를 개별화하고 노출된 리드 말단을 갖는 패키지 몸체의 하부 측벽 부분을 형성함으로써 제작될 수 있다. 또한, 도 18은 패키지(1230)의 하부 표면에 박판되는 접착제 필름(1232)을 도시하고, 이러한 접착제 필름에 의해 패키지는 또 다른 패키지 또는 지지부 위에 부착될 수 있다.
도 19는 기판(1220) 위에 실장되고 접착제(1232)를 사용하여 기판의 패키지 실장 표면에 부착되는 리드가 없는 비스듬한 제 1 플랫 패키지(1230)를 도시한다. 또한, 도 19는 제 1 플랫 패키지(1230)와 유사한 리드가 없는 제 2 플랫 패키지(1230')를 도시하며, 이러한 제 2 플랫 패키지는 리드가 없는 제 1 플랫 패키지(1230) 위에 실장되고 접착제(1232')를 사용하여 제 1 플랫 패키지(1230)에 부착된다. 여기서, 제 1 패키지에서와 같이, 리드 프레임 위에 실장되는 다이를 주로 포함하는 패키지 몸체(1231')의 상부(1216')가 비스듬하게 되어 있고, 리드 프레임 자체를 포함하는 패키지 몸체의 하부(1213')가 패키지 설치면적과 실질적으로 수직인 패키지 몸체의 측벽을 구성하며, 이러한 측벽에서 리드 말단(1233')이 노출된다(전술된 바와 같이, 일반적으로 동일 평면상이거나 오목하게 노출됨).
도 3 및 4a를 참조하여 전술된 바와 같이, 도 19에서와 같은 구조물이 연속적으로 제작될 수 있는데, 즉 제 1 패키지를 기판 위에 실장하고 그 후 상기 제 1 패키지 위에 제 2 패키지를 실장(원하는 대로 추가적인 패키지를 계속하여 실장)함으로써 제작될 수 있고; 또는, 제 2 패키지 및 제 1 패키지를 적층(원하는 대로 추가적인 패키지를 적층)하여 적층형 패키지 조립체를 형성하고, 그 후 기판 위에 상기 조립체를 실장함으로써 제작될 수 있다.
도 20a는 도 19에서와 같이 일반적으로 기판(1220) 위에 실장되고 기판에 전기적으로 연결되는, 리드가 없는 제 1 플랫 패키지(1230) 및 제 2 플랫 패키지(1230')를 도시한다. 인터커넥트(1243)는 일반적으로, 패키지에 각자의 리드 말단을 포함하고 기판 위에 인터커넥트 자리(1223)를 포함하는 선 또는 트레이스의 패턴으로, 적층형 패키지의 면(1216, 1216')에 전도성 폴리머 또는 전도성 잉크를 도포함으로써 형성된다. 이러한 구조가 우측 각도로 회전된 도 20b의 대안적 도면에서 도시되고 이러한 부분 도면에서 리드가 도시된다. 도 20b가 도시하는 바와 같이, 인터커넥트 물질이 패키지 몸체의 상부(1216)의 비스듬한 모양으로 어느 정도 흐른다. 전술된 바와 같이, 리드 말단(1233)은 좌우로 인접한 측벽 표면(1213)과 동일 평면상에(또는 상기 측벽 표면으로부터 우묵하게) 있다. 이러한 예시에서, 인터커넥트 물질은, 리드가 노출되는 패키지의 밑면의 가장자리 영역에서 리드(1235)의 일부와 추가적으로 접촉한다(도 5에서 예시로서 도시된 바와 같음). 이러한 추가적인 접촉은 기계적으로 그리고 전기적으로 좀 더 강건한 인터커넥션을 제공할 수 있다. 선택 사항으로, 패키지 모듈은 도 20b의 도면부호(2046)에서 도시된 바와 같이 오버성형되어 인터커넥션을 보호할 수 있다.
적층 구조의 패키지는 도면에서 도시된 바와 같이 모두 동일한 크기일 수 있으나, 본 발명에 따라 서로 다른 크기의 패키지가 적층될 수 있고 전도성 폴리머 트레이스에 의해 인터커넥트될 수 있다. 예를 들어 일부 실시예에서, 더 작은 패키지가 더 큰 패키지 위에 적층될 수 있다. 이러한 배열에서, 적층 구조는 계단형 피라미드와 같은 단면으로 나타날 수 있고; 또는, 패키지가 제 1 패키지 모서리에 대하여 한 방항으로 변위될 수 있으나 또 다른 패키지 모서리 상에서 수직으로 인터커넥트될 수 있다. 상부 패키지가 더 낮은 다이보다 1차원에서 더 클 수 있고(즉, 패키지가 폭은 동일하나 하나가 다른 하나보다 더 길 수 있음), 또는 양 방향에서 더 클 수 있다(즉, 하나의 패키지가 다른 하나보다 폭이 더 넓고 길이도 김). 전술된 바와 같이, 인터커넥트될 다이 측벽의 정확한 정렬은 요구되지 않고, 일부 실시예에서, 더 많거나 더 적은 규칙적인 오프셋을 제공하는 것이 바람직할 수 있다.
도면에 도시된 예시에서, 적층 구조의 패키지들은 모두, 패키지의 리드 프레임면("하부" 면)이, 위에 적층 구조가 실장되는 모듈 기판을 향하여 마주하도록 배향된다. 대안적으로, 적층 구조의 패키지들은 패키지의 리드 프레임면이 모듈 기판과 반대쪽을 마주하도록 배향될 수 있고; 또는, 적층 구조의 하나 이상의 패키지들이 그 밖의 다른 것들과 서로 다르게 배향될 수 있다.
본 발명에 따른 적층형 패키지 조립체는 원하는 만큼 많은 패키지들을 가질 수 있고, 기계적 설계의 문제로서 상한은 존재하지 않을 것이다. 도시된 예시들은 각각의 적층 구조에서 두 개의 패키지를 도시하나, 적층 구조에서 셋 이상의 패키지를 갖는 조립체 역시 의도된다.
도 18에 예시로서 도시된 바와 같이 일반적으로 구성되고 서로 다른 치수를 갖는 적층 가능한 QFN 패키지(212, 214)가 도 21a 및 21b에 도시된다. 보는 사람과 반대쪽을 마주하는 패키지의 리드 프레임면을 갖는 패키지가 평면도로서 도시되며, 패키지 성형 표면(2131, 2131')이 도면에 도시된다. 더 큰 패키지(212)가 가령, 약 10mm x 10mm의 설치면적을 가질 수 있고, 더 작은 패키지(214)가 가령, 약 5mm x 5mm의 설치면적을 가질 수 있다. 이해될 수 있는 바와 같이, 도 21a 및 21b는 각각 적층형 QFN 패키지를 보여줄 수 있고 이러한 적층형 QFN 패키지의 패키지(212, 214)가 눈에 보인다(참조를 위해, 상기 패키지(212, 214)는 적층 구조의 "최상부" 패키지라 칭해질 수 있고, "하부" 패키지의 위에 있다). 패키지(212)(또는 "최상부" 패키지로서 패키지(212)를 포함하는 패키지 적층 구조)에 인터커넥트(가령, 2243)가 제공되고, 이러한 인터커넥트에 의해 패키지가 지지부(도면에 도시되지 않음)의 전기 회로와 연결될 수 있으며, 또는, 이러한 인터커넥트에 의해 적층 구조의 패키지가 인터커넥트될 수 있고 적층 구조가 지지부에서 밑에 놓인 회로에 연결될 수 있다. 이와 유사하게, 패키지(214)(또는 "상부" 패키지로서 패키지(214)를 포함하는 패키지 적층 구조)에 인터커넥트(가령, 2243')가 제공된다.
도 22는 다양한 방식을 보여주는 복합적 그림이며, 여기서, 리드가 없는 플랫 패키지 및 리드가 없는 플랫 패키지 조립체가 지지부 위에 실장될 수 있다. 전술된 바와 같이 예를 들어 인쇄 회로 기판 또는 모듈 기판(가령, 빌드업(buildup) 기판 또는 박판형 기판 등)일 수 있는 지지부의 패키지 실장 표면, 또는 인터포저(interposer), 또는 더 큰 반도체 다이가 도 22의 220에서 일반적으로 나타난다. 도시된 바와 같이, 몇몇(도면에서, 가령 5개) 패키지 또는 적층형 패키지 조립체가 지지부 위에 개별적으로 실장될 수 있고, 다양한 패키지들이 서로 다른 기능성을 가질 수 있다. 도시 목적을 위하여, 리드가 없는 플랫 패키지 또는 플랫 패키지 조립체가, 보는 사람과 반대쪽을 마주하면서 지지부를 향하는 패키지(또는, 적층형 패키지 조립체가 도시된 예시에서, 적어도 "상부" 패키지)의 리드 프레임면을 이용해 기판 위에 실장된 것으로 나타난다. 따라서, 패키지 성형 표면(가령, 2231, 2231')이 도면에 나타난다.
패키지(또는 패키지 조립체)에 전기적 인터커넥션(가령, 2243, 2243')이 제공되고, 이러한 인터커넥션에 의해 패키지는 지지부의 회로와 전기적으로 연결될 수 있으며, 이러한 인터커넥션에 의해 적층형 패키지 조립체의 패키지가 인터커넥트될 수 있다.
전기적 인터커넥트는 지지부의 표면(220)에 노출된 인터커넥트 자리에 연결되고, 이러한 지지부 상의 인터커넥트 자리의 특성 및 배열은, 부분적으로 지지부의 유형에 따라 달라질 수 있고, 지지부 위에 실장되고 지지부와 인터커넥트될 패키지 상의 인터커넥트의 위치에 따라 달라질 수 있다.
예를 들어, 지지부는 모듈 기판일 수 있다. 지지부는 패키지 실장 면에 전기적으로 전도성인 패턴화된 트레이스의 하나 이상의 층을 포함할 수 있고, 상기 패키지 실장 면은 인터커넥트 자리(인터커넥트 패드)를 노출시키는 개구부가 제공된 유전층(dielectric layer)에 의해 덮일 수 있다. 기판은 반대쪽 면에 전기적으로 전도성인 패턴화된 트레이스의 층을 추가적으로 가질 수 있고, 상기 반대쪽 면은 모듈이 활용된 장치에서 모듈을 회로에 연결하기 위한 랜드(land) 또는 솔더 볼 패드를 포함할 수 있다. 유전층(복수의 유전층 포함)을 관통하는 비아(via)가 다양한 층의 패턴화된 전도성 트레이스를 연결하여, 패키지 기술 분야에서 널리 알려져있는 바와 같은, 요구되는 전기적 경로(routing)를 제공할 수 있다. 리드가 없는 플랫 패키지(또는 적층형 패키지 조립체)가, 기판 표면(220) 위에 실장될 수 있고, 가령 도면부호(2206)에서 도시된 바와 같은 인터커넥트 패드에 직접 인터커넥트될 수 있다. 인터커넥트 패드는 신호(i/o) 패드, 파우더 패드, 및 접지 패드를 포함할 수 있고, 이러한 패드들이 패키지에서 리드의 특정 배열에 적합한 위치로 기판에 배열된다. 도면부호(2205)에서 예로서 도시된 바와 같이, 기판의 회로는 하나의 패키지(또는 조립체)와 관련되는 인터커넥트 패드, 또는 또 다른 패키지(또는 조립체)와 관련되는 인터커넥트 패드를 연결할 수 있다. 예를 들어, QFN 패키지의 코너 리드가 접지 리드일 수 있고, 패키지의 코너 리드에서의 인터커넥트가 기판에 적절하게 설치된 접지 패드에 본딩될 것이다. 도면부호(2207)에서 예로서 도시된 바와 같이, 예를 들어, 기판의 회로는 하나의 패키지(또는 패키지 적층 구조 조립체)를 위한 접지 패드를 또 다른 패키지(또는 조립체)를 위한 접지 패드에 연결할 수 있다. (전술된 바와 같이, 기판의 회로가 유전층 또는 보호막 층에 의해 덮일 수 있고, 이러한 경우 도면에는 나타나지 않을 것이다.) 또는, 기판의 회로는 패키지(또는 조립체)를 위한 접지 패드를 기판의 반대쪽 면의 접지 랜드 또는 접지 볼에 연결할 수 있다(기판의 전기적 트레이스 층들 사이의 유전체를 관통하는 비아(via)가 이용될 수 있다). 또는, 기판의 회로(가령, 2203)가, 패키지와 관련되는 인터커넥트 패드(가령, 2202)를, 모듈이 활용된 장치에서의 회로에 쉽게 연결될 수 있는 곳(예를 들어, 기판의 모서리)에 노출된 패드(가령, 2204)에 연결할 수 있다.
또는, 예를 들어, 지지부는 반도체 다이일 수 있고, 또는 리드 프레임 패키지를 제외한 다른 것일 수 있는 추가적인 패키지일 수 있다. 일부 실시예에서, 지지부는 다이 또는 다이를 포함하는 패키지로서 고속 그래픽 엔진 또는 프로세서를 포함한다. 이와 유사한 고려 사항이 모듈 기판에 대해 적용될 것이다. 지지부가 다이인 경우, 다이 지지부가 그 위에 실장되는 패키지에 대하여 페이스-업(face-up) 방식(즉, 활성면이 위를 향하게)일 수 있고, 이러한 경우 다이 지지부 위의 다이 패드로의 연결(connection)이 직접 이루어질 수 있으며(다이 위의 트레이스를 보호하도록 요구되는 적합한 전기 절연체를 이용하여); 또는, 다이 지지부가 그 위에 실장되는 패키지에 대하여 페이스-다운(face-down) 방식(즉, 뒷면이 위를 향하게)일 수 있고, 이러한 경우 다이의 활성면 상의 다이 패드로부터 다이의 패키지 실장 면(뒷면) 상의 인터커넥트 자리까지 전도성 트레이스가 제공될 것이다.
또는, 예를 들어, 지지부가 인쇄 회로 기판(PCB)일 수 있다. PCB가 LGA 또는 BGA 인터커넥트를 위한 랜드 또는 볼을 가지지 않을 수 있다는 것을 제외하고, 위와 유사한 고려사항이 모듈 기판에 대해 적용될 것이다.
또는, 예를 들어, 지지부가 리드가 없는 또 다른 플랫 패키지일 수 있고, 이는 리드가 없는 적층형 패키지 조립체가, 리드가 없는 더 큰 패키지 위에 실장되고 상기 더 큰 패키지와 전기적으로 인터커넥트되는 리드가 없는 더 작은 패키지를 포함하는 경우와 유사하다. 패키지들이 동일한 크기가 아닌 경우, 더 큰 패키지의 주변부 밖으로 신호를 발송하기 위하여, 수직 인터커넥션을 위해 사용되는 전도성 페이스트를 또한 사용하여 더 큰 패키지의 표면을 따라 수평 전도체를 형성할 수 있다.
이러한 구조가 도 23에 예시로서 도시된다. 여기서, 예로서, 리드가 없는 더 작은 패키지(232)(이번 예시에서 QFN 패키지)가 리드가 없는 더 큰 패키지(230)(이번 예시에서 QFN 패키지) 위에 실장된다. 더 큰 패키지는 인터커넥트(가령, 2343)를 위하여 추가적인 지지부(도면에 도시되지 않음) 위에 실장되고 상기 추가적인 지지부와 인터커넥트될 수 있다. 이번 예시에서, 인터커넥트 패드 및 연결 트레이스가 패키지(230)의 표면 위에 제공된다. 인터커넥트 패드는 패키지 상의 전기적 인터커넥트와 일렬로 정렬되도록 위치된다((모서리-관련 패드(가령, 2352)와 코너-관련 패드(가령, 2356)). 연결 트레이스(코너 패드에서 패키지 코너 트레이스(가령, 2357) 및 모서리 패드에서 패키지 모서리 트레이스(가령, 2353))는 각자의 인터커넥트 패드로부터 더 큰 패키지 성형부의 모서리(2342)까지 그리고 상기 모서리(2342)를 넘어까지 안내하고, 성형부 측벽 아래로 적절한 하부 패키지 리드(가령, 2354, 2358)까지 안내한다. 이러한 방법으로, 리드 및 패키지 내의 다이와 상기 리드의 연결 구성에 따라, 더 작은 패키지와 더 큰 패키지의 인터커넥션이 만들어질 수 있고, 밑에 놓인 추가적인 지지부로의 패키지의 인터커넥션(개별적으로 또는 주어진 임의의 인터커넥션에서 함께)이 만들어질 수 있다.
위에 놓인 패키지는 모서리 중 하나 또는 두 개가 밑에 놓인 패키지의 모서리와 일치하도록 정렬될 수 있고; 또는, 모서리 중 하나 또는 두 개가 밑에 놓인 패키지의 하나 또는 두 개의 모서리에 대하여 약간 오프셋되도록 정렬될 수 있으며, 따라서 이러한 오프셋은 모서리에 인접한 밑에 놓인 패키지의 가장자리의 좁은 부분(가령, 약 100um 폭)을 노출시킨다. 위에 놓인 패키지가 밑에 놓인 패키지보다 길이가 짧고 폭도 좁은 경우, 도 23에서 도시된 바와 같이, 위에 놓인 더 작은 패키지는 모서리 모두가 더 큰 패키지의 정의된 경계 내에 있도록 배치될 수 있다. 위에 놓인 패키지는 하나 이상의 모서리가 밑에 놓인 패키지의 하나 이상의 모서리 위에 돌출되어 나와있도록 정렬될 수도 있고, 이는 예를 들어 위에 놓인 패키지가 밑에 놓인 패키지보다 일차원 또는 이차원에서 더 큰 경우에 요구될 수 있다. 돌출된 모서리는 밑에 놓인 패키지 아래의 하부 지지부에 연결되어야 할 리드 말단을 가질 수도 있고 가지지 않을 수도 있으며, 이러한 실시예에서, 선택 사항으로, 위에 놓인 패키지에서부터 밑에 놓인 회로까지 연결부가 직접적으로 만들어져, 밑에 놓인 패키지를 우회할 수 있다.
더 큰 패키지 성형 표면 상의 패드 및 트레이스는, 예를 들어, 도 4a, 4b, 8, 20a, 20b를 참조하여 본 명세서에서 기술되는 바와 같이, 패키지 사이 또는 다이 사이의 인터커넥트를 만드는데 이용되는 것과 유사한 절차와 물질을 이용하여 만들어질 수 있다.
전기적으로 인터커넥트된 리드가 없는 플랫 패키지 모듈이 오버성형되거나 캡슐화되어 패키지 및 인터커넥션을 보호할 수 있다.
본 발명의 구조물에서 이용되기 위하여 둘 이상의 다이가 리드가 없는 플랫 패키지에 포함될 수 있다. 실제 경우에서, 둘 이상의 다이가 리드 프레임 위에 적층 및 실장될 수 있고, 이는 특히 다이가 리드 프레임에 와이어 본딩되는 경우, 또는 아래에 자세히 기술되는 바와 같이 다이가 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크에 의해 다이 그 자체가 리드 프레임에 전기적으로 연결되는 경우이다.
전도성 폴리머 또는 전도성 잉크를 사용하여 인터커넥트된 다이를 갖는 리드가 없는 플랫 패키지
도 5는 도 1의 정면도에 도시된 바와 같이 일반적으로 본 발명에 따른 리드가 없는 플랫 패키지의 밑면의 평면도를 도면부호 50에서 일반적으로 도시한다. 명백한 바와 같이, 도 5의 패키지는 패키지의 두 반대쪽 모서리 근처에 리드를 갖는 DFN 패키지이다. 이러한 도면에서, 개별화된 리드 프레임의 특정한 특징부가 노출된다. 이번 예시에서 다이 패들(14)이 일반적으로 중앙에 위치된다. 이번 예시에서 다이 패들 타이 바(tie bar)(15)가, 리드(12)와 같이, 패키지의 밑면에 노출된다. 도면에서 도시된 바와 같이, 펀치 또는 쏘잉 개별화 동안 리드의 말단(13)이 측벽(16)과 동일 평면상에 있도록 절단되었다.
도 5의 리드가 없는 플랫 패키지를 만드는데 사용될 가능성이 있는 개별화되지 않은 리드 프레임 요소가 도 6의 평면도의 도면부호 60에서 일반적으로 도시된다. 리드 프레임 요소는 모서리 부재(68, 69)를 포함하고, 이러한 모서리 부재에 의해, 가공 동안 모든 내부 부재가 제 위치에 고정된다. 리드(62)가 모서리 부분(69)에 연결되고, 다이 패들(64)이 타이 바(65)에 의해 모서리 부분(68)에 연결된다. 다이 실장, 다이 인터커넥션, 및 캡슐화(아래에 기술된 바와 같이)에 뒤이어, 패키지는 모서리 부분(68, 69)으로부터 리드 및 다이 패들을 절단하는 개별화 자리(63, 61)를 따라 개별화된다. 이하의 논의에 대한 참조를 위하여, 다이 패들(64)은 폭(641)을 가지고; 리드(62)는 리드의 가장 안쪽 끝에서부터 개별화 자리(61)까지 측정되는 길이(621)를 가지며; 다이 패들과 리드의 안쪽 끝 사이에 갭(631)이 존재하고; 반대쪽 리드의 안쪽 끝 사이의 거리(661)가 다이 패들의 폭과 다이 패들의 양 측면 상의 갭의 폭을 더한 것과 대략 같으며; 개별화된 패키지의 전체 폭은 반대쪽 개별화 자리(61) 사이의 폭(681)이다.
본 발명에 대한 이러한 치수의 유의성이 도 7 및 8에 대해서 나타날 것이다. 도 7은 도 6의 리드 프레임 요소 위에 실장되는 둘 이상의 다이의 적층 구조 중 하나의 다이 또는 최상부 다이일 수 있는 다이(74)를 도시한다. 인터커넥터 패드(또는 인터커넥트 말단)(76)이 다이(74)의 반대쪽 모서리에 인접한 가장자리에 배열된다. 다이는 다이 위의 인터커넥트 패드(또는 인터커넥트 말단)가 일반적으로 밑에 놓인 리드와 일렬로 정렬되도록 위치된다. 도 8에 도시된 바와 같이, 다이(74)(만일 있다면, 밑에 놓인 다이와 함께)는 리드 상의 아래 부분에서 다이 패드 또는 인터커넥트 말단(76)과 접촉하는 전도성 폴리머 또는 전도성 잉크에 의해 리드 프레임 요소에 전기적으로 연결된다. 도 7 및 8에 도시된 바와 같이, 도 6에 도시된 리드 프레임 요소(60)를 사용하여 넓은 범위의 폭(741)을 갖는 다이를 실장 및 인터커넥트할 수 있다. 일반적으로, 리드의 아래 부분에 다이의 인터커넥션을 제공하기 위하여, 반대쪽 리드의 안쪽 끝 사이의 거리(661), 즉 다이 패들의 폭과 다이 패들의 양 측면 상의 갭의 폭의 합계가 패키지에서 이용되는 다이의 폭(741)보다 크지 않아야 한다. 그리고 일반적으로, 전체 패키지 폭 내에 들어맞는 다이와 인터커넥션을 만들기 위하여, 반대쪽 개별화 자리(61) 사이의 거리(681)가 다이의 폭(741)과 인터커넥션의 임의의 추가적인 치수의 합보다 커야 한다. 이해할 수 있는 바와 같이, 본 발명에 따른 전도성 폴리머 또는 전도성 잉크 인터커넥션은 전체 폭에 단지 작은 치수만큼만 증가시킨다.
적합한 인터커넥트 물질 및 인터커넥트를 형성하기 위한 공정이 적층형 패키지의 인터커넥션에 있어서 전술된 바과 같다. 위에서 언급된 바와 같이, 인터커넥트 물질은 유동적 상태로 도포된다. 따라서, 인터커넥트될 다이 측벽이 평탄화되거나 완전하게 정렬될 필요가 없다. 정렬 불량에 대한 허용 오차가, 적층 구조에서 또는 리드 프레임 위에서 또는 리드 프레임과의 관계에서 다이의 정확한 위치 설정의 요건을 없앨 수 있다.
본 명세서에서 도시된 예시에서의 다이는 "다이-다운" 방식, 즉 다이의 활성면이 리드 프레임을 향해 마주하도록 다이가 실장되는 방식으로 실장된다. 대안적으로, 패키지의 다이 또는 패키지의 다이의 적층 구조의 다이 중 하나 이상이 "다이-업" 방식으로 실장될 수 있고, 적층 구조의 하나 이상의 다이가 다이-업 또는 다이-다운 방식으로 다양하게 실장될 수 있다.
따라서, 일정 범위의 다이 폭을 갖는 특정 다이에 대한 폭 요구치를 초과하는, 반대쪽 개별화 자리 사이의 전체 거리를 제공하도록 설계된 표준화된 리드 프레임 요소가 제작될 수 있다. 즉, 도 6을 다시 참조하면, 리드 프레임 요소는, 더 넓은 다이에 대한 폭 요구치를 초과하는 반대쪽 개별화 자리(61) 사이의 전체 거리(681)를 제공하기에 충분히 길도록 리드(62)의 치수가 정해질 수 있고; 그리고, 더 좁은 다이에 대한 폭 요구치를 초과하지 않는 반대쪽 리드의 안쪽 끝 사이의 최소 거리(661)를 제공하기에 충분하도록 리드의 치수가 정해질 수 있다. 이러한 표준화된 리드 프레임은 넓은 범위의 다이 폭을 갖는 다이의 선택을 수용하기 위해 이용될 수 있다. 더 좁은 다이가 이용되는 경우, 이에 따라 개별화 자리(61)는 거리(681)를 감소시키도록; 이로써, 다이 부착 및 다이 인터커넥션 및 캡슐화가 뒤이어 감소되도록 이동될 수 있고, 패키지는 이에 상응하여 더 좁게 제작될 수 있다. 이러한 것이 도 8에 도시되어 있다. 여기서, 다이(74)는 폭(741)을 가지고, 개별화 자리(81)는 완성된 패키지가 다이 폭보다 다소 더 큰 전체 폭(801)을 갖도록 위치되어 인터커넥션(87)과 일부 공칭 허용 오차를 수용할 수 있다.
도시된 예시에서, 패키지는 DFN 패키지이다. QFN 패키지는, 네 측면 모두에 리드를 갖는 리드 프레임 구조와 네 측면 모두에 인터커넥트 패드를 갖는 다이(또는 다이의 적층 구조)를 제공하고; 대응하는 리드와 일렬로 정렬된 다이 패드를 갖는 리드 프레임 구조물 위에 다이를 실장하고; 그리고, 전도성 폴리머 또는 전도성 잉크를 사용하여 아래에 위치한 리드와 패드를 인터커넥트함으로써, 본 발명에 따라 구성될 수 있다.
이해될 수 있는 바와 같이, (다양한 폭뿐만 아니라) 다양한 길이의 다이가 이러한 표준화된 리드 프레임에 의해(리드 프레임이 DFN 형식이든 QFN 형식이든) 수용될 수 있다. 다이 패드는 일반적으로, 다이 패드가 연결되는 리드와 동일한 피치(pitch)를 가져야 한다.
위에서 도시된 예시에서, 리드 말단은, 개별화 동안 절단의 결과로서 측벽 표면과 동일 평면상에 있다. 그 밖의 다른 실시예에서, 노출된 리드 말단은 오목하게 될 수 있다. 오목한 리드 말단을 형성하기 위한 방법 및 최종 패키지가 도 9, 10a 및 10b에 예시로서 도시된다. 도 9는 노출된 리드 프레임 요소가 보이도록 밑면으로부터 본 패키지 조립체의 행의 일부를 도시하고, 이러한 리드 프레임 요소는 타이 바(95)에 의해 리드 프레임 모서리 부분(98) 및 리드(92)에 연결되는 다이 패드(94, 94')를 포함한다. 다이 실장 및 인터커넥션 및 캡슐화에 뒤이어, 패키지 조립체에 구멍을 뚫어 스루 홀(through hole)(가령, 96)을 형성한다. 리드의 원통형 기둥 부분이 제거되도록 스루 홀이 배치되고 치수가 정해진다. 그 결과, (라인(91 및 93)을 따르는 쏘잉 또는 펀칭에 의한) 개별화를 따라, 도 10a 및 10b에서 예로서 도시된 바와 같이, 리드가 최종 패키지의 측벽 표면으로부터 오목하게 될 수 있다.
도 10b를 참조하면, 도 9에서 드릴링 및 쏘잉에 의해 형성된 리드가 없는 플랫 패키지의 밑면이 도시된다. 드릴링 동작의 결과로서, 도면부호(104)에서 도시된 바와 같이, 리드(92)의 말단(그리고, 리드의 말단과 수직으로 정렬된 캡슐화의 부분)이 패키지 측벽의 표면의 좌우로 인접한 부분(106)으로부터 오목하게 되어 있다. 오목한 곳은 도 10a의 도면부호(102)에서 도시된 바와 같이 적합한 물질을 이용한 인쇄 또는 도금으로 처리되어, 이후에 도포되는 인터커넥트 물질의 점착력을 향상시킬 수 있다.
드릴링된 패키지가 도면에 도시된 예시에서, 리드(92)와 리드 프레임 모서리(98)의 교차점에 구멍(96)이 나타난다. 이는 리드 프레임 요소에 있어서 최대 리드 길이를 제공하고, 이에 따라, 패키지에서 최대 다이 폭을 수용할 수 있는 최대 패키지 치수를 제공한다. 다이 및 다이의 전기적 연결부 및 리드의 치수가 허용되는 경우, 구멍(96)의 행을 다이 패들(94)에 더 가깝게 그리고 개별화 자리(91)를 다이 패들(94)에 더 가깝게 위치시킴으로써, 오목한 리드 말단을 갖는 더 좁은 패키지가 제작될 수 있다.
도 4a와 관련해 위에서 기술된 방식으로 분배함으로써 인터커넥트 물질이 오목한 리드 말단에 도포될 수 있다. 대안적으로, 인터커넥트 물질은 패키지 측벽 위에 발릴 수 있고, 그 후 닥터 블레이드(doctor blade)로 처리되어 오목한 부분에 인접한 패키지 측벽의 부분으로부터 인터커넥트 물질을 제거하여 오목한 곳에 증착 물질을 남길 수 있다.
프로그래밍 가능한 리드가 없는 플랫 패키지
선택 사항으로서, 본 발명에 따른 패키지는 프로그래밍 가능하거나 개인화(personalize)가 가능할 수 있다. 다이에 하나 이상의 "프로그램 패드"가 제공될 수 있다. 프로그래밍-가능 패키지는, 반도체 다이 또는 패키지의 다이의 적층 구조 위의 하나 이상의 프로그래밍 패드가 둘 이상의 외부 패키지 연결부에 먼저 전기적으로 연결되도록 구성될 수 있다. 즉, 프로그래밍 기능 옵션에서 할당되어야 할 각각의 다이 패드에 대하여, 다수의 리드를 갖는 리드 프레임이 제공된다. 예를 들어, 특정 다이 패드를 두 개의 외부 회로 연결부 중 하나에 연결하는 옵션을 갖기를 원하는 경우, 두 개의 프로그램 리드가 리드 프레임에 제공되고, 패키지 제작 중 인터커넥션 스테이지 동안, 다이 패드는 두 리드 모두에 연결되는 인터커넥션 자리에 전기적으로 연결된다. 패키지가 완성된 이후, 프로그램 리드 중 하나 또는 둘 모두가 연결 자리(connection site)로부터 선택적으로 절단되고(또는 둘 중 어느 것도 절단되지 않음), 그 결과로, 프로그램 패드는 프로그램 리드 중 오직 하나에만 연결되거나(하나가 절단됨) 프로그램 리드 중 어느 것과도 연결되지 않으며(모두 절단됨); 또는, 둘 모두의 프로그램 리드에 연결된다(프로그램 리드 중 어느 것도 절단되지 않음). 선택 사항으로서, 절단 절차는 패키지를 그 밖의 다른 패키지와 적층시키기 바로 전에 수행될 수 있고 또는 패키지를 기판에 부착시키기 바로 전에 수행될 수 있다. 선택 사항으로서, 프로그래밍 기능은, 위와 유사하게, 둘 이상의 프로그램 리드(예를 들어, 세 개의 프로그램 리드, 또는 네 개의 프로그램 리드, 또는 다이/다이의 적층 구조 상의 프로그램 패드에 연결되는 임의의 개수(n)의 리드)를 이용함으로써 세 개, 네 개, 또는 n 개의 프로그램 선택이 가능하도록 할 수 있다.
프로그래밍 기능 옵션은 적층 구조에서 하나의 패키지 층이 전기적 시스템에 독특하게 반응하도록 하는 서로 다른 다양한 방식으로 이용될 수 있고, 전기적 시스템에 있어서 상기 하나의 패키지 층은 적층의 결과물의 일부가 된다. 예를 들어, 여덟 개의 층(각각의 층은 독특한 식별자를 가짐)을 적층할 수 있는 능력을 원했던 경우, 제시되어 있는 세 개의 프로그램 패드를 가질 수 있는데, 이들 프로그램 패드 각각은 시스템에서 양(+)의 전원 또는 음(-)의 전원에 연결될 수 있다. 따라서, 세 개의 전기적 패드가 있는 경우, 구현될 수 있는, 세 개 패드에 대한 여덟 개의 가능한 독특한 조합이 존재한다. 먼저 각각의 패드를 리드 프레임 중 두 개 리드에 연결하고 이로써 패키지의 두 개의 외부 연결부에 연결함으로써, 세 개 패드 각각이 먼저 양의 전원 또는 음의 전원에 연결될 수 있다.
절단 공정(Severing)은 적층 구조로 조립하기 직전에 예를 들어 레이저와 같은 절단 도구를 사용하여 수행되어, 다이 또는 적층 구조 연결 패드와, 두 개의 리드 프레임 리드 중 한 리드와의 사이의 전기적 연결을 절단 또는 개방할 수 있고, 따라서 최종 조립체에서 상기 리드는 이용 가능한 두 신호 중 오직 하나에 연결된다.
프로그래밍 기능 특징부를 구현할 수 있는 여러 방법 중 하나가 도 11a, 11b, 11c 및 12-17에 예로서 도시된다. 도 11a, 11b, 11c를 참조하면, 신호 리드는 내측부(1124)와 외측부(1122)를 가진다. 외측부는 리드 프레임 구조(1160)의 모서리 부분(1169)에 연결된다. 일부 리드 프레임 물질이, 예를 들어, 부분적 에칭에 의해 외측부(1122)의 하측면으로부터 제거된다. 이번 예시에는 두 개의 프로그램 리드가 존재한다. 프로그램 리드는 외측부(1136, 1137)와 내측부(1132, 1133)를 가진다. 프로그램 리드의 내측부가 브릿지 부분(1131)에 의해 결합된다. 일부 리드 프레임 물질이, 예를 들어, 부분적 에칭에 의해 내측부(1132, 1133)의 하측면으로부터 그리고 브릿지 부분(1131)으로부터 제거된다. 리드의 내측부의 하측면으로부터 물질 제거의 결과로서, 신호 리드의 내측부 캡슐화 또는 성형에 따라, 프로그램 리드의 내측부 및 브릿지 부분은 패키지 몸체의 하측 표면에서 노출되지 않는다. 프로그램 리드는 프로그램 리드의 절단 가능 구역을 구성하는 부분(1134, 1135)을 추가로 가진다. 일부 리드 프레임 물질이, 예를 들어 부분적 에칭에 의해, 절단 가능 부분(1134, 1135)에서 상측면으로부터(즉, 다이 부착면으로부터) 제거된다. 상측면으로부터 물질 제거의 결과로서, 절단 가능 부분에서 리드는 더 얇아지고, 캡슐화 또는 성형에 뒤이어, 절단 가능 부분이 패키지 몸체의 하측 표면에서 노출된다.
도 12는 도 11a의 리드 프레임 요소 위에 실장되는 단일 다이 또는 둘 이상의 다이의 적층 구조 중 최상부 다이일 수 있는 다이(1274)를 보여준다. 인터커넥트 신호 패드(또는 인터커넥트 말단)(1276) 및 인터커넥트 프로그램 패드(1278)가 다이(1274)의 반대쪽 모서리에 인접한 가장자리에 배열된다. 다이는 다이 위의 인터커넥트 신호 패드(또는 인터커넥트 말단)가 밑에 놓인 신호 리드와 일반적으로 일렬로 정렬되도록, 그리고 인터커넥트 프로그램 패드가 프로그램 리드(1137)의 내측부(1133)와 일반적으로 일렬로 정렬되도록 위치된다.
도 13에 도시된 바와 같이, 다이(1274)(만일 있다면, 밑에 놓인 다이와 함께)는, (가령, 도면부호 1376에서 예로서 나타나는 바와 같이) 신호 리드 상의 아래에 위치한 자리에서 신호 패드와 접촉하고, 그리고 (도면부호 1378에서 나타나는 바와 같이) 프로그램 리드 상의 아래에 위치한 자리에서 프로그램 패드와 접촉하는 전도성 폴리머 또는 전도성 잉크 인터커넥트 물질에 의해 리드 프레임 요소에 전기적으로 연결된다. 공정 중 이러한 지점에서, 프로그램 패드가 프로그램 리드 모두에 전기적으로 연결된다.
리드 프레임 요소(1160)는, 유사한 조립의 스테이지를 보여주는 도 12 및 13과 도 14 및 15의 비교에 의해 나타나는 바와 같이, 넓은 범위의 폭을 갖는 다이를 실장 및 인터커넥트하는데 이용될 수 있고; 다이(1274)는 폭(1261)을 갖는 더 넓은 다이이며; 다이(1474)는 폭(1461)을 갖는 더 좁은 다이이다. 도 14를 참조하면, 도 14의 신호 패드(1476)와 프로그램 패드(1478)는 이와 대응하는 밑에 놓인 리드와 일반적으로 일렬로 정렬된다. 도 15에 도시된 바와 같이, 다이(1474)(만일 있다면, 밑에 놓인 다이와 함께)는, (가령 도면부호 1576에서 나타나는 바와 같이) 신호 리드 상의 밑에 놓인 자리에서 신호 패드와 접촉하고 그리고 (도면부호 1578에서 나타나는 바와 같이) 프로그램 리드 상의 밑에 놓인 자리에서 프로그램 패드와 접촉하는 전도성 폴리머 또는 전도성 잉크 인터커넥트 물질에 의해 리드 프레임 요소에 일반적으로 연결되며, 더 넓은 다이를 갖는 조립체에서와 같이, 공정의 이러한 지점에서, 프로그램 패드(1478)가 모든 프로그램 리드에 전기적으로 연결된다.
조립체는 캡슐화되거나 성형되고, 그 후 개별화 자리(1161, 1163)를 따르는 쏘잉 또는 펀칭에 의해 패키지가 개별화된다. 도 16은 최종적인 프로그래밍 가능한 리드가 없는 플랫 패키지의 밑면을 도면부호(1600)에서 일반적으로 도시한다. 패키지 몸체의 밑면에 노출된 부분은 다이 패들(1135)과; 신호 리드의 외측부(1122)와; 프로그램 리드의 외측부(1636, 1637) 및 절단 가능 부분(1134, 1135)이다. 개별화된 다이의 측벽에 노출된 부분은 신호 리드의 리드 말단(1613)과 프로그램 리드의 리드 말단(1636, 1637)이다. 이러한 예시에서 리드 말단은 패키지 측벽의 인접 부분(1616)과 동일 평면상에 있다.
도 17은 도면부호(1789)에서 나타나는 바와 같이 프로그램 리드(1137)를 절단함으로써 프로그래밍되는, 도 16과 같은 패키지(1700)를 일반적으로 도시한다. 결과적으로, 패키지 내의 다이(또는 다이 적층 구조) 위의 프로그램 패드는 리드 말단(1636)에서 또는 프로그램 리드(1136)의 외측부에 의해 주소화(addressable)가 가능하나; 다이(또는 다이의 적층 구조)는 리드 말단(1637)에서 또는 프로그램 리드(1137)의 외측부에 의해서는 주소화가 가능하지 않다. 더욱 상세히 말하면, 프로그램 패드(1278)(또는 1478)와 프로그램 리드 말단(1636) 사이의 전기적 연속성은, 브릿지 부분(1131), 프로그램 리드 내측부(1132), (절단되지 않은) 부분(1134), 및 프로그램 리드 외측부(1136)를 통해, 프로그램 리드 부분(1133)으로의 인터커넥트(1378)(또는 1578)에 의해 만들어진다.
도 16에서와 같은 프로그래밍-가능 패키지는 프로그램 리드(1136)를 절단함으로써 대안적으로 프로그래밍되었을 수도 있다. 그 결과, 패키지 내의 다이(또는 다이 적층 구조) 위의 프로그램 리드는 리드 말단(1637)에서 또는 프로그램 리드(1137)의 외측부에 의해 주소화가 가능했을 것이지만, 리드 말단(1636)에서 또는 프로그램 리드(1136)의 외측부에 의해서는 가능하지 않았을 것이다. 또는, 도 16에서와 같은 프로그래밍-가능 패키지가 프로그램 리드(1136)와 프로그램 리드(1137) 모두를 절단함으로써 대안적으로 프로그래밍되었을 수도 있다. 그 결과, 패키지 내의 다이(또는 다이 적층 구조) 위의 프로그램 리드는 리드 말단(1636) 또는 리드 말단(1637)에 의해 주소화가 가능하지 않았을 수 있고, 최종적 연결은 유동적일 것이다. 부동적 구성(floating configuration)은 프로그램 다이 패드가 세 가지 가능한 상태(낮음, 높음, 및 개방 또는 부동)를 인지하도록 다이 또는 다이 적층 구조가 설계된 경우에 매우 유용할 수 있다. 하나 이상의 다이 또는 다이 적층 구조 핀을 위한 다수의 패키지 핀에 있어서 그 밖의 다른 여러 대안적 실시예가 존재한다. 예를 들어, 비록 전술된 예시가 하나의 다이 패드에 대해 두 개의 리드 프레임 리드가 존재하고 또 다른 다이 패드가 또한 리드 프레임 리드 중 하나를 이용하는 경우를 도시하였지만, 그 밖의 다른 실시예들은, 동일한 리드 프레임 리드를 공유하거나 사용하는 그 밖의 다른 임의의 다이 패드가 존재할 때 또는 이러한 다이 패드 없이 외부 패키지 연결에 대한 선택으로서, 하나의 다이 패드가 자신과 관련되는 둘, 셋, 넷, 또는 임의의 개수(n)의 프로그램 리드를 가질 수 있는 것으로 의도된다. 이와 유사하게, 도 11a에 도시된 바와 같이 결합된 리드 또는 일시적으로 브릿지가 놓인 리드가 다이의 코너에 배치될 필요는 없으나, 다이의 모서리를 따라 있는 임의의 장소에 배치되어 다이 또는 다이 적층 구조의 임의의 장소에 위치된 임의의 다이 패드 또는 다수의 다이 패드를 위한 프로그래밍 기능 옵션을 제공할 수 있다.
인터커넥션에 뒤이어, 패키지(또는, 패키지의 행 또는 배열)가 캡슐화되거나 성형되고, 그 후 패키지가 개별화된다.
도 16은 최종적인 프로그래밍-가능 패키지(1600)의 밑면을 도시한다. 이러한 예시의 패키지의 밑면에서, 다이 패들(1164) 및 신호 리드의 외측부(1122)의 밑면이 노출되어 있고; 이에 더하여, 프로그램 리드의 외측부(1136, 1137)의 밑면과 프로그램 리드의 절단 가능 부분(1134, 1135)의 밑면이 노출되어 있다. 이해될 수 있는 바와 같이, 모든 리드 말단(1613)이 패키지 측벽(1616)에 노출된다. 프로그래밍은, 예를 들어 레이저를 사용하여 밑면으로부터 적당한 절단 가능 부분(1134 또는 1135)을 통한 절단에 의해 프로그램 리드 중 하나 또는 모두를 절단하거나 프로그램 리드 중 어느 것도 절단하지 않음으로써 수행된다. 도 17은 도면부호(1789)에서 볼 수 있는 바와 같이 리드(1182)의 절단 가능 부분을 통한 절단에 의해 이번 예시에서 프로그래밍되었던 패키지를 도시한다. 그 결과, 패키지 내의 프로그램 다이 패드(도 14에서 1478; 도 12에서 1278)가 리드(1137)에 의해 액세스될 수 있으나, 리드(1136)를 통해서는 액세스될 수 없다. 이러한 예시에서, 프로그램 다이 패드에 대한 두 가지 선택권이 있다. 대안적으로, 그 밖의 다른 실시예에서, 셋, 넷, 또는 원하는 임의의 개수(n)의 선택권이 있을 수 있다. 위에서 설명된 바와 같이, 프로그램 다이 패드는 이용 가능한 모든 선택권에 먼저 전기적으로 연결될 수 있고, 나중에 제작 공정에서 레이저 또는 그 밖의 다른 도구를 사용하여, 적층 구조에서 다함께 연결되어야 할 층들 각각의 위에 있는 더 많은 다이 패드 중 하나에 독특한 연결부 세트 또는 전기 신호 세트를 제공하는 적당한 패턴으로, 연결부 중 하나 이상을 선택적으로 절단할 수 있다.
프로그래밍 과정은 모듈에서 패키지를 그 밖의 다른 패키지와 적층하기 전에 수행될 수 있고; 선택 사항으로서, 프로그래밍 전에 패키지가 테스트될 수 있으며, 프로그래밍 결정은 테스트의 결과를 기반으로 이루어질 수 있다.
본 발명에 따라 구성된 적층형 패키지 유닛 또는 조립체는 사용을 위해 장치의 회로와 전기적으로 인터커넥트될 수 있다. 예를 들어, 적층형 패키지 유닛은, 또 다른 패키지 위에 또는 더 큰 다이의 활성면 위에 실장될 수 있고, 기판 위의 인터커넥트 자리 또는 다이 위의 패드를 갖는 유닛의 리드 말단 모두 또는 유닛의 리드 말단 중 선택된 리드 말단의 연결부에 의해 전기적으로 인터커넥트될 수 있다. 또는, 예를 들어, 패키지 적층 구조 조립체가 기판 위에 실장될 수 있고, 기판에서 리드를 갖는 유닛의 인터커넥트 말단 중 모두 또는 선택된 리드 말단의 연결부에 의해 전기적으로 연결될 수 있다.
본 발명의 패키지에서 이용된 재료는 비싸지 않을 수 있다. 리드가 없는 플랫 패키지, 패키지 조립체, 및 적층형 패키지 모듈은, 예를 들어, 특히, 더 큰 다이를 패키징하기 위한 기판 위의 패키지와 비교할 때 비싸지 않을 수 있다. 표준화된 리드 프레임 요소(행 또는 배열)는 일정 범위의 폭을 갖는 다이를 실장하는데 이용될 수 있다. 리드가 없는 플랫 패키지는 최소한으로 얇게 제작될 수 있고, 패키지에서 가장 큰 다이보다 오직 증분적으로 더 큰 설치면적을 가질 수 있다.
리드가 없는 플랫 패키지는 매우 강하고 신뢰할 수 있다. 시작 물질이 복합잡하지 신뢰할 수 있으며, 리드 프레임, 다이, 및 캡슐제의 열적 특성이 잘 조화될 수 있다.
그 밖의 다른 실시예들은 청구항 내에 있다. 예를 들어, 인터커넥트 물질은, 전기적으로 전도성인 소결된 잉크를 대안적으로 포함할 수 있고, 소결성 형태로 트레이스로서 도포될 수 있으며, 그 이후에 트레이스를 소결시키도록 처리될 수 있다. 또는, 예를 들어, 인터커넥트 물질은, 원하는 트레이스의 패턴으로 인쇄되거나 증착된 무전해 도금 촉매 위에 도금함으로써 패턴화된 금속 또는 금속 배선을 포함할 수 있다.

Claims (34)

  1. 리드가 없는 플랫 패키지에 있어서,
    복수의 리드를 포함하는 리드 프레임,
    상기 리드 프레임 위에 실장되고, 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크에 의해 상기 리드 중 일부 또는 전부에 전기적으로 연결되는 하나 이상의 다이
    를 포함하는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  2. 제 1 항에 있어서,
    상기 리드 프레임 위에 실장되는 복수의 다이를 포함하는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  3. 제 1 항에 있어서,
    상기 하나 이상의 다이가 다이-다운(die-down) 방식으로 실장되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  4. 제 1 항에 있어서,
    상기 하나 이상의 다이가 다이-업(die-up) 방식으로 실장되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  5. 제 2 항에 있어서,
    적층 구조에서 하나 이상의 다이가 다이-업 방식으로 배향되고, 적층 구조에서 하나 이상의 다이가 다이-다운 방식으로 배향되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  6. 제 2 항에 있어서,
    적층 구조의 모든 다이가 동일한 치수를 가지는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  7. 제 2 항에 있어서,
    적층 구조에서 하나 이상의 다이가 적층 구조의 그 밖의 다른 하나 이상의 다이와 서로 다르게 치수가 정해지는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  8. 제 2 항에 있어서,
    하나 이상의 인터커넥트 모서리(edge)를 따라 있는 가장자리, 또는 하나 이상의 인터커넥트 모서리에 인접한 가장자리에, 다이 패드가 하나 이상의 행으로 배열되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  9. 제 8 항에 있어서,
    적층 구조에서 제 1 다이의 인터커넥트 모서리가 적층 구조의 제 2 다이의 인터커넥트 모서리 위에 놓이는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  10. 제 8 항에 있어서,
    적층 구조에서 제 1 다이의 인터커넥트 모서리가 적층 구조의 제 2 다이의 인터커넥트 모서리와의 관계에서 오프셋(offset)되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  11. 제 1 항에 있어서,
    인터커넥트 물질에, 전기적으로 전도성인 폴리머가 포함되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  12. 제 1 항에 있어서,
    인터커넥트 물질에, 입자 형태로 전도성 물질이 충진된 폴리머가 포함되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  13. 제 1 항에 있어서,
    인터커넥트 물질에, 금속이 충진된 에폭시(metal filled epoxy), 금속이 충진된 열경화성 폴리머(metal filled thermosetting polymer), 금속이 충진된 열가소성 폴리머(metal filled thermoplastic polymer), 전기적으로 전도성인 잉크 중에서 선택된 물질이 포함되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  14. 제 1 항에 있어서,
    인터커넥트 물질에 경화성(curable) 물질이 포함되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  15. 제 1 항에 있어서,
    인터커넥트 물질에 전기적으로 전도성인 소결된(sintered) 잉크가 포함되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  16. 제 1 항에 있어서,
    인터커넥트 물질에, 인쇄된 무전해 도금 촉매(electroless plating catalyst) 위에 도금된 금속 배선(metallization)이 포함되는 것을 특징으로 하는, 리드가 없는 플랫 패키지.
  17. 리드가 없는 적층형 플랫 패키지의 조립체에 있어서, 상기 패키지는, 패키지의 하나 이상의 측벽에 노출된 리드 말단을 가지고, 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 인터커넥트되는 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  18. 제 17 항에 있어서,
    하나 이상의 상기 패키지는, 와이어 본딩된 하나 이상의 다이를 포함하는 리드가 없는 플랫 패키지인 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  19. 제 17 항에 있어서,
    하나 이상의 상기 패키지는 하나 이상의 플립칩 다이를 포함하는 리드가 없는 플랫 패키지인 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  20. 제 17 항에 있어서,
    하나 이상의 상기 패키지는, 리드 프레임 위에 실장되고 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 리드에 전기적으로 연결되는 하나 이상의 다이를 갖는 리드가 없는 플랫 패키지인 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  21. 제 17 항에 있어서,
    리드의 말단 표면이 측벽의 일부분 또는 전부와 일반적으로 동일 평면상에 있는 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  22. 제 17 항에 있어서,
    리드의 말단 표면이 측벽의 일부 또는 전부의 평면에 대하여 오목하게 되는 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  23. 제 17 항에 있어서,
    하나 이상의 상기 패키지는 하나 이상의 다이 적층 구조를 포함하는 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  24. 제 17 항에 있어서,
    적층 구조에서의 패키지들이 모두 동일 유형의 패키지인 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  25. 제 17 항에 있어서,
    하나 이상의 상기 패키지는 그 밖의 다른 하나 이상의 패키지와 서로 다른 유형인 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  26. 제 17 항에 있어서,
    적층 구조의 패키지들이 동일한 치수를 가지는 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  27. 제 17 항에 있어서,
    적층 구조에서 하나 이상의 패키지가 적층 구조의 그 밖의 다른 하나 이상의 패키지와 서로 다르게 치수가 정해지는 것을 특징으로 하는, 리드가 없는 적층형 플랫 패키지의 조립체.
  28. 리드가 없는 플랫 패키지를 포함하는 패키지 모듈에 있어서, 상기 패키지는, 패키지의 하나 이상의 측벽에 노출된 리드 말단을 가지고, 밑에 놓인 지지부의 회로에 전기적으로 연결되는 것을 특징으로 하는, 리드가 없는 플랫 패키지를 포함하는 패키지 모듈.
  29. 제 28 항에 있어서,
    패키지의 하나 이상의 측벽에 노출된 리드 말단을 가지고, 전기적으로 전도성인 폴리머 또는 전기적으로 전도성인 잉크를 사용하여 인터커넥트되는, 리드가 없는 복수의 적층형 플랫 패키지를 포함하는 것을 특징으로 하는, 리드가 없는 플랫 패키지를 포함하는 패키지 모듈.
  30. 제 28 항에 있어서,
    상기 밑에 놓인 지지부는 패키지 기판을 포함하는 것을 특징으로 하는, 리드가 없는 플랫 패키지를 포함하는 패키지 모듈.
  31. 제 28 항에 있어서,
    상기 밑에 놓인 지지부는 인쇄 회로 기판을 포함하는 것을 특징으로 하는, 리드가 없는 플랫 패키지를 포함하는 패키지 모듈.
  32. 제 28 항에 있어서,
    상기 밑에 놓인 지지부는 모듈 리드 프레임을 포함하는 것을 특징으로 하는, 리드가 없는 플랫 패키지를 포함하는 패키지 모듈.
  33. 제 29 항에 있어서,
    적층 구조의 패키지들이 동일한 치수를 가지는 것을 특징으로 하는, 리드가 없는 플랫 패키지를 포함하는 패키지 모듈.
  34. 제 29 항에 있어서,
    적층 구조에서 하나 이상의 패키지가 적층 구조의 그 밖의 다른 하나 이상의 패키지와 서로 다르게 치수가 정해지는 것을 특징으로 하는, 리드가 없는 플랫 패키지를 포함하는 패키지 모듈.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024005375A1 (ko) * 2022-06-28 2024-01-04 (주)엠아이디 우주용 메모리 부품의 적층 패키징 방법 및 이를 통해 제조된 우주용 메모리 부품 패키지

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7618848B2 (en) * 2006-08-09 2009-11-17 Stats Chippac Ltd. Integrated circuit package system with supported stacked die
US7843046B2 (en) * 2008-02-19 2010-11-30 Vertical Circuits, Inc. Flat leadless packages and stacked leadless package assemblies
US8829677B2 (en) 2010-10-14 2014-09-09 Invensas Corporation Semiconductor die having fine pitch electrical interconnects
JP5700927B2 (ja) * 2008-11-28 2015-04-15 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
US20120074559A1 (en) * 2010-09-24 2012-03-29 International Business Machines Corporation Integrated circuit package using through substrate vias to ground lid
US8587088B2 (en) 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
EP2726294B1 (en) 2011-06-29 2018-10-17 Hewlett-Packard Development Company, L.P. Piezoelectric inkjet die stack
TWI483355B (zh) * 2011-10-25 2015-05-01 Nat Chip Implementation Ct Nat Applied Res Lab 模組化積體電路之製造方法
US9196588B2 (en) * 2011-11-04 2015-11-24 Invensas Corporation EMI shield
US9190390B2 (en) 2012-08-22 2015-11-17 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9064977B2 (en) 2012-08-22 2015-06-23 Freescale Semiconductor Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9093457B2 (en) 2012-08-22 2015-07-28 Freescale Semiconductor Inc. Stacked microelectronic packages having patterned sidewall conductors and methods for the fabrication thereof
US9425139B2 (en) * 2012-09-12 2016-08-23 Marvell World Trade Ltd. Dual row quad flat no-lead semiconductor package
US9331007B2 (en) 2012-10-16 2016-05-03 Stats Chippac, Ltd. Semiconductor device and method of forming conductive ink layer as interconnect structure between semiconductor packages
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
US9299670B2 (en) 2013-03-14 2016-03-29 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9524950B2 (en) 2013-05-31 2016-12-20 Freescale Semiconductor, Inc. Stacked microelectronic packages having sidewall conductors and methods for the fabrication thereof
US9036363B2 (en) 2013-09-30 2015-05-19 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with parallel conductors and intra-conductor isolator structures and methods of their fabrication
US9025340B2 (en) 2013-09-30 2015-05-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with in-trench package surface conductors and methods of their fabrication
US9263420B2 (en) * 2013-12-05 2016-02-16 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and methods of their fabrication
US9305911B2 (en) 2013-12-05 2016-04-05 Freescale Semiconductor, Inc. Devices and stacked microelectronic packages with package surface conductors and adjacent trenches and methods of their fabrication
US9257419B2 (en) * 2014-03-17 2016-02-09 Freescale Semiconductor Inc. Leadframe-based system-in-packages having sidewall-mounted surface mount devices and methods for the production thereof
US10388607B2 (en) 2014-12-17 2019-08-20 Nxp Usa, Inc. Microelectronic devices with multi-layer package surface conductors and methods of their fabrication
US20160276185A1 (en) * 2015-03-17 2016-09-22 Texas Instruments Incorporated Method and apparatus for making integrated circuit packages
US20170309549A1 (en) * 2016-04-21 2017-10-26 Texas Instruments Incorporated Sintered Metal Flip Chip Joints
US10426030B2 (en) 2017-04-21 2019-09-24 International Business Machines Corporation Trace/via hybrid structure multichip carrier
US10741466B2 (en) * 2017-11-17 2020-08-11 Infineon Technologies Ag Formation of conductive connection tracks in package mold body using electroless plating
US11133281B2 (en) 2019-04-04 2021-09-28 Infineon Technologies Ag Chip to chip interconnect in encapsulant of molded semiconductor package
CN112018052A (zh) 2019-05-31 2020-12-01 英飞凌科技奥地利有限公司 具有可激光活化模制化合物的半导体封装
US10902867B1 (en) * 2020-01-03 2021-01-26 International Business Machines Corporation Interconnect die for multichannel tape head assembly
US11587800B2 (en) 2020-05-22 2023-02-21 Infineon Technologies Ag Semiconductor package with lead tip inspection feature
US11557565B2 (en) 2020-10-06 2023-01-17 Nxp Usa, Inc. Semiconductor device assembly and method therefor
US11502054B2 (en) 2020-11-11 2022-11-15 Nxp Usa, Inc. Semiconductor device assembly and method therefor
TWI763337B (zh) * 2021-02-26 2022-05-01 瑞昱半導體股份有限公司 封裝載板及應用其的晶片封裝結構

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6178132A (ja) * 1984-09-25 1986-04-21 Toshiba Corp 集積回路装置
US4996583A (en) * 1989-02-15 1991-02-26 Matsushita Electric Industrial Co., Ltd. Stack type semiconductor package
US5172303A (en) * 1990-11-23 1992-12-15 Motorola, Inc. Electronic component assembly
US5111278A (en) * 1991-03-27 1992-05-05 Eichelberger Charles W Three-dimensional multichip module systems
US5135556A (en) * 1991-04-08 1992-08-04 Grumman Aerospace Corporation Method for making fused high density multi-layer integrated circuit module
US5128831A (en) * 1991-10-31 1992-07-07 Micron Technology, Inc. High-density electronic package comprising stacked sub-modules which are electrically interconnected by solder-filled vias
US5434745A (en) * 1994-07-26 1995-07-18 White Microelectronics Div. Of Bowmar Instrument Corp. Stacked silicon die carrier assembly
US5879965A (en) * 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
JP2000031376A (ja) * 1998-07-07 2000-01-28 Matsushita Electric Ind Co Ltd 半導体集積回路パッケージ
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6323060B1 (en) * 1999-05-05 2001-11-27 Dense-Pac Microsystems, Inc. Stackable flex circuit IC package and method of making same
US6459148B1 (en) * 2000-11-13 2002-10-01 Walsin Advanced Electronics Ltd QFN semiconductor package
US6337510B1 (en) * 2000-11-17 2002-01-08 Walsin Advanced Electronics Ltd Stackable QFN semiconductor package
JP2004063569A (ja) * 2002-07-25 2004-02-26 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
US6855572B2 (en) * 2002-08-28 2005-02-15 Micron Technology, Inc. Castellation wafer level packaging of integrated circuit chips
JP2004303884A (ja) * 2003-03-31 2004-10-28 Seiko Epson Corp 三次元実装モジュールの製造方法とその方法で得られる三次元実装モジュール
US7064010B2 (en) * 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
US7245021B2 (en) * 2004-04-13 2007-07-17 Vertical Circuits, Inc. Micropede stacked die component assembly
JP4635209B2 (ja) * 2005-04-26 2011-02-23 国立大学法人九州工業大学 半導体パッケージの製造方法
JP5025921B2 (ja) * 2005-06-28 2012-09-12 ラピスセミコンダクタ株式会社 半導体装置
JP4827808B2 (ja) * 2007-08-15 2011-11-30 パナソニック株式会社 半導体デバイス
US7843046B2 (en) * 2008-02-19 2010-11-30 Vertical Circuits, Inc. Flat leadless packages and stacked leadless package assemblies

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024005375A1 (ko) * 2022-06-28 2024-01-04 (주)엠아이디 우주용 메모리 부품의 적층 패키징 방법 및 이를 통해 제조된 우주용 메모리 부품 패키지

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