JP2000031376A - 半導体集積回路パッケージ - Google Patents
半導体集積回路パッケージInfo
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- H01—ELECTRIC ELEMENTS
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 少ない実装面積に多数の半導体集積回路パッ
ケージを実装することを可能にする、半導体集積回路パ
ッケージを提供する。 【解決手段】 半導体集積回路パッケージ１の表面１ａ
には複数の端子２が設けられており、表面１ａに対向す
る表面１ｂには複数の端子３が設けられている。複数の
端子２および複数の端子３は、半導体集積回路パッケー
ジ１の内部に封止されている半導体集積回路チップ２１
に電気的に接続されている。
ケージを実装することを可能にする、半導体集積回路パ
ッケージを提供する。 【解決手段】 半導体集積回路パッケージ１の表面１ａ
には複数の端子２が設けられており、表面１ａに対向す
る表面１ｂには複数の端子３が設けられている。複数の
端子２および複数の端子３は、半導体集積回路パッケー
ジ１の内部に封止されている半導体集積回路チップ２１
に電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路を
封止する半導体集積回路パッケージに関する。
封止する半導体集積回路パッケージに関する。
【０００２】
【従来の技術】近年のＣＰＵの高速化に伴い、ＬＳＩ間
でデータを高速に転送することが要求されている。この
要求に対応したインターフェースの１つにＲＡＭＢＵＳ
インタフェースがある。このインタフェースは、プリン
ト基板上に特殊なバスを形成することにより、データを
高速に転送することを実現する。このバスの最大の特徴
は、スキューを抑制するために、バス長を制限し、か
つ、等長としている点にある。
でデータを高速に転送することが要求されている。この
要求に対応したインターフェースの１つにＲＡＭＢＵＳ
インタフェースがある。このインタフェースは、プリン
ト基板上に特殊なバスを形成することにより、データを
高速に転送することを実現する。このバスの最大の特徴
は、スキューを抑制するために、バス長を制限し、か
つ、等長としている点にある。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
ＲＡＭＢＵＳインタフェースでは、バスの長さが制限さ
れているために、半導体集積回路パッケージの実装面積
も制限されるという問題が生じる。
ＲＡＭＢＵＳインタフェースでは、バスの長さが制限さ
れているために、半導体集積回路パッケージの実装面積
も制限されるという問題が生じる。
【０００４】本発明は、上記問題に鑑みてなされたもの
であり、少ない実装面積に多数の半導体集積回路パッケ
ージを実装することを可能にする、半導体集積回路パッ
ケージを提供することを目的とする。
であり、少ない実装面積に多数の半導体集積回路パッケ
ージを実装することを可能にする、半導体集積回路パッ
ケージを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
パッケージは、半導体集積回路を封止した半導体集積回
路パッケージであって、前記半導体集積回路パッケージ
は、第１の表面と前記第１の表面に対向する第２の表面
とを有しており、前記第１の表面には複数の第１の端子
が設けられており、前記第２の表面には複数の第２の端
子が設けられており、前記複数の第１の端子および前記
複数の第２の端子は、前記半導体集積回路に電気的に接
続されており、これにより、上記目的が達成される。
パッケージは、半導体集積回路を封止した半導体集積回
路パッケージであって、前記半導体集積回路パッケージ
は、第１の表面と前記第１の表面に対向する第２の表面
とを有しており、前記第１の表面には複数の第１の端子
が設けられており、前記第２の表面には複数の第２の端
子が設けられており、前記複数の第１の端子および前記
複数の第２の端子は、前記半導体集積回路に電気的に接
続されており、これにより、上記目的が達成される。
【０００６】前記半導体集積回路パッケージは、第１の
基板と、前記第１の基板の上に形成された第２の基板と
を備え、前記半導体集積回路は、前記第１の基板の上に
配置されており、前記複数の第１の端子は、前記第１の
基板の表面に設けられており、前記複数の第２の端子
は、前記第２の基板の表面に設けられていてもよい。
基板と、前記第１の基板の上に形成された第２の基板と
を備え、前記半導体集積回路は、前記第１の基板の上に
配置されており、前記複数の第１の端子は、前記第１の
基板の表面に設けられており、前記複数の第２の端子
は、前記第２の基板の表面に設けられていてもよい。
【０００７】前記第１の端子と前記第２の端子とは、前
記第１の基板および前記第２の基板を貫通する接続部に
よって電気的に接続されていてもよい。
記第１の基板および前記第２の基板を貫通する接続部に
よって電気的に接続されていてもよい。
【０００８】前記第１基板には、配線が形成されてお
り、前記複数の第１の端子および前記複数の第２の端子
は、前記配線を介して前記半導体集積回路に電気的に接
続されていてもよい。
り、前記複数の第１の端子および前記複数の第２の端子
は、前記配線を介して前記半導体集積回路に電気的に接
続されていてもよい。
【０００９】前記複数の第１の端子が設けられている表
面に対向する前記第１の基板の表面には複数の第３の端
子が設けられており、前記複数の第３の端子は、前記半
導体集積回路に電気的に接続されていてもよい。
面に対向する前記第１の基板の表面には複数の第３の端
子が設けられており、前記複数の第３の端子は、前記半
導体集積回路に電気的に接続されていてもよい。
【００１０】前記第１の端子は、凸型の形状を有してい
てもよい。
てもよい。
【００１１】前記第２の端子は、平坦な形状または凹型
の形状を有していてもよい。
の形状を有していてもよい。
【００１２】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００１３】図１は、本発明の実施の形態の半導体集積
回路パッケージ１、１１および４の斜視図である。
回路パッケージ１、１１および４の斜視図である。
【００１４】半導体集積回路パッケージ１、１１および
４の内部には、半導体集積回路（図示せず）がそれぞれ
封止されている。
４の内部には、半導体集積回路（図示せず）がそれぞれ
封止されている。
【００１５】半導体集積回路パッケージ１は、表面１ａ
と、表面１ａに対向する表面１ｂとを有している。表面
１ａと表面１ｂとは、直方体の６面のうち面積が最も大
きい２面である。
と、表面１ａに対向する表面１ｂとを有している。表面
１ａと表面１ｂとは、直方体の６面のうち面積が最も大
きい２面である。
【００１６】表面１ａの一辺に沿って複数の端子２が配
列されている。また、表面１ａの他の一辺に沿って複数
の端子２が配列されている。
列されている。また、表面１ａの他の一辺に沿って複数
の端子２が配列されている。
【００１７】同様にして、表面１ｂの一辺に沿って複数
の端子３が配列されている。また、表面１ｂの他の一辺
に沿って複数の端子３が配列されている。図１では、表
面１ｂは裏側の隠れた面であるため、表面１ｂに設けら
れている複数の端子３は、破線で示されている。
の端子３が配列されている。また、表面１ｂの他の一辺
に沿って複数の端子３が配列されている。図１では、表
面１ｂは裏側の隠れた面であるため、表面１ｂに設けら
れている複数の端子３は、破線で示されている。
【００１８】複数の端子２および複数の端子３は、半導
体集積回路パッケージ１の内部に封止されている半導体
集積回路（図示せず）にそれぞれ電気的に接続されてい
る。その半導体集積回路は、複数の端子２および複数の
端子３を介して半導体集積回路の外部に設けられた回路
と信号の送受信を行うことができる。
体集積回路パッケージ１の内部に封止されている半導体
集積回路（図示せず）にそれぞれ電気的に接続されてい
る。その半導体集積回路は、複数の端子２および複数の
端子３を介して半導体集積回路の外部に設けられた回路
と信号の送受信を行うことができる。
【００１９】半導体集積回路パッケージ１１は、半導体
集積回路パッケージ１と同一の構造を有している。半導
体集積回路１１の表面１１ａには、複数の端子１２が設
けられている。表面１１ａに対向する表面１１ｂには、
複数の端子１３が設けられている。
集積回路パッケージ１と同一の構造を有している。半導
体集積回路１１の表面１１ａには、複数の端子１２が設
けられている。表面１１ａに対向する表面１１ｂには、
複数の端子１３が設けられている。
【００２０】半導体集積回路パッケージ４の表面４ａに
は、複数の端子５が設けられている。半導体集積回路パ
ッケージ４は、複数のリードピン６を有している。複数
のリードピンは、半導体集積回路パッケージ４をプリン
ト基板上の配線に接続するために使用される。
は、複数の端子５が設けられている。半導体集積回路パ
ッケージ４は、複数のリードピン６を有している。複数
のリードピンは、半導体集積回路パッケージ４をプリン
ト基板上の配線に接続するために使用される。
【００２１】図２は、複数の半導体集積回路パッケージ
を互いに接続した構造を示す側面図である。図２に示さ
れる例では、半導体集積回路パッケージ１、１１および
４が互いに接続されている。
を互いに接続した構造を示す側面図である。図２に示さ
れる例では、半導体集積回路パッケージ１、１１および
４が互いに接続されている。
【００２２】半導体集積回路パッケージ４のリードピン
６は、プリント基板４１上の配線４２に接続される。半
導体集積回路パッケージ４の表面に設けられた複数の端
子５は、半導体集積回路パッケージ１１の表面に設けら
れた複数の端子１３に接続される。半導体集積回路パッ
ケージ１１の表面に設けられた複数の端子１２は、半導
体集積回路パッケージ１の表面に設けられた複数の端子
３に接続される。リードピンと端子との接続、および、
端子同士の接続は、例えば、ハンダなどの融着剤を用い
て行われる。
６は、プリント基板４１上の配線４２に接続される。半
導体集積回路パッケージ４の表面に設けられた複数の端
子５は、半導体集積回路パッケージ１１の表面に設けら
れた複数の端子１３に接続される。半導体集積回路パッ
ケージ１１の表面に設けられた複数の端子１２は、半導
体集積回路パッケージ１の表面に設けられた複数の端子
３に接続される。リードピンと端子との接続、および、
端子同士の接続は、例えば、ハンダなどの融着剤を用い
て行われる。
【００２３】リードピン６と端子５とは、半導体集積回
路パッケージ４の内部で電気的に接続されている。端子
１３と端子１２とは、半導体集積回路パッケージ１１の
内部で電気的に接続されている。端子３と端子２とは、
半導体集積回路パッケージ１の内部で電気的に接続され
ている。
路パッケージ４の内部で電気的に接続されている。端子
１３と端子１２とは、半導体集積回路パッケージ１１の
内部で電気的に接続されている。端子３と端子２とは、
半導体集積回路パッケージ１の内部で電気的に接続され
ている。
【００２４】このような接続によって、半導体集積回路
パッケージ１、１１および４のそれぞれが、プリント基
板４１上の配線４２に接続されることになる。
パッケージ１、１１および４のそれぞれが、プリント基
板４１上の配線４２に接続されることになる。
【００２５】図２に示されるように、プリント基板４１
上の配線４２が延びる方向に垂直な方向に半導体集積回
路パッケージ１、１１および４を積み重ねて配置するこ
とにより、半導体集積回路パッケージ１個分の実装面積
に複数の半導体集積回路パッケージを実装することが可
能になる。
上の配線４２が延びる方向に垂直な方向に半導体集積回
路パッケージ１、１１および４を積み重ねて配置するこ
とにより、半導体集積回路パッケージ１個分の実装面積
に複数の半導体集積回路パッケージを実装することが可
能になる。
【００２６】図３は、複数の半導体集積回路パッケージ
を互いに接続した他の構造を示す側面図である。図３に
示される例では、半導体集積回路パッケージ１、１１お
よび１１１が互いに接続されている。ここで、半導体集
積回路パッケージ１１１は、半導体集積回路パッケージ
１および１１と同一の構造を有している。
を互いに接続した他の構造を示す側面図である。図３に
示される例では、半導体集積回路パッケージ１、１１お
よび１１１が互いに接続されている。ここで、半導体集
積回路パッケージ１１１は、半導体集積回路パッケージ
１および１１と同一の構造を有している。
【００２７】半導体集積回路パッケージ１１１の表面に
設けられた複数の端子１１２は、半導体集積回路パッケ
ージ１１の表面に設けられた複数の端子１３に接続され
る。半導体集積回路パッケージ１１１の表面に設けられ
た複数の端子１１３は、プリント基板４１上の配線４２
に接続される。このように、リードピンを用いることな
く、半導体集積回路パッケージの端子を直接にプリント
基板４１上の配線４２に接続するようにしてもよい。
設けられた複数の端子１１２は、半導体集積回路パッケ
ージ１１の表面に設けられた複数の端子１３に接続され
る。半導体集積回路パッケージ１１１の表面に設けられ
た複数の端子１１３は、プリント基板４１上の配線４２
に接続される。このように、リードピンを用いることな
く、半導体集積回路パッケージの端子を直接にプリント
基板４１上の配線４２に接続するようにしてもよい。
【００２８】図３に示されるように、プリント基板４１
上の配線４２が延びる方向に垂直な方向に半導体集積回
路パッケージ１、１１および１１１を積み重ねて配置す
ることにより、半導体集積回路パッケージ１個分の実装
面積に複数の半導体集積回路パッケージを実装すること
が可能になる。
上の配線４２が延びる方向に垂直な方向に半導体集積回
路パッケージ１、１１および１１１を積み重ねて配置す
ることにより、半導体集積回路パッケージ１個分の実装
面積に複数の半導体集積回路パッケージを実装すること
が可能になる。
【００２９】次に、図４（ａ）および（ｂ）と図５
（ａ）および（ｂ）を参照して、半導体集積回路パッケ
ージ１の内部構造を説明する。
（ａ）および（ｂ）を参照して、半導体集積回路パッケ
ージ１の内部構造を説明する。
【００３０】図４（ａ）は、半導体集積回路チップ２１
をモールドする前の状態を示す斜視図である。図４
（ｂ）は、図４（ａ）のＡ−Ａ’線に沿った断面を示す
図である。
をモールドする前の状態を示す斜視図である。図４
（ｂ）は、図４（ａ）のＡ−Ａ’線に沿った断面を示す
図である。
【００３１】基板２３ａの上に基板２３ｂが形成されて
いる。基板２３ａの表面２３ａ−１には複数の端子３が
設けられている。基板２３ａの表面２３ａ−２には複数
の端子２４が設けられている。表面２３ａ−１と表面２
３ａ−２とは互いに対向する面である。基板２３ｂの表
面２３ｂ−１には複数の端子２が設けられている。端子
２と端子３とは、基板２３ａ、２３ｂを貫通する接続部
２６によって電気的に接続されている。接続部２６は、
例えば、ビアである。あるいは、接続部２６は、スルー
ホールであってもよい。
いる。基板２３ａの表面２３ａ−１には複数の端子３が
設けられている。基板２３ａの表面２３ａ−２には複数
の端子２４が設けられている。表面２３ａ−１と表面２
３ａ−２とは互いに対向する面である。基板２３ｂの表
面２３ｂ−１には複数の端子２が設けられている。端子
２と端子３とは、基板２３ａ、２３ｂを貫通する接続部
２６によって電気的に接続されている。接続部２６は、
例えば、ビアである。あるいは、接続部２６は、スルー
ホールであってもよい。
【００３２】端子３は、凸型の形状を有している。端子
２は、平坦な形状を有している。あるいは、端子２は、
凹型の形状を有していてもよい。
２は、平坦な形状を有している。あるいは、端子２は、
凹型の形状を有していてもよい。
【００３３】基板２３ａには、配線２５が形成されてい
る。配線２５は、例えば、ストリップラインである。あ
るいは、配線２５は、マイクロストリップラインであっ
てもよい。複数の端子２４は、配線２５を介して接続部
２６に接続されている。このようにして、端子２、３お
よび２４は互いに電気的に接続される。
る。配線２５は、例えば、ストリップラインである。あ
るいは、配線２５は、マイクロストリップラインであっ
てもよい。複数の端子２４は、配線２５を介して接続部
２６に接続されている。このようにして、端子２、３お
よび２４は互いに電気的に接続される。
【００３４】上述した構造を有する基板２３ａ、２３ｂ
は、基板２３ａの上に配線２５および複数の端子２４を
形成し、基板２３ａの上に基板２３ｂをマウントし、そ
の後、基板２３ａおよび基板２３ｂを貫通する接続部２
６を形成した後に複数の端子２および複数の端子３を形
成することによって得られる。
は、基板２３ａの上に配線２５および複数の端子２４を
形成し、基板２３ａの上に基板２３ｂをマウントし、そ
の後、基板２３ａおよび基板２３ｂを貫通する接続部２
６を形成した後に複数の端子２および複数の端子３を形
成することによって得られる。
【００３５】基板２３ａ、２３ｂは、セラミックやＰＣ
Ｂなどの材料から形成されることが好ましい。配線２
５、接続部２６、端子２、３および２４は、導電性の高
い金属（例えば、銅）などの材料から形成されることが
好ましい。
Ｂなどの材料から形成されることが好ましい。配線２
５、接続部２６、端子２、３および２４は、導電性の高
い金属（例えば、銅）などの材料から形成されることが
好ましい。
【００３６】半導体集積回路チップ２１には複数のパッ
ド２２が設けられている。複数のパッド２２は、基板２
３ａ上の複数の端子２４にそれぞれ接続される。このよ
うにして、半導体集積回路チップ２１は、パッド２２、
端子２４、配線２５および接続部２６を介して端子２お
よび端子３に電気的に接続される。
ド２２が設けられている。複数のパッド２２は、基板２
３ａ上の複数の端子２４にそれぞれ接続される。このよ
うにして、半導体集積回路チップ２１は、パッド２２、
端子２４、配線２５および接続部２６を介して端子２お
よび端子３に電気的に接続される。
【００３７】図５（ａ）は、半導体集積回路チップ２１
をモールド処理した後の状態を示す斜視図である。図５
（ｂ）は、図５（ａ）のＢ−Ｂ’線に沿った断面を示す
図である。
をモールド処理した後の状態を示す斜視図である。図５
（ｂ）は、図５（ａ）のＢ−Ｂ’線に沿った断面を示す
図である。
【００３８】半導体集積回路チップ２１をモールド樹脂
３１によってパッケージングすることにより、半導体集
積回路パッケージ１を形成することができる。
３１によってパッケージングすることにより、半導体集
積回路パッケージ１を形成することができる。
【００３９】なお、上述した実施の形態では、半導体集
積回路パッケージの表面に設けられている端子の数は、
それぞれ１８個である。しかし、半導体集積回路パッケ
ージの表面に設けられる端子の数は、１８個に限定され
ない。半導体集積回路パッケージの表面には任意の数の
端子が形成され得る。また、半導体集積回路チップに設
けられるパッドの数と半導体集積回路パッケージの表面
に設けられる端子の数は必ずしも同一である必要はな
い。さらに、半導体集積回路パッケージの２面より多く
の面に端子を設けるようにしてもよい。例えば、半導体
集積回路パッケージのすべての面に端子を設けるように
してもよい。
積回路パッケージの表面に設けられている端子の数は、
それぞれ１８個である。しかし、半導体集積回路パッケ
ージの表面に設けられる端子の数は、１８個に限定され
ない。半導体集積回路パッケージの表面には任意の数の
端子が形成され得る。また、半導体集積回路チップに設
けられるパッドの数と半導体集積回路パッケージの表面
に設けられる端子の数は必ずしも同一である必要はな
い。さらに、半導体集積回路パッケージの２面より多く
の面に端子を設けるようにしてもよい。例えば、半導体
集積回路パッケージのすべての面に端子を設けるように
してもよい。
【００４０】次に、図６〜図８を参照して、ハンダなど
の融着剤を用いることなく、複数の半導体集積回路パッ
ケージを互いに接続する構造を説明する。
の融着剤を用いることなく、複数の半導体集積回路パッ
ケージを互いに接続する構造を説明する。
【００４１】図６は、半導体集積回路パッケージ１、１
１および１１１をホルダ６２に挿入した状態を示す上面
図である。
１および１１１をホルダ６２に挿入した状態を示す上面
図である。
【００４２】ホルダ６２は、半導体集積回路パッケージ
１、１１および１１１を挟み込むようにコの字型の形状
を有している。ホルダ６２によって半導体集積回路パッ
ケージ１、１１および１１１の水平方向の位置が決定さ
れる。
１、１１および１１１を挟み込むようにコの字型の形状
を有している。ホルダ６２によって半導体集積回路パッ
ケージ１、１１および１１１の水平方向の位置が決定さ
れる。
【００４３】図７（ａ）は、図６のＣ−Ｃ’線に沿った
断面を示す図である。図７（ｂ）は、図６のＤ−Ｄ’線
に沿った断面を示す図である。
断面を示す図である。図７（ｂ）は、図６のＤ−Ｄ’線
に沿った断面を示す図である。
【００４４】ホルダ６２は、半導体集積回路パッケージ
１、１１および１１１の垂直方向の位置を決定するため
の複数の突起部６１を有している。
１、１１および１１１の垂直方向の位置を決定するため
の複数の突起部６１を有している。
【００４５】半導体集積回路パッケージ１１１をホルダ
６２に挿入すると、半導体集積回路パッケージ１１１
は、突起部６１によってプリント基板４１上の配線４２
に押しつけられる。これにより、半導体集積回路パッケ
ージ１１１の複数の端子１１３がプリント基板４１上の
配線４２に接続される。
６２に挿入すると、半導体集積回路パッケージ１１１
は、突起部６１によってプリント基板４１上の配線４２
に押しつけられる。これにより、半導体集積回路パッケ
ージ１１１の複数の端子１１３がプリント基板４１上の
配線４２に接続される。
【００４６】半導体集積回路パッケージ１１１に続いて
半導体集積回路パッケージ１１をホルダ６２に挿入する
と、半導体集積回路パッケージ１１は、突起部６１によ
って半導体集積回路パッケージ１１１に押しつけられ
る。これにより、半導体集積回路パッケージ１１の複数
の端子１３が半導体集積回路パッケージ１１１の複数の
端子１１２に接続される。
半導体集積回路パッケージ１１をホルダ６２に挿入する
と、半導体集積回路パッケージ１１は、突起部６１によ
って半導体集積回路パッケージ１１１に押しつけられ
る。これにより、半導体集積回路パッケージ１１の複数
の端子１３が半導体集積回路パッケージ１１１の複数の
端子１１２に接続される。
【００４７】半導体集積回路パッケージ１１に続いて半
導体集積回路パッケージ１をホルダ６２に挿入すると、
半導体集積回路パッケージ１は、突起部６１によって半
導体集積回路パッケージ１１に押しつけられる。これに
より、半導体集積回路パッケージ１の複数の端子３が半
導体集積回路パッケージ１１の複数の端子１２に接続さ
れる。
導体集積回路パッケージ１をホルダ６２に挿入すると、
半導体集積回路パッケージ１は、突起部６１によって半
導体集積回路パッケージ１１に押しつけられる。これに
より、半導体集積回路パッケージ１の複数の端子３が半
導体集積回路パッケージ１１の複数の端子１２に接続さ
れる。
【００４８】このようにして、半導体集積回路パッケー
ジ１、１１および１１１をプリント基板４１上の配線４
２が延びる方向に垂直な方向に積み重ねることにより、
半導体集積回路パッケージ１、１１および１１１をプリ
ント基板４１上の配線４２に電気的に接続することがで
きる。半導体集積回路パッケージ１、１１および１１１
の水平方向の位置は、ホルダ６２によって決定され、半
導体集積回路パッケージ１、１１および１１１の垂直方
向の位置は、突起部６１によって決定される。
ジ１、１１および１１１をプリント基板４１上の配線４
２が延びる方向に垂直な方向に積み重ねることにより、
半導体集積回路パッケージ１、１１および１１１をプリ
ント基板４１上の配線４２に電気的に接続することがで
きる。半導体集積回路パッケージ１、１１および１１１
の水平方向の位置は、ホルダ６２によって決定され、半
導体集積回路パッケージ１、１１および１１１の垂直方
向の位置は、突起部６１によって決定される。
【００４９】図８は、図７（ａ）の部分Ｅを拡大した図
である。図８に示されるように、突起部６１の上半分は
丸みを帯びており、突起部６１の下半分は平らになって
いる。突起部６１は、ホルダ６２にバネ８１を介して固
定されている。突起部６１は、バネの弾力によって図８
に示される矢印の方向に可動である。
である。図８に示されるように、突起部６１の上半分は
丸みを帯びており、突起部６１の下半分は平らになって
いる。突起部６１は、ホルダ６２にバネ８１を介して固
定されている。突起部６１は、バネの弾力によって図８
に示される矢印の方向に可動である。
【００５０】半導体集積回路パッケージ１がホルダ６２
に挿入される場合には、突起部６１は、ホルダ６２の内
部にいったん引っ込み、半導体集積回路パッケージ１が
通過した後、元の位置に戻る。このように突起部６１が
動作することにより、半導体集積回路パッケージ１を垂
直方向の所定の位置に容易に配置することができる。ま
た、半導体集積回路パッケージ１をいったんホルダ６２
内に配置した後に、半導体集積回路パッケージ１を上方
に移動させることは困難である。このようにして、半導
体集積回路パッケージ１の垂直方向の位置決めの精度を
高くすることができる。
に挿入される場合には、突起部６１は、ホルダ６２の内
部にいったん引っ込み、半導体集積回路パッケージ１が
通過した後、元の位置に戻る。このように突起部６１が
動作することにより、半導体集積回路パッケージ１を垂
直方向の所定の位置に容易に配置することができる。ま
た、半導体集積回路パッケージ１をいったんホルダ６２
内に配置した後に、半導体集積回路パッケージ１を上方
に移動させることは困難である。このようにして、半導
体集積回路パッケージ１の垂直方向の位置決めの精度を
高くすることができる。
【００５１】上述したように、ホルダ６２を用いて半導
体集積回路パッケージ１、１１および１１１を配置する
ことにより、ハンダなどの融着剤を用いることなく、複
数の半導体集積回路パッケージを実装することが可能に
なる。また、図７（ａ）および（ｂ）に示されるよう
に、プリント基板４１上の配線４２が延びる方向に垂直
な方向に半導体集積回路パッケージ１、１１および１１
１を積み重ねて配置することにより、半導体集積回路パ
ッケージ１個分の実装面積に複数の半導体集積回路パッ
ケージを実装することが可能になる。
体集積回路パッケージ１、１１および１１１を配置する
ことにより、ハンダなどの融着剤を用いることなく、複
数の半導体集積回路パッケージを実装することが可能に
なる。また、図７（ａ）および（ｂ）に示されるよう
に、プリント基板４１上の配線４２が延びる方向に垂直
な方向に半導体集積回路パッケージ１、１１および１１
１を積み重ねて配置することにより、半導体集積回路パ
ッケージ１個分の実装面積に複数の半導体集積回路パッ
ケージを実装することが可能になる。
【００５２】突起部６１を設けることにより、特殊な装
置を用いることなく、半導体集積回路パッケージの垂直
方向の位置決めを確実に行うことができる。しかし、半
導体集積回路パッケージの垂直方向の位置決めにそれほ
ど高い精度が要求されない場合には、突起部６１を必ず
しも設ける必要はない。この場合には、ホルダ６２に沿
って垂直方向に複数の半導体集積回路パッケージを積み
重ねればよい。
置を用いることなく、半導体集積回路パッケージの垂直
方向の位置決めを確実に行うことができる。しかし、半
導体集積回路パッケージの垂直方向の位置決めにそれほ
ど高い精度が要求されない場合には、突起部６１を必ず
しも設ける必要はない。この場合には、ホルダ６２に沿
って垂直方向に複数の半導体集積回路パッケージを積み
重ねればよい。
【００５３】
【発明の効果】本発明の半導体集積回路パッケージによ
れば、半導体集積回路パッケージの第１の表面には複数
の第１の端子が設けられており、第１の表面に対向する
第２の表面には複数の第２の端子が設けられている。複
数の第１の端子および複数の第２の端子は、半導体集積
回路パッケージの内部に封止されている半導体集積回路
に電気的に接続されている。
れば、半導体集積回路パッケージの第１の表面には複数
の第１の端子が設けられており、第１の表面に対向する
第２の表面には複数の第２の端子が設けられている。複
数の第１の端子および複数の第２の端子は、半導体集積
回路パッケージの内部に封止されている半導体集積回路
に電気的に接続されている。
【００５４】このような構成によれば、複数の半導体集
積回路パッケージをプリント基板上の配線が延びる方向
に垂直な方向に積み重ねて配置することができる。その
結果、半導体集積回路パッケージ１個分の実装面積に複
数の半導体集積回路パッケージを実装することが可能に
なる。
積回路パッケージをプリント基板上の配線が延びる方向
に垂直な方向に積み重ねて配置することができる。その
結果、半導体集積回路パッケージ１個分の実装面積に複
数の半導体集積回路パッケージを実装することが可能に
なる。
【図１】本発明の実施の形態の半導体集積回路パッケー
ジ１、１１および４の斜視図である。
ジ１、１１および４の斜視図である。
【図２】複数の半導体集積回路パッケージを互いに接続
した構造を示す側面図である。
した構造を示す側面図である。
【図３】複数の半導体集積回路パッケージを互いに接続
した他の構造を示す側面図である。
した他の構造を示す側面図である。
【図４】（ａ）は半導体集積回路チップ２１をモールド
する前の状態を示す斜視図、（ｂ）は（ａ）のＡ−Ａ’
線に沿った断面を示す図である。
する前の状態を示す斜視図、（ｂ）は（ａ）のＡ−Ａ’
線に沿った断面を示す図である。
【図５】（ａ）は半導体集積回路チップ２１をモールド
処理した後の状態を示す斜視図、（ｂ）は（ａ）のＢ−
Ｂ’線に沿った断面を示す図である。
処理した後の状態を示す斜視図、（ｂ）は（ａ）のＢ−
Ｂ’線に沿った断面を示す図である。
【図６】半導体集積回路パッケージ１、１１および１１
１をホルダ６２に挿入した状態を示す上面図である。
１をホルダ６２に挿入した状態を示す上面図である。
【図７】（ａ）は図６のＣ−Ｃ’線に沿った断面を示す
図、（ｂ）は図６のＤ−Ｄ’線に沿った断面を示す図で
ある。
図、（ｂ）は図６のＤ−Ｄ’線に沿った断面を示す図で
ある。
【図８】図７（ａ）の部分Ｅを拡大した図である。
１、４、１１、１１１ 半導体集積回路パッケージ ２、３、５、１２、１３、１１２、１１３ 端子 ６ リードピン ２１ 半導体集積回路チップ ２２ パッド ２３ａ、２３ｂ 基板 ２４ 端子 ２５ 配線 ２６ 接続部 ３１ モールド樹脂 ４１ プリント基板 ４２ 配線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 赤松 寛範 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 岩田 徹 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 寺田 裕 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高橋 学志 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 吉河 武文 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (7)
- 【請求項１】 半導体集積回路を封止した半導体集積回
路パッケージであって、 前記半導体集積回路パッケージは、第１の表面と前記第
１の表面に対向する第２の表面とを有しており、 前記第１の表面には複数の第１の端子が設けられてお
り、前記第２の表面には複数の第２の端子が設けられて
おり、 前記複数の第１の端子および前記複数の第２の端子は、
前記半導体集積回路に電気的に接続されている、半導体
集積回路パッケージ。 - 【請求項２】 前記半導体集積回路パッケージは、 第１の基板と、前記第１の基板の上に形成された第２の
基板とを備え、 前記半導体集積回路は、前記第１の基板の上に配置され
ており、 前記複数の第１の端子は、前記第１の基板の表面に設け
られており、 前記複数の第２の端子は、前記第２の基板の表面に設け
られている、請求項１に記載の半導体集積回路パッケー
ジ。 - 【請求項３】 前記第１の端子と前記第２の端子とは、
前記第１の基板および前記第２の基板を貫通する接続部
によって電気的に接続されている、請求項２に記載の半
導体集積回路パッケージ。 - 【請求項４】 前記第１基板には、配線が形成されてお
り、前記複数の第１の端子および前記複数の第２の端子
は、前記配線を介して前記半導体集積回路に電気的に接
続されている、請求項２に記載の半導体集積回路パッケ
ージ。 - 【請求項５】 前記複数の第１の端子が設けられている
表面に対向する前記第１の基板の表面には複数の第３の
端子が設けられており、前記複数の第３の端子は、前記
半導体集積回路に電気的に接続されている、請求項２に
記載の半導体集積回路パッケージ。 - 【請求項６】 前記第１の端子は、凸型の形状を有して
いる、請求項１に記載の半導体集積回路パッケージ。 - 【請求項７】 前記第２の端子は、平坦な形状または凹
型の形状を有している、請求項１に記載の半導体集積回
路パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192155A JP2000031376A (ja) | 1998-07-07 | 1998-07-07 | 半導体集積回路パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10192155A JP2000031376A (ja) | 1998-07-07 | 1998-07-07 | 半導体集積回路パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000031376A true JP2000031376A (ja) | 2000-01-28 |
Family
ID=16286620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10192155A Withdrawn JP2000031376A (ja) | 1998-07-07 | 1998-07-07 | 半導体集積回路パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000031376A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011512691A (ja) * | 2008-02-19 | 2011-04-21 | ヴァーティカル・サーキツツ・インコーポレーテッド | 平坦なリードレス・パッケージおよび積み重ねられたリードレス・パッケージ・アセンブリ |
-
1998
- 1998-07-07 JP JP10192155A patent/JP2000031376A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011512691A (ja) * | 2008-02-19 | 2011-04-21 | ヴァーティカル・サーキツツ・インコーポレーテッド | 平坦なリードレス・パッケージおよび積み重ねられたリードレス・パッケージ・アセンブリ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20051004 |