KR20100109937A - 자기 조립 물질을 적용한 2차원 패터닝 - Google Patents

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Abstract

서브리소그래피 폭 및 서브리소그래피 간격을 갖고 제1 방향을 따라 연장되는 반도체 기판 상의 제1 나노 스케일 자기 정렬 자기 조립 중첩 라인 구조가 제1 층(20) 내의 제1 자기 조립 블록 혼성 중합체로부터 형성된다. 제1 층은 필러 물질을 채우고 제2 층(60)은 제1 나노 스케일 중첩 라인 구조를 포함하는 제1 층(20) 상에 형성된다. 서브리소그래피 폭 및 서브리소그래피 간격을 갖고 제2 방향을 따라 연장되는 제2 나노 스케일 자기 정렬 자기 조립 중첩 라인 구조는 제2 층(60) 내의 제2 자기 조립 블록 혼성 중합체로부터 형성된다. 제1 나노 스케일 중첩 라인 구조 및 제2 나노 스케일 중첩 라인 구조의 혼합 패턴은 제1 층(20) 아래의 하부층(12)으로 전달되어 2 방향의 주기성을 갖는 구조의 배열을 형성한다.

Description

자기 조립 물질을 적용한 2차원 패터닝{TWO-DIMENSIONAL PATTERNING EMPLOYING SELF-ASSEMBLED MATERIAL}
본 발명은 일반적으로 나노 스케일 구조에 관한 것으로, 보다 상세하게는 규칙적 주기 구조를 갖는 이차원 자기 조립 서브리소그래피 나노 스케일 구조 및 이의 제조 방법에 관한 것이다.
반도체 산업에 있어서 반도체 제조와 관련된 바텀업(bottom-up) 접근법에 대한 관심이 높아지고 있다. 이러한 접근법은 서브리소그래피 기본 원리 나노 스케일 패턴의 생성을 위해 자기 조립 블록 혼성 중합체를 활용한다.
나노 스케일 패턴으로의 자기 조직이 가능한 자기 조립 혼성 중합체가 템플릿 층의 리세스(recess) 부분 내에 형성되어 나노 스케일 구조를 형성할 수 있다. 적절한 조건 하에서, 2 이상의 혼합 불가능한 중합체 블록 요소가 나노 스케일에서 2 이상의 상이한 상으로 분리되고, 이에 의해 격리된 나노 스케일 구조 유닛들의 정렬된 패턴이 형성된다. 자기 조립 블록 혼성 중합체에 의해 형성되는 이러한 격리된 나노 스케일 구조 유닛들의 정렬된 패턴은 반도체, 광학 및 자기 소자에 나노 스케일 구조 유닛을 형성하는 데에 사용될 수 있다. 형성되는 구조 유닛의 크기는 통상적으로 5 내지 40 nm 범위 내이고, 이는 리소그래피 범위 이하(즉, 리소그래피 툴의 분해능 이하)이다.
먼저, 자기 조립 블록 혼성 중합체가 적절한 용매 시스템에 용해되어 블록 혼성 중합체 용액을 형성하고, 하층 표면에 가해져 블록 혼성 중합체 층을 형성한다. 자기 조립 블록 혼성 중합체는 상승된 온도에서 어닐링되어 2개의 서로 다른 중합체 블록 요소를 포함하는 2개의 중합체 블록 구조 세트를 형성한다. 중합체 블록 구조는 선형 또는 원통형일 수 있다. 중합체 블록 구조 중 하나의 세트가 다른 중합체 블록 구조 세트에 끼워지거나, 다른 세트에 속한 중합체 블록 구조들이 번갈아 형성될 수 있다. 자기 조립 블록 혼성 중합체는 비감광성 레지스트이고, 이의 패터닝은 광자, 즉, 광학적 복사에 의해 영향을 받지 않으나, 어닐링과 같은 적절한 조건 하에서 자기 조립체에 의해 영향을 받는다.
육각형 배열의 자기 조립 자기 정렬 나노 스케일 구조는 본 기술 분야에서 잘 알려져 있으며, 이러한 구성은 소자 구성요소를 대신하여 기하학적 제한 요소로 작용한다. 이는 특히 대부분의 반도체 소자 배열 및 나노 스케일 배열이 통상적으로 육각형 배열이 아닌 사각형 배열로 설계되기 때문이다.
위에서 설명한 관점에서, 구조의 주기성이 서로 60도 외의 각도를 갖는 두 방향을 따라 퍼지는 사각형 배열에서의 자기 정렬 자기 조립 구조의 이차원 배열에 대한 필요가 존재한다.
특히, 두 직각 방향의 서브리소그래피 간격 및 폭을 갖는 이차원 사각형 배열의 구조에 대한 필요가 존재한다.
본 발명은 2개의 서로 다른 방향의 서브리소그래피 폭 및 간격을 갖는 나노 스케일 구조의 사각형 배열 및 이의 제조 방법을 제공함으로써 상술한 필요를 충족한다.
서브리소그래피 폭 및 서브리소그래피 간격을 갖고 제1 방향을 따라 연장되는 제1 나노 스케일 자기 정렬 자기 조립 중첩 라인 구조는 제1 층 내의 제1 자기 조립 블록 혼성 중합체로부터 형성된다. 제1 층은 필러 물질을 채우고 제2 층은 제1 나노 스케일 중첩 라인 구조를 포함하는 제1 층 상에 형성된다. 서브리소그래피 폭 및 서브리소그래피 간격을 갖고 제2 방향을 따라 연장되는 제2 나노 스케일 자기 정렬 자기 조립 중첩 라인 구조는 제2 층 내의 제2 자기 조립 블록 혼성 중합체로부터 형성된다. 제2 방향은 제1 방향과 다르고 제1 방향과 수직일 수도 있으나, 그렇지 않을 수도 있다. 제1 나노 스케일 중첩 라인 구조 및 제2 나노 스케일 중첩 라인 구조의 혼합 패턴은 제1 층 아래의 하부층으로 전달되어 2방향의 주기성을 갖는 구조의 배열을 형성한다.
본 발명의 일 실시예에 따르면, 기판 상에 나노 스케일 패턴을 형성하는 방법이 제공된다. 이 방법은, 상기 기판(10) 상의 제1 층(20) 상에 2개의 평행한 제1 세로 방향 모서리를 갖는 제1 리세스부를 형성하는 단계; 제1 리소그래피 폭을 갖고 상기 제1 리세스부의 상기 2개의 평행한 제1 세로 방향 모서리에 평행한 제1 라인 모서리를 갖는 적어도 하나의 제1 라인을 포함하는 제1 나노 스케일 자기 조립 자기 정렬 구조를 형성하는 단계; 상기 제1 나노 스케일 자기 조립 자기 정렬 구조 및 상기 제1 층(20) 상에 제2 층(60)을 형성하는 단계; 상기 제2 층 상에 2개의 평행한 제2 세로 방향 모서리를 갖는 제2 리세스부를 형성하는 단계 - 상기 2개의 평행한 제1 세로 방향 모서리와 상기 2개의 평행한 제2 세로 방향 모서리 사이의 각도는 0도보다 큼 - ; 및 제2 서브리소그래피 폭을 갖고 상기 제1 리세스부의 상기 2개의 평행한 제2 세로 방향 모서리에 평행한 제2 라인 모서리를 갖는 적어도 하나의 제2 라인을 포함하는 제2 나노 스케일 자기 조립 자기 정렬 구조를 형성하는 단계를 포함한다.
일 실시예에서, 상기 제1 나노 스케일 자기 조립 자기 정렬 구조는 상기 제1 층의 상부 표면 또는 그 아래에 위치한다.
다른 실시예에서, 상기 제1 나노 스케일 자기 조립 자기 정렬 구조는 상기 제2 층의 상부 표면 또는 그 아래에 위치한다.
역시 다른 실시예에서, 위 방법은 상기 제1 리세스부에 제1 중합체 구성요소 및 제2 중합체 구성요소를 포함하는 제1 비감광성 중합체 레지스트를 형성하는 단계를 포함하고, 상기 적어도 하나의 제1 라인은 상기 제1 중합체 구성요소를 포함한다.
위의 다른 실시예에서, 위 방법은, 제3 서브리소그래피 폭을 갖고, 상기 제2 중합체 구성요소를 포함하며, 상기 적어도 하나의 제1 라인과 측면으로 접하는 적어도 하나의 제3 라인을 상기 제1 리세스부에 형성하는 단계; 및 상기 적어도 하나의 제1 라인 및 상기 제1 층에 대해 선택적으로 상기 적어도 하나의 제3 라인을 제거하는 단계를 더 포함한다.
역시 다른 실시예에서, 위 방법은, 상기 제1 비감광성 중합체 레지스트와 상이한 필러 물질로 상기 적어도 하나의 제3 라인을 제거함으로써 형성된 공간을 채우는 단계를 더 포함한다.
또 다른 실시예에서, 상기 방법은, 상기 제2 리세스부에 제3 중합체 구성요소 및 제4 중합체 구성요소를 포함하는 제2 비감광성 중합체 레지스트를 형성하는 단계를 더 포함하고, 상기 적어도 하나의 제2 라인은 상기 제3 중합체 구성요소를 포함한다.
위의 또 다른 실시예에서, 상기 방법은, 제4 서브리소그래피 폭을 갖고, 상기 제4 중합체 구성요소를 포함하며, 상기 적어도 하나의 제2 라인과 측면으로 접하는 적어도 하나의 제4 라인을 상기 제2 리세스부에 형성하는 단계; 및 상기 적어도 하나의 제2 라인 및 상기 제2 층에 대해 선택적으로 상기 적어도 하나의 제4 라인을 제거하는 단계를 더 포함한다.
역시 또 다른 실시예에서, 상기 적어도 하나의 제1 라인은 제1 비감광성 중합체 레지스트의 중합체 구성요소를 포함하고, 상기 적어도 하나의 제2 라인은 제2 비감광성 중합체 레지스트의 중합체 구성요소를 포함하며, 상기 적어도 하나의 제2 라인에 대해 선택적으로 상기 제2 층을 제거하는 단계를 더 포함한다.
위의 또 다른 실시예에서, 상기 방법은, 상기 적어도 하나의 제1 라인 및 상기 적어도 하나의 제2 라인에 대해 선택적으로 상기 제1 층을 제거하는 단계를 더 포함한다.
역시 또 다른 실시예에서, 상기 방법은, 상기 제1 층 아래 및 상기 기판 상의 하부층에 나노 스케일 트랜치의 이차원 배열을 포함하는 구조를 형성하는 단계를 더 포함하고, 상기 나노 스케일 트랜치는 상기 이차원 배열 내의 제1 방향 및 제2 방향을 따라 반복되며, 상기 나노 스케일 트랜치 각각은 제1 서브리소그래피 거리만큼 격리되는 제1 측벽 쌍 및 제2 서브리소그래피 거리만큼 격리되는 제2 측벽 쌍을 갖는다.
추가적인 또 다른 실시예에서, 상기 제1 방향은 상기 2개의 평행한 제1 세로 방향 모서리에 수직이고, 상기 제2 방향은 상기 2개의 평행한 제2 세로 방향 모서리에 수직이다.
상기 또 다른 실시예에서, 상기 나노 스케일 트랜치의 수평 단면 영역은 평행 사변형이다.
위의 또 다른 실시예에서, 상기 나노 스케일 트랜치의 수평 단면 영역은 사각형이다.
본 발명의 다른 실시예에 따르면, 상기 기판(10) 상의 패턴 포함 층에 존재하는 나노 스케일 트랜치의 이차원 배열을 포함하는 구조가 제공되며, 상기 나노 스케일 트랜치는 상기 이차원 배열 내의 제1 방향 및 제2 방향을 따라 반복되고, 상기 나노 스케일 트랜치 각각은 제1 서브리소그래피 거리만큼 격리되는 제1 평행 측변 쌍 및 제2 서브리소그래피 거리만큼 격리되는 제2 평행 측벽 쌍을 갖는다.
일 실시예에서, 상기 제1 방향과 상기 제2 방향 사이의 각도는 상기 제1 평행 측벽 쌍 중 하나와 상기 제2 평행 측벽 쌍 중 하나 사이의 각도와 동일하다.
다른 실시예에서 상기 각도는 0도와 60도 사이 또는 60도와 90도 사이이다.
위의 다른 실시예에서, 상기 나노 스케일 트랜치의 수평 단면 영역은 평행 사변형이다.
상기 다른 실시예에서, 상기 나노 스케일 트랜치의 수평 단면 영역은 사각형이다.
역시 다른 실시예에서, 상기 제1 방향으로 인접하는 상기 나노 스케일 트랜치 쌍 사이의 제1 간격은 서브리소그래피이고, 상기 제2 방향으로 인접하는 상기 나노 스케일 트랜치 쌍 사이의 제2 간격은 서브리소그래피이다.
본 발명에 따르면 2개의 서로 다른 방향의 서브리소그래피 폭 및 간격을 갖는 나노 스케일 구조의 사각형 배열을 제조할 수 있다.
도 1a 내지 도 11c는 본 발명의 제1 실시예에 따른 나노 스케일 구조물에 대한 순차적 공정도이다. 동일한 참조 부호를 갖는 도면은 동일한 제조 단계에 해당한다. "a"가 붙은 도면은 평면도이다. "b", "c", 또는 "d"가 붙은 도면은 동일한 도면 부호 및 "a"가 붙은 대응 도면 각각에서 B-B', C-C', 또는 D-D'를 따라 절단한 수직 단면도이다.
도 12a 내지 도 14c는 본 발명의 제2 실시예에 따른 나노 스케일 구조물에 대한 순차적 공정도이다. 동일한 참조 부호를 갖는 도면은 동일한 제조 단계에 해당한다. "a"가 붙은 도면은 평면도이다. "b" 또는 "c"가 붙은 도면은 동일한 도면 부호 및 "a"가 붙은 대응 도면 각각에서 B-B' 또는 C-C'를 따라 절단한 수직 단면도이다.
전술한 바와 같이, 본 발명은 규칙적 주기 배열의 이차원 자기 조립 서브리소그래피 나노 스케일 구조물에 관한 것이고, 첨부되는 도면과 함께 이하에서 상세히 설명된다. 유사하거나 대응되는 요소는 동일한 도면 부호로 참조된다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 나노 스케일 구조는 기판(10) 상에 형성되는 하부층(12) 및 제1 층(20)을 포함한다. 기판(10)은 반도체 기판, 절연체 기반, 금속성 기판 또는 이의 조합일 수 있다. 반도체 기판은 실리콘 기판, 다른 Ⅳ족 원소 반도체 기판 또는 합성 반도체 기판일 수 있다. 또한, 반도체 기판은 벌크 기판, SOI(Semiconductor On Insulator) 기판 또는 벌크 부분과 SOI 부분을 갖는 혼성 기판일 수 있다.
하부층(12)은 반도체 물질, 절연체 물질 또는 금속을 포함할 수 있다. 반도체 물질의 예로서는 순물질 또는 합금의 Ⅳ족 원소, Ⅲ-Ⅴ 합성 반도체 물질, Ⅱ-Ⅵ 합성 반도체 물질이 포함된다. 반도체 물질은 불순물로 도핑될 수도 있으나 실질적으로 도핑되지 않을 수도 있다. 절연체 물질의 예는 유전체 산화물, 유전체 질화물 및 (실리콘 산화물의 유전 상수, 즉, 3.9보다 낮은 유전 상수를 갖는) 다공성 또는 비다공성인 저 유전 상수의 유전 물질을 포함한다. 금속은 순금속, 기본 금속의 합금, 금속 반도체 합금 또는 다른 전도성 금속 합성물일 수 있다.
제1 층(20)은 반도체 물질 또는 절연체 물질을 포함할 수 있다. 반도체 물질의 예는 폴리실리콘, 비정질 실리콘, 게르마늄 또는 탄소를 갖는 합금을 포함하는 다결정 실리콘, 또는 게르마늄 또는 실리콘을 갖는 함금을 포함하는 비정질 실리콘을 포함한다. 절연체 물질의 예는 유전체 산화물, 유전체 산질화물, 유전체 질화물 및 (실리콘 산화물의 유전 상수, 즉, 3.9보다 낮은 유전 상수를 갖는) 다공성 또는 비다공성인 저 유전 상수의 절연체 물질을 포함한다. 또한, 자기 조립 블록 혼성 중합체에 대한 형판인 제1 층(20)은 비정질 탄소 또는 수소-프리 비정질 탄소, 금속 함유 수소-프리 비정질 탄소, 수소화 비정질 탄소, 테트라헤드랄 수소화 비정질 탄소, 금속 함유 수소화 비정질 탄소 및 변형된 수소화 비정질 탄소와 같은 DLC(Diamond Like Carbon)를 포함할 수 있다. 제1 층(20)의 두께는 통상적으로 약 3nm 내지 약 300nm 에서 가변적이며, 통상적으로 약 10nm 내지 100nm일 수 있다.
제1 층(20)은 먼저 하부층(12)의 상부 표면 전체를 덮는 블랭킷 층으로서 형성되고, 포토레지스트(미도시됨)를 적용하고, 포토레지스트를 패터닝하며, 포토레지스트의 패턴을 제1 층(20)으로 전달하는 이방성 에칭에 의해 순차적으로 패터닝된다. 패턴은 하부층(12)의 상부 표면이 하부에 형성되는 제1 층(20)의 제1 개방부(O1)를 포함한다. 제1 개방부(O1)의 제1 측폭(LW1) 또한 리소그래피이다. 또한, 인접하는 제1 개방부(O1) 사이의 간격 또한 리소그래피이다. 제1 개방부(O1) 각각은 사각형 또는 평행 사변형 형태이고, 따라서 가로 방향 모서리보다 긴 2개의 세로 방향 모서리를 갖는다. 바람직하게는, 제1 개방부(O1)의 세로 방향 모서리 길이인 제1 개방부(O1)의 길이는 제1 개방부(O1)의 폭보다 10배 이상 길고, 이는 제1 개방부(O1)의 가로 방향 모서리 길이와 제1 개방부(O1)의 각들 중 하나의 각에 대한 사인값의 곱과 같다.
제1 개방부(O1)가 리소그래피 법에 의해 형성되기 때문에 제1 개방부(O1) 각각의 길이와 폭은 리소그래피 범위이다. 치수가 리소그래피 범위인지 서브리소그래피 범위인지 여부는 치수가 리소그래피 패터닝 법에 의해 형성될 수 있는지 여부에 따라 달라진다. 리소그래피 패터닝 법에 의해 형성될 수 있는 최소 치수는 이하에서 "리소그래피 최소 치수" 또는 "임계 치수"로 지칭된다. 리소그래피 최소 치수는 주어진 리소그래피 툴과 관련하여서만 결정되며 보통 반도체 기술의 세대에 따라 달라지고, 리스그래피 최소 치수 및 서브리소그래피 치수는 반도체 제조와 동시에 이용가능한 리소그래피 툴의 최대 성능과 관련되어 결정된다. 2007년에, 리소그래피 최소 치수는 약 45nm이며, 미래에는 더 축소될 것으로 기대된다. 리소그래피 최소 치수 이하의 치수는 서브리소그래피 치수이고, 리소그래피 최소 치수 이상의 치수는 리소그래피 치수이다.
도 2a 및 도 2b를 참조하면, 제1 비감광성 중합체 레지스트는 스핀 코팅과 같이 당업계에 잘 알려진 방법에 의해 제1 개방부(O1) 각각을 채워 제1 비감광성 중합체 레지스트부(30)를 형성한다. 제1 비감광성 중합체 레지스트부(30)의 상부 표면은 제1 층(20)의 상부 표면과 동일 평면 상에 형성되거나 제1 층(20)의 상부 표면 하부에 리세스를 형성할 수 있다. 제1 비감광성 중합체 레지스트는 나노 스케일 패턴에의 자기 조직이 가능한 자기 조립 블록 중합체를 포함한다.
제1 비감광성 중합체 레지스트는 서로 혼합 불가능한 제1 중합체 블록 구성요소 및 제2 중합체 블록 구성요소를 포함한다. 비감광성 중합체 레지스트는 자기 조직일 수 있다. 선택적으로, 비감광성 중합체 레지스트는 화학적 기계적 연마, 리세스 에칭 또는 이의 조합에 의해 평탄화된다.
제1 중합체 블록 구성요소 및 제2 중합체 블록 구성요소의 물질의 예는 여기에 참조로서 첨부되는 2006년 6월 19일에 출원된 미국 특허 출원 제11/424,963호에 개시된다. 본 발명의 구조 유닛을 형성하는 데에 사용될 수 있는 비감광성 중합체 레지스트를 위한 자기 조립 블록 혼성 중합체의 예는: PS-b-PMMA(Polystyrene-block-Polymethylmethacrylate), PS-b-PI(Polystyrene-block-Polyisoprene), PS-b-PBD(Polystyrene-block-Polybutadiene), PS-b-PVP(Polystyrene-block-Polyvinylpyridine), PS-b-PEO(Polystyrene-block-Polyethyleneoxide), PS-b-PE(Polystyrene-block-Polyethylene), PS-b-POS(Polystyrene-block-Polyorganosilicate), PS-b-PFS(Polystyrene-block-Polyferrocenyldimethylsilane), PEO-b-PI(Polyethyleneoxide-block-Polyisoprene), PEO-b-PBD(Polyethyleneoxide-block-Polybutadiene), PEO-b-PMMA(Polyethyleneoxide-block-Polymethylmethacrylate), PEO-b-PEE(Polyethyleneoxide-block-Polyethylethylene), PBD-b-PVP(Polybutadiene-block-Polyvinylpyridine), PI-b-PMMA(Polyisoprene-block-Polymethylmethacrylate)를 포함할 수 있으나 이에 제한되지 않는다.
자기 조립 블록 혼성 중합체는 먼저 적절한 용매 시스템에 용해되어 블록 혼성 중합체 용액을 형성하고, 이는 제1 구조의 예의 표면 상에 적용되어 비감광성 중합체 레지스트를 형성한다. 블록 혼성 중합체를 용해시켜 블록 혼성 중합체 용액을 형성하기 위해 사용되는 용매 시스템은: 톨루엔, PGMEA(Propylene Glycol Monomethyl Ether Acetate), PGME(Propylene Glycol Monomethyl Ether), 아세톤을 포함하나 이에 제한되지 않는 적적한 용매를 포함할 수 있다. 비감광성 혼성 중합체 레지스트는 자외선 광 또는 광학 광에 노출되어 신장할 수 있는 종래의 포토레지스트가 아니다. 또한, 비감광성 중합체 레지스트는 종래 낮은 k의 유전체 물질이 아니다.
도 3a 및 도 3b를 참조하면, 제1 나노 스케일 자기 조립 자기 정렬 구조(NS1)는 어닐링을 통한 자기 조립 블록 중합체의 교차 결합에 의해 제1 개방부(O1)(도 1b 참조) 각각에 형성된다. 특히, 제1 비감광성 중합체 레지스트는 상승된 온도에서의 열적 어닐링 또는 자외선 처리에 의해 어닐링되어 제1 중합체 블록 구성요소를 포함하는 제1 기초 라말라 구조(40) 및 제2 중합체 블록 구성요소를 포함하는 제1 보상 라말라 구조를 형성한다. 제1 기초 라말라 구조(40) 및 제1 보상 라말라 구조(50)는 제1 개방부(O1)의 세로 방향의 수직 방향을 따라 주기성을 갖고 교차된다.
2개의 중합체 블록을 형성하기 위한 블록 혼성 중합체 층에서의 자기 조립 블록 혼성 중합체의 예시적인 어닐링 프로세스는 여기에 참조로서 첨부되는 내용을 담고 있는 Nealey et al., "Self-assembling resists for nanolithography", IEDM Technical Digest, Dec., 2005, Digital Object Identifier 10.1109/IEDM.2005.1609349 에 개시된다. '963 출원에 개시되는 어닐링법이 이용될 수도 있다. 어닐링은 예를 들면 약 200℃ 내지 약 300℃의 온도에서 약 한 시간 이하 내지 약 100시간 동안 수행될 수 있다.
제1 비감광성 중합체 레지스트의 조성물 및 습식 특성은 제1 기초 라말라 구조(40)의 일부가 제1 층(20)의 측벽에 접하고 제1 상보 라말라 구조(50)가 제1 층(20)의 측벽으로부터 떨어지도록 조절된다. 제1 중합체 블록 구성요소의 습식 특성은 제1 기초 라말라 구조(40)의 폭이 제1 기초 라말라 구조(40)가 제1 층(20)의 측벽에 접촉하는지 여부에 따라 달라지도록 조절된다. 예를 들면, 제1 층(20)의 측벽에 접촉하지 않는 제1 기초 라말라 구조(40)의 폭은 제1 층(20)의 측벽에 접촉하는 제1 기초 라말라 구조(40)의 폭과 동일하거나 다를 수 있다. 제1 기초 라말라 구조(40)의 폭은 서브리소그래피일 수 있으며 약 1nm 내지 약 40nm, 통상적으로는 약 5nm 내지 약 30nm일 수 있다. 여기에서 제1 라말라 간격으로 지칭되는 제1 상보 라말라 구조(50)의 폭은 서브리소그래피일 수 있다. 제1 기초 라말라 구조(40)와 제1 라말라 간격 중 하나의 폭의 합 또한 서브리소그래피일 수 있다.
제1 나노 스케일 자기 조립 자기 정렬 구조(NS1)는 "자기 조립"된다. 제1 비감광성 중합체 레지스트의 화학적 조성물은 제1 및 제2 중합체 블록 구성요소의 비혼합성이 제1 중합체 블록 구성요소가 제1 기초 라말라 구조(40)로 자기 조립되고 제2 중합체 블록 구성요소가 제1 보상 라말라 구조(50)를 조립하도록 한다.
제1 나노 스케일 자기 조립 자기 정렬 구조(NS1)는 제1 개방부(O1)를 정의하는 제1 층(20)의 벽으로 "자기 정렬"된다. 제1 기초 라말라 구조(40) 및 제1 보상 라말라 구조(50)는 제1 층(20)에서 제1 개방부(O1)의 세로 방향을 따라 연장한다.
도 4a 및 도 4b를 참조하면, 제1 보상 라말라 구조(50)는 제1 중합체 블록 구성요소에 대해 선택적으로 제2 중합체 블록 구성요소를 제거하는 이방성 에칭에 의해 제1 기초 라말라 구조(40) 및 제1 층(20)과의 관계에서 선택적으로 제거된다. 제1 기초 라말라 구조(40) 세트는 제1 개방부(O1)(도 1b 참조) 각각의 내부를 구성하고, 서브리소그래피 폭 및 서브리소그래피 간격을 갖는 제1 일차원 배열의 평행선을 구성한다. 제1 중합체 블록 구성요소에 대해 선택적으로 제2 중합체 블록 구성요소를 제거하는 이방성 에칭에 의해 제1 기초 라말라 구조(40)가 제1 보상 라말라 구조(50) 및 제1 층(20)에 대해 선택적으로 제거되는 본 발명의 변형예가 여기에서 예측된다.
도 5a 및 도 5b를 참조하면, 필러부(22)가 제1 기초 라말라 구조(40) 사이에 형성된다. 필러부(22)는 제1 중합체 블록 구성요소를 포함하는 제1 기초 라말라 구조(40)에 대해 선택적으로 제거되는 물질을 포함한다. 예를 들면, 필러부는 유전체 산화물, 유전체 질화물 또는 (실리콘 산화물의 유전 상수, 즉, 3.9 이하의 유전 상수를 갖는) 다공성 또는 비다공성 저 유전 상수 물질을 포함할 수 있다. 필러부(22)는 스핀-온 코팅, 증착 및 리세스 에칭, 증착 및 화학적 기계적 연마(CMP; Chemical Mechanical Planarization), 또는 이들의 조합에 의해 형성될 수 있다.
도 6a 내지 도 6c를 참조하면, 제2 층(60)이 제1 층(20), 제1 기초 라말라 구조(40), 필러부(22) 상에 블랭킷 층으로 직접 형성된다. 제2 층(60)은 제1 층(20)으로 적용될 수 있는 임의의 물질을 포함할 수 있다. 특히, 제2 층(60)은 반도체 물질, 절연체 물질, 비정질 탄소 또는 DLC를 포함할 수 있다. 스핀-온 코팅 또는 화학적 기상 증착이 제2 층(60)의 형성을 위해 이용될 수 있다. 제2 층(60)의 두께는 약 3nm 내지 약 600nm일 수 있고, 통상적으로 약 10nm 내지 약 200nm일 수 있다.
제1 실시예의 변형에서, 필러부(22) 및 제2 층(60)은 동일한 물질을 포함할 수 있고, 제1 기초 라말라 구조(40) 사이의 제2 층(60)을 형성함으로써 동일한 프로세싱 과정에서 형성될 수 있다. 이 경우, 필러부(22) 및 제2 층(60)은 그 사이의 별도의 물리적 인터페이스 없이 완전히 형성된다.
제2 층(60)은 포토레지스트(미도시됨)를 적용하고, 포토레지스트를 패터닝하며, 포토레지스트의 패턴을 제2 층(60)으로 전달하는 이방성 에칭에 의해 패터닝된다. 패턴은 제2 층(20)의 제2 개방부(O2)를 포함한다. 제2 개방부(O2)는 제2 층(60)을 통해 형성되어 제1 층(20), 제1 기초 라말라 구조(40) 및 필러부(22)의 상부 표면을 노출시키고, 선택적으로는, 제1 층(20)의 상부 표면을 노출시키지 않고 제2 층(60)에만 부분적으로 형성될 수도 있다.
제2 개방부(O2)의 측폭인 제2 측폭(LW2)은 리소그래피이다. 하나 이상의 제2 개방부(O2)가 형성될 수 있다. 이러한 경우에서, 인접하는 개방부(O2) 사이의 간격 또한 리소그래피이다. 제2 개방부(O2)는 사각형 또는 평행 사변형 형태이고, 따라서 가로 방향 모서리보다 긴 2개의 세로 방향 모서리를 갖는다. 바람직하게는, 제2 개방부(O2)의 세로 방향 모서리 길이인 제2 개방부(O2)의 길이는 제2 개방부(O2)의 폭보다 10배 이상 길고, 이는 제2 개방부(O2)의 가로 방향 모서리 길이와 제2 개방부(O2)의 각들 중 하나의 각에 대한 사인값의 곱과 같다. 제2 개방부(O2)가 리소그래피 법에 의해 형성되기 때문에, 제2 개방부의 길이 및 폭은 리소그래피 치수이다.
도 7a 및 도 7b를 참조하면, 제2 비감광성 중합체 레지스트는 스핀 코팅과 같은 당업계에서 알려진 방법에 의해 제2 개방부(O2) 내부를 채우고 제2 비감광성 중합체 레지스트부(80)를 형성한다. 바람직하게는, 제2 비감광성 중합체 레지스트부(80)의 상부 표면은 리세스부로 형성되거나, 실질적으로 제2 개방부(O2) 외부의 제2 층(60)의 상부 표면과 실질적으로 동일 레벨일 수 있다. 제2 비감광성 중합체 레지스트는 제2 층(60)의 상부 표면과 동일 평면 또는 그 상부에 형성되고, 리세스 에칭에 의해, 또는 최종 높이로 낮춰지거나 용매의 이차 증발이 제2 개방부(O2) 내부의 부피 수축을 야기하는 묽은 용액을 이용함으로써 최종 높이로 낮춰질 수 있다.
제2 비감광성 중합체 레지스트는 나노 스케일 패턴으로의 자기 조직이 가능한 자기 조립 블록 혼성 중합체를 포함한다. 따라서, 제1 비감광성 중합체 레지스트에 대해 상술된 물질들 중 임의의 물질이 제2 비감광성 중합체 레지스트를 위해 이용될 수 있다. 제2 비감광성 중합체 레지스트는 제1 감광성 중합체 레지스트와 동일하거나 다른 물질을 포함할 수 있다. 본 발명의 설명을 위해, 제2 비감광성 중합체 레지스트의 중합체 블록 구성요소는 제3 중합체 블록 구성요소 및 제4 중합체 블록 구성요소로 지칭된다. 제3 중합체 블록 구성요소는 제1 중합체 블록 구성요소와 동일하거나 다를 수 있다. 또한, 제4 중합체 블록 구성요소는 제2 중합체 블록 구성요소와 동일하거나 다를 수 있다.
도 8a 내지 도 8d를 참조하면, 제2 나노 스케일 자기 조립 자기 정렬 구조(NS2)는 어닐링을 통한 자기 조립 블록 중합체의 교차 결합에 의해 제2 개방부(O2) 내부에 형성된다. 제1 나노 스케일 자기 조립 자기 정렬 구조(NS1)의 형성을 위해 이용되는 동일한 방법은 제2 나노 스케일 자기 조립 자기 정렬 구조(NS2)를 형성하기 위해서도 이용될 수 있다.
특히, 제2 비감광성 중합체 레지스트는 상승된 온도에서의 열적 어닐링 또는 자외선 처리에 의해 어닐링되어 제3 중합체 블록 구성요소를 포함하는 제2 기초 라말라 구조(90) 및 제4 중합체 블록 구성요소를 포함하는 제2 보상 라말라 구조(100)를 형성한다. 제2 기초 라말라 구조(90) 및 제2 보상 라말라 구조(100)는 제2 측폭(LW2) 방향, 즉, 제2 개방부(O2)의 세로 방향의 수직 방향을 따라 주기성을 갖고 교차된다.
제2 비감광성 중합체 레지스트의 조성물 및 습식 특성은 제2 기초 라말라 구조(90)의 일부가 제2 층(60)에서 제2 개방부(O2)의 측벽에 접하고 제2 상보 라말라 구조(100)가 제2 층(60)에서 제2 개방부(O2)의 측벽으로부터 떨어지도록 조절된다. 제3 중합체 블록 구성요소의 습식 특성은 제2 층(60)에서 제2 개방부(O2)의 측벽에 접하는 제2 기초 라말라 구조(90)의 폭이 제2 층(60)에서 제2 개방부(O2)의 측벽으로부터 떨어져 있는 다른 제2 기초 라말라 구조(90)의 폭과 동일하거나 다르게 되도록 조절된다.
제2 기초 라말라 구조(90)의 폭은 서브리소그래피일 수 있고, 약 1nm 내지 40nm의 범위, 통상적으로는 약 5nm 내지 약 30nm의 범위일 수 있다. 여기서 제2 라말라 간격으로 지칭되는 제2 보상 라말라 구조(100)의 폭은 서브리서그래피일 수 있다. 제2 기초 라말라 구조(90) 및 제2 라말라 간격 중 하나의 폭은 서브리소그래피일 수 있다.
제2 나노 스케일 자기 조립 자기 정렬 구조(NS2)는 동일한 메카니즘이 제2 나노 스케일 자기 조립 자기 정렬 구조(NS2)의 다양한 구성요소에 대한 자기 조립 및 자기 정렬을 위해 이용되기 때문에, 제1 나노 스케일 자기 조립 자기 정렬 구조(NS1)가 자기 조립 및 자기 정렬된 것과 동일한 방식으로 자기 조립 및 자기 정렬된다.
도 9a 내지 도 9c를 참조하면, 제2 보상 라말라 구조(100) 및 제2 층(60)의 노출부가 반응 이온 에칭과 같은 이방성 에칭에 의해 제2 기초 라말라 구조(90)에 대해 선택적으로 제거된다. 제1 층(20), 필러부(22) 및 제1 기초 라말라 구조(40)의 상부 표면은 이방성 에칭 후에 노출된다. 따라서, 제2 기초 라말라 구조(90)는 서브리소그래피 폭 및 서브리소그래피 간격을 갖는 선의 일차원 배열을 갖는 에칭 마스크로서 이용된다. 제2 기초 라말라 구조(90) 및 제2 층(60)의 노출부가 반응 이온 에칭과 같은 이방성 에칭에 의해 제2 보상 라말라 구조(100)에 대해 선택적으로 제거되는 본 발명의 변형예가 여기에서 예측된다.
도 10a 내지 도 10c를 참조하면, 필러부(22), 제1 층(20) 및 하부층(12)이 반응 이온 에칭과 같은 이방성 에칭에 의해 제2 기초 라말라 구조(90) 및 제1 기초 라말라 구조(40)에 대해 선택적으로 에칭된다. 하부층(12)이 제2 기초 라말라 구조(90) 및 제1 기초 라말라 구조(40)의 패턴과 함께 패터닝되므로 여기서 패턴 포함 층(12')이라 지칭된다.
도 11a 내지 도 11c를 참조하면, 제2 기초 라말라 구조(90) 및 제1 기초 라말라 구조(40), 제2 기초 라말라 구조(90) 하부에 직접적으로 위치하는 제2 층(60), 제1 층(20)의 나머지 부분이 패턴 포함 층(12') 및 기판(10)에 대해 선택적으로 제거된다.
패턴 포함 층(12')은 통상적으로 서브리소그래피인 나노 스케일 치수를 갖는 복수의 나노 스케일 트랜치를 포함한다. 트랜치의 패턴은 2개의 상이한 방향으로 주기성을 갖는 병렬인 2개의 패턴에 의해 형성된다. 제1 패턴은 제1 라말라 간격인 서브리소그래피 간격으로 격리되고 제1 방향으로 지칭되는 제1 개방부(O1)(도 1b 참조)의 세로 방향 모서리에 수직인 방향으로 반복되는 제1 세트의 서브리소그래피 폭 라인을 포함하는 제1 기초 라말라 구조(40)의 패턴을 포함한다. 제2 패턴은 제2 라말라 간격인 다른 서브리소그래피 간격으로 격리되고 제2 방향으로 지칭되는 제2 개방부(O2)(도 6c 참조)의 세로 방향 모서리에 수직인 방향으로 반복되는 제2 세트의 서브리소그래피 폭 라인을 포함하는 제2 기초 라말라 구조(90)의 패턴을 포함한다.
패턴 포함 층(12')의 나노 스케일 트랜치는 이차원의 사각형 배열 또는 이차원의 평행 사변형 격자 배열로 배열된다. 나노 스케일 트랜치는 이차원 배열 안에서 제1 방향 및 제2 방향을 따라 반복된다. 각각의 나노 스케일 트랜치는 나노 스케일 치수, 즉, 약 1nm 내지 약 40nm 범위의 치수, 통상적으로는 약 5nm 내지 30nm 범위의 치수를 갖는 2 쌍의 측벽을 갖는다.
도 12a 내지 도 12c를 참조하면, 본 발명의 제2 실시예에 따른 나노 스케일 구조는 반응 이온 에칭과 같은 이방성 에칭에 의해 제1 층(20), 제2 기초 라말라 구조(90), 제1 기초 라말라 구조(40)에 대해 선택적으로 필러부(22) 및 하부층(12)을 제거함에 따라 도 9a 내지 도 9c의 제1 실시예의 나노 스케일 구조로부터 파생된다. 하부층(12)이 제2 기초 라말라 구조(90) 및 제1 기초 라말라 구조(40)의 패턴으로 패터닝됨에 따라 여기서 패턴 포함 층(12')으로 지칭된다.
제2 실시예에 따르면, 제1 층(20)이 제2 기초 라말라 구조(90) 및 제1 기초 라말라 구조(40)와 결합하여 에칭 마스크로 기능하기 때문에, 제1 개방부(도 1b 참조)의 영역 내에서 제2 기초 라말라 구조(90)의 패턴 부분만이 패턴 포함 층(12')으로 전이된다.
도 13a 내지 도 13c를 참조하면, 제1 층(20), 제1 기초 라말라 구조(40), 제2 기초 라말라 구조(90), 제2 기초 라말라 구조(90) 하부에 직접적으로 위치하는 제2 층(60), 필러부(22), 제1 층(20)의 나머지 부분이 패턴 포함 층(12') 및 기판(10)에 대해 선택적으로 제거된다.
패턴 포함 층(12')은 통상적으로 서브리소그래피인 나노 스케일 치수를 갖는 복수의 나노 스케일 트랜치를 포함한다. 트랜치 패턴은 2개의 다른 방향으로 주기성을 갖는 병렬인 2개의 패턴에 의해 형성된다. 제1 패턴은 제1 라말라 간격인 서브리소그래피 간격으로 격리되고 제1 방향으로 지칭되는 제1 개방부(O1)(도 1b 참조)의 세로 방향 모서리에 수직인 방향으로 반복되는 제1 세트의 서브리소그래피 폭 라인을 포함하는 제1 기초 라말라 구조(40)의 패턴을 포함한다. 제2 패턴은 제2 라말라 간격인 다른 서브리소그래피 간격으로 격리되고 제2 방향으로 지칭되는 제2 개방부(O2)(도 6c 참조)의 세로 방향 모서리에 수직인 방향으로 반복되는 제2 세트의 서브리소그래피 폭 라인을 포함하는 제2 기초 라말라 구조(90)의 패턴을 포함한다.
패턴 포함 층(12')의 나노 스케일 트랜치는 이차원의 사각형 배열 또는 이차원의 평행 사변형 격자 배열로 배열된다. 나노 스케일 트랜치는 이차원 배열 안에서 제1 방향 및 제2 방향을 따라 반복된다. 각각의 나노 스케일 트랜치는 나노 스케일 치수, 즉, 약 1nm 내지 약 40nm 범위의 치수, 통상적으로는 약 5nm 내지 30nm 범위의 치수를 갖는 2 쌍의 측벽을 갖는다. 나노 스케일 트랜치는 사각형의 수평 단면 영역을 가질 수 있다.
도 14a 내지 도 14c를 참조하면, 제2 실시예의 나노 스케일 구조의 일반화된 변형은 나노 스케일 트랜치의 이차원의 평행 사변형 격자 배열을 포함한다. 각각의 나노 스케일 트랜치는 제1 폭(W1)만큼 격리된 제1 트랜치 벽(TW1)의 세트를 갖는다. 제1 방향, 즉, 제1 나노 스케일 폭(W1) 방향으로 인접한 나노 스케일 트랜치의 쌍에 속하는 제1 트랜치 벽(TW1)의 쌍은 제1 간격(S1)만큼 격리된다. 각각의 제1 폭(W1) 및 제1 간격(S1)은 나노 스케일 치수, 예를 들면, 약 1nm 내지 약 40nm, 통상적으로는 약 5nm 내지 약 30nm이다. 마찬가지로, 각각의 나노 스케일 트랜치는 제2 폭(W2)만큼 격리되는 제2 트랜치 벽(TW2)의 세트를 갖는다. 제2 방향, 즉, 제2 나노 스케일 폭(W2) 방향으로 인접한 나노 스케일 트랜치의 쌍에 속하는 제2 트랜치 벽(TW2)의 쌍은 제2 간격(S2)만큼 격리된다. 각각의 제2 폭(W2) 및 제2 간격(S2)은 나노 스케일 치수, 예를 들면, 약 1nm 내지 약 40nm, 통상적으로는 약 5nm 내지 약 30nm이다.
제1 방향과 제2 방향 사이의 각 α는 0을 제외한 임의의 각일 수 있다. 예를 들면, 각 α는 0도 내지 60도 사이의 값, 60도, 60도 내지 90도 사이의 값, 또는 90도일 수도 있다. 제1 방향과 제2 방향 사이의 각 α는 나노 스케일 트랜치 중 평행 사변형인 수평 단면 영역 중 하나의 모서리 각과 동일하다. 따라서, 본 발명은 기판(10) 상에 서브리소그래피 치수를 갖는 나노 스케일 트랜치의 배열을 가능하게 한다.
본 발명이 특정 실시예로 설명되었지만, 이상의 설명에서 다수의 대체예, 수정예 및 변형예가 당업자에게 자명해진다. 따라서, 본 발명은 본 발명 및 첨부되는 특허청구범위의 범위 및 사상에 속하는 이러한 모든 대체예, 수정예 및 변형예를 포함한다.
본 발명은 특히 전자 및 전기 장치와 관련된 광범위한 분야에 사용되는 집적 회로 칩에 적합하고, 컴퓨터 및 통신 분야에 유용한 바텀업 제조 프로세스를 이용하여 반도체 기판 상에 이차원 자기 조립 서브리소그래피 나노 스케일 구조를 설계 및 제조하는 데에 적용될 수 있다.
10: 기판
12: 하부층
12': 패턴 포함 층
20: 제1 층
22: 필러부
30: 제1 비감광성 중합체 레지스트부
40: 제1 기초 라말라 구조
50: 제1 보상 라말라 구조
60: 제2 층
80: 제2 비감광성 중합체 레지스트부
90: 제2 기초 라말라 구조
100: 제2 보상 라말라 구조

Claims (10)

  1. 기판(10) 상에 나노 스케일 패턴을 형성하는 방법으로서,
    상기 기판(10) 상의 제1 층(20) 상에 2개의 평행한 제1 세로 방향 모서리를 갖는 제1 리세스부를 형성하는 단계;
    제1 리소그래피 폭을 갖고 상기 제1 리세스부의 상기 2개의 평행한 제1 세로 방향 모서리에 평행한 제1 라인 모서리를 갖는 적어도 하나의 제1 라인을 포함하는 제1 나노 스케일 자기 조립 자기 정렬 구조를 형성하는 단계;
    상기 제1 나노 스케일 자기 조립 자기 정렬 구조 및 상기 제1 층(20) 상에 제2 층(60)을 형성하는 단계;
    상기 제2 층 상에 2개의 평행한 제2 세로 방향 모서리를 갖는 제2 리세스부를 형성하는 단계 - 상기 2개의 평행한 제1 세로 방향 모서리와 상기 2개의 평행한 제2 세로 방향 모서리 사이의 각도는 0도보다 큼 - ; 및
    제2 서브리소그래피 폭을 갖고 상기 제1 리세스부의 상기 2개의 평행한 제2 세로 방향 모서리에 평행한 제2 라인 모서리를 갖는 적어도 하나의 제2 라인을 포함하는 제2 나노 스케일 자기 조립 자기 정렬 구조를 형성하는 단계를 포함하는 방법.
  2. 제1항에 있어서,
    상기 제1 리세스부에 제1 중합체 구성요소 및 제2 중합체 구성요소를 포함하는 제1 비감광성 중합체 레지스트를 형성하는 단계를 포함하고,
    상기 적어도 하나의 제1 라인은 상기 제1 중합체 구성요소를 포함하는 방법.
  3. 제2항에 있어서,
    제3 서브리소그래피 폭을 갖고, 상기 제2 중합체 구성요소를 포함하며, 상기 적어도 하나의 제1 라인과 측면으로 접하는 적어도 하나의 제3 라인을 상기 제1 리세스부에 형성하는 단계; 및
    상기 적어도 하나의 제1 라인 및 상기 제1 층에 대해 선택적으로 상기 적어도 하나의 제3 라인을 제거하는 단계를 더 포함하는 방법.
  4. 제3항에 있어서,
    상기 제1 비감광성 중합체 레지스트와 상이한 필러 물질로 상기 적어도 하나의 제3 라인을 제거함으로써 형성된 공간을 채우는 단계를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제2 리세스부에 제3 중합체 구성요소 및 제4 중합체 구성요소를 포함하는 제2 비감광성 중합체 레지스트를 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 제2 라인은 상기 제3 중합체 구성요소를 포함하는 방법.
  6. 제4항에 있어서,
    제4 서브리소그래피 폭을 갖고, 상기 제4 중합체 구성요소를 포함하며, 상기 적어도 하나의 제2 라인과 측면으로 접하는 적어도 하나의 제4 라인을 상기 제2 리세스부에 형성하는 단계; 및
    상기 적어도 하나의 제2 라인 및 상기 제2 층에 대해 선택적으로 상기 적어도 하나의 제4 라인을 제거하는 단계를 더 포함하는 방법.
  7. 제1항에 있어서,
    상기 적어도 하나의 제1 라인은 제1 비감광성 중합체 레지스트의 중합체 구성요소를 포함하고, 상기 적어도 하나의 제2 라인은 제2 비감광성 중합체 레지스트의 중합체 구성요소를 포함하며,
    상기 적어도 하나의 제2 라인에 대해 선택적으로 상기 제2 층을 제거하는 단계를 더 포함하는 방법.
  8. 제7항에 있어서,
    상기 적어도 하나의 제1 라인 및 상기 적어도 하나의 제2 라인에 대해 선택적으로 상기 제1 층을 제거하는 단계를 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 제1 층 아래 및 상기 기판 상의 하부층에 나노 스케일 트랜치의 이차원 배열을 포함하는 구조를 형성하는 단계를 더 포함하고,
    상기 나노 스케일 트랜치는 상기 이차원 배열 내의 제1 방향 및 제2 방향을 따라 반복되며, 상기 나노 스케일 트랜치 각각은 제1 서브리소그래피 거리만큼 격리되는 제1 측벽 쌍 및 제2 서브리소그래피 거리만큼 격리되는 제2 측벽 쌍을 갖는 방법.
  10. 상기 기판(10) 상의 패턴 포함 층에 존재하는 나노 스케일 트랜치의 이차원 배열을 포함하는 구조물로서,
    상기 나노 스케일 트랜치는 상기 이차원 배열 내의 제1 방향 및 제2 방향을 따라 반복되고, 상기 나노 스케일 트랜치 각각은 제1 서브리소그래피 거리만큼 격리되는 제1 평행 측변 쌍 및 제2 서브리소그래피 거리만큼 격리되는 제2 평행 측벽 쌍을 갖는 구조물.
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