KR20100107034A - 반도체 릴레이 - Google Patents

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KR20100107034A
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유이치 니무라
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Abstract

본 발명의 반도체 릴레이는 제 1 및 제 2 신호 단자, 기판, 제 1 스위치 회로 및 제어 회로를 포함한다. 기판은 제 1 및 제 2 단자 사이에 신호 라인을 형성하는 신호 패턴들을 포함한다. 제 1 스위치 회로는 제 1 및 제 2 신호 단자 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치를 갖는다. 제어 회로는 제 1 스위치 회로를 제어하기 위한 제어 IC를 갖는다. 제어 IC는 기판의 랜드에 실장된다. 랜드는 제어 IC에 대응되는 크기를 갖는다. 랜드의 일부 또는 전체는 신호 패턴들의 일부에 포함된다.

Description

반도체 릴레이{A SEMICONDUCTOR RELAY}
본 발명은 일반적으로는 반도체 릴레이에 관한 것으로, 좀 더 구체적으로는 제 1 및 제 2 신호 단자 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치; 및 상기 반도체 스위치를 제어하는 제어 IC를 포함하는 반도체 릴레이에 관한 것이다.
2005년 1월 6일에 공개된 일본 특허 공개 공보 2005-5779호에는 반도체 릴레이가 기재되어 있다. 예를 들면, 게이트 라인이 없는 구조(그것의 제 3 실시예)에서, 릴레이는 제 1 및 제 2 신호 단자(출력 단자들), 기판(프린트 보드), 제 1 및 제 2 반도체 스위치(출력을 위한 MOSFET들), 및 제어 회로(충전 및 방전 제어 회로)를 포함한다. 아래에서, 이러한 릴레이를 "종래 기술의 릴레이"로 언급된다.
기판은 기판의 표면에 형성된 제 1 및 제 2 신호 패턴(출력 라인들)과 랜드(land)(소오스 라인)를 포함한다. 제 1 및 제 2 신호 패턴은 신호 라인(signal line)을 형성하기 위해 제 1 및 제 2 신호 단자 사이에 위치한다. 제어 회로는 랜드에 탑재된 수광 칩(light receiving chip)(제어 IC)을 포함한다.
제 1 반도체 스위치는 제 1 신호 패턴과 랜드 사이의 접속을 형성하거나 단절시키는 데 사용된다. 제 2 반도체 스위치는 제 2 신호 패턴과 랜드 사이의 접속을 형성하거나 단절시키는 데 사용된다. 특히, 제 1 및 제 2 반도체 스위치의 게이트들은 서로 접속되어 있고, 수광 칩에도 접속된다. 제 1 및 제 2 반도체 스위치의 소오스들은 상호 접속되어 있고, 랜드(소오스 라인)에도 접속된다. 제 1 및 제 2 반도체 스위치의 드레인들은 제 1 및 제 2 신호 패턴에 각각 접속된다. 그 결과, 제 1 및 제 2 반도체 스위치는 동시에 턴 온 또는 턴 오프 된다. 제 1 및 제 2 반도체 스위치가 턴 온 될 때, 제 1 반도체 스위치는 제 1 신호 패턴과 랜드 사이의 접속을 형성하고, 제 2 반도체 스위치 또한 제 2 신호 패턴과 랜드 사이의 접속을 형성한다. 그로 인해, 제 1 및 제 2 신호 단자가 상호 접속된다.
하지만, 종래 기술의 릴레이에는 신호 라인을 포함하는 회로의 임피던스 매칭(impedance matching) 문제가 있다. 즉, 제 1 및 제 2 신호 단자가 랜드를 통해 상호 접속되기 때문에, 랜드는 제 3 신호 패턴(소오스 라인)으로서의 기능을 수행한다. 따라서, 모든 랜드가 신호 라인(즉, 제 1 및 제 2 신호 패턴)에 대해 스터브(stub) 된다.
본 발명의 목적은 제어 회로에 탑재된 제어 IC의 모든 랜드가 스터브 되는 것을 방지하는 데 있다.
본 발명의 반도체 릴레이는 제 1 및 제 2 신호 단자, 기판, 제 1 스위치 회로 및 제어 회로를 포함한다. 기판은 제 1 및 제 2 단자 사이에 신호 라인을 형성하는 신호 패턴들, 및 랜드를 포함한다. 신호 패턴들은 제 1 및 제 2 신호 단자 사이에 위치하고 서로 분리된다. 제 1 스위치 회로는 신호 패턴 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치를 구비하여, 제 1 및 제 2 신호 단자 사이의 접속을 형성하거나 단절시킨다. 제어 회로는, 제 1 및 제 2 신호 단자 사이의 접속을 형성하거나 단절시키기 위해 제 1 스위치를 제어하도록 구성된 제어 IC를 포함한다. 본 발명에 따르면, 제어 IC는 랜드에 실장된다. 랜드는 제어 IC에 대응되는 크기를 갖는다. 랜드의 일부 또는 전체는 신호 패턴들의 일부에 포함된다.
이러한 구조(이하, "제 1 구조"라 칭함)에서, 랜드의 일부 또는 전체가 신호 패턴들의 일부에 포함되기 때문에, 제어 IC가 실장되어 있는 랜드 전체가 스터브(stub) 되는 것이 방지될 수 있다.
제 1 구조에서, 신호 패턴들은 제 1 내지 제 3 패턴을 포함할 수 있다. 제 1 신호 패턴은 제 1 신호 단자에 접속된다. 제 2 신호 패턴은 제 2 신호 단자에 접속된다. 제 3 신호 패턴은 신호 라인의 중간 부분에서 제 1 및 제 2 신호 패턴의 종단 사이에 위치하고 제 1 및 제 2 신호 패턴 각각으로부터 분리된다. 바람직하게, 제 1 스위치 회로는 제 1 및 제 2 반도체 스위치를 포함한다. 제 1 반도체 스위치는 제 1 및 제 3 신호 패턴 사이의 접속을 형성하거나 단절하는데 사용된다. 제 2 반도체 스위치는 제 2 및 제 3 신호 패턴 사이의 접속을 형성하거나 단절하는데 사용된다. 바람직하게, 제어 IC는 제 1 및 제 2 신호 단자 사이의 접속을 형성하거나 단절시키기 위해 제 1 및 제 2 반도체 스위치를 제어하도록 구성된다. 바람직하게, 랜드의 일부는 제 3 신호 패턴에 포함됨과 동시에, 랜드의 나머지 부분은 제 3 신호 패턴의 측면으로부터 돌출된다. 이러한 구조(이하, "제 2 구조"라 칭함)에서, 제어 IC가 실장되어 있는 랜드 전체가 스터브(stub) 되는 것이 방지될 수 있다.
제 2 구조에서, 제어 IC는 제 1 및 제 2 제어 출력 단자를 포함할 수 있다. 제 2 제어 출력 단자는 와이어를 통해 제 3 신호 패턴에 접속된다. 바람직하게, 제 1 및 제 2 반도체 스위치는 제 1 및 제 2 신호 패턴의 종단들에 각각 실장된다. 각각의 제 1 및 제 2 반도체 스위치는, 드레인, 소오스, 및 게이트를 갖는 표면 실장 N 채널 MOSFET 일 수 있다. 제 1 및 제 2 반도체 스위치의 드레인들은 제 1 및 제 2 신호 패턴의 종단들에 각각 직접 접속될 수 있다. 제 1 및 제 2 반도체 스위치의 소오스들은 와이어들을 통해 제 3 신호 패턴에 접속될 수 있다. 제 1 및 제 2 반도체 스위치의 게이트들은 와이어들을 통해 제 1 제어 출력 단자에 접속될 수 있다.
제 2 구조에서, 반도체 릴레이는 제 1 및 제 2 제어 입력 단자, 발광 소자, 및 제 1 및 제 2 로우-패스 필터를 포함할 수 있다. 발광 소자는 제 1 및 제 2 제어 입력 단자로부터의 입력 신호에 응답해서 발광한다. 제 1 로우-패스 필터는 제 1 제어 입력 단자와 발광 소자의 일 종단 사이에 접속된다. 제 2 로우-패스 필터는 제 2 제어 입력 단자와 발광 소자의 타 종단 사이에 접속된다. 바람직하게, 제어 IC는 발광 소자로부터 광을 수신함에 의해 입력 신호를 획득하는 수광 소자를 구비하고, 입력 신호에 응답해서 제 1 및 제 2 반도체 스위치를 제어하도록 구성된다. 여기서, 만일 발광 소자와 발광소자에 각각 접속되어 있는 신호 패턴 사이에 누설 용량(stray capacitance)이 존재하면, C-커플링(C-coupling)에 의해 공명이 발생 될 수 있다. 이 경우, 공명 주파수 주변에서 삽입 손실이 증가하여 반도체 릴레이의 주파수 대역이 감소하게 된다. 본 발명에 따르면, 제 1 및 제 2 로우-패스 필터는 공명의 생성을 회피시킬 수 있고, 그로 인해 반도체 릴레이의 주파수 대역이 감소되는 것이 방지될 수 있다.
제 1 구조에서, 신호 패턴은 제 1 내지 제 3 신호 패턴을 포함할 수 있다. 제 1 신호 패턴은 제 1 신호 단자에 접속된다. 제 2 신호 패턴은 제 2 신호 단자에 접속된다. 제 3 신호 패턴은 신호 라인의 중간 부분에서 제 1 및 제 2 패턴의 종단 사이에 위치하고, 제 1 및 제 2 신호 패턴 각각으로부터 분리된다. 바람직하게, 제 1 스위치 회로는 제 1 및 제 2 반도체 스위치를 포함한다. 제 1 반도체 스위치는 제 1 및 제 3 신호 패턴 사이의 접속을 형성하거나 단절하는데 사용된다. 제 2 반도체 스위치는 제 2 및 제 3 신호 패턴 사이의 접속을 형성하거나 단절하는데 사용된다. 바람직하게, 제어 회로는 제 1 및 제 2 제어 IC를 포함하고, 제 1 및 제 2 신호 패턴 사이의 접속을 형성하거나 단절시키기 위해 제 1 및 제 2 반도체 스위치를 제어하도록 구성된다. 제 1 제어 IC는 제 1 및 제 3 신호 패턴 사이의 접속을 형성하거나 단절시키기 위해 제 1 반도체 스위치를 제어하도록 구성된다. 제 2 제어 IC는 제 2 및 제 3 신호 패턴 사이의 접속을 형성하거나 단절시키기 위해 제 2 반도체 스위치를 제어하도록 구성된다. 바람직하게, 기판은: 제 1 제어 IC가 실장된 제 1 랜드; 그리고 제 2 제어 IC가 실장된 제 2 랜드를 포함한다. 제 1 랜드의 일부는 제 1 신호 패턴에 포함됨과 동시에, 제 1 랜드의 나머지 부분은 제 1 신호 패턴의 측면에서 돌출된다. 제 2 랜드의 일부는 제 2 신호 패턴에 포함됨과 동시에, 제 2 랜드의 나머지 부분은 제 2 신호 패턴의 측면에서 돌출된다. 이러한 구조(이하, "제 3 구조"라 칭함)에서, 제어 IC가 실장되어 있는 랜드 전체가 스터브(stub) 되는 것이 방지될 수 있다.
제 3 구조에서, 각각의 제 1 및 제 2 제어 IC는 제 1 및 제 2 제어 출력 단자를 포함한다. 바람직하게, 제 1 및 제 2 제어 IC의 제 2 제어 출력 단자들은 와이어들을 통해 제 1 및 제 2 신호 패턴에 각각 접속된다. 바람직하게, 제 1 및 제 2 반도체 스위치는 제 3 신호 패턴의 양쪽 종단들에 실장된다. 각각의 제 1 및 제 2 반도체 스위치는, 드레인, 소오스, 및 게이트를 갖는 표면 실장 N 채널 MOSFET이다. 제 1 및 제 2 반도체 스위치의 드레인들은 제 3 신호 패턴에 직접 접속될 수 있다. 제 1 및 제 2 반도체 스위치의 소오스들은, 와이어들을 통해 제 1 및 제 2 신호 패턴에 각각 접속될 수 있다. 제 1 및 제 2 반도체 스위치의 게이트들은 와이어들을 통해 제 1 및 제 2 제어 IC의 제 1 제어 출력 단자들에 각각 접속될 수 있다.
제 3 구조에서, 반도체 릴레이는 제 1, 제 2, 제 3, 및 제 4 제어 입력 단자, 제 1 및 제 2 발광 소자, 그리고 제 1, 제 2, 제 3, 및 제 4 로우-패스 필터를 포함할 수 있다. 제 1 발광 소자는 제 1 및 제 2 제어 입력 단자로부터의 제 1 입력 신호에 응답해서 발광하도록 구성된다. 제 2 발광 소자는 제 3 및 제 4 제어 입력 단자로부터의 제 2 입력 신호에 응답해서 발광하도록 구성된다. 제 1 로우-패스 필터는 제 1 제어 입력 단자와 제 1 발광 소자의 일 종단 사이에 접속된다. 제 2 로우-패스 필터는 제 2 제어 입력 단자와 제 1 발광 소자의 타 종단 사이에 접속된다. 제 3 로우-패스 필터는 제 3 제어 입력 단자와 제 2 발광 소자의 일 종단 사이에 접속된다. 제 4 로우-패스 필터는 제 4 제어 입력 단자와 제 2 발광 소자의 타 종단 사이에 접속된다. 바람직하게, 제 1 제어 IC는 제 1 발광소자로부터 광을 수신함에 의해 제 1 입력 신호를 획득하는 제 1 수광 소자를 포함하고, 제 1 입력 신호에 응답해서 제 1 반도체 스위치를 제어하도록 구성된다. 마찬가지로, 제 2 제어 IC는 제 2 발광소자로부터 광을 수신함에 의해 제 2 입력 신호를 획득하는 제 2 수광 소자를 포함하고, 제 2 입력 신호에 응답해서 제 2 반도체 스위치를 제어하도록 구성된다. 이 구조에서, 반도체 릴레이의 주파수 대역이 감소되는 것은 방지될 수 없다.
제 2 및 제 3 구조 중 어느 하나에서, 반도체 릴레이는 제 3 신호 단자, 분기회로, 및 제 2 스위치 회로를 더 포함할 수 있다. 분기회로는 제 1 및 제 2 신호 패턴 중 하나에서 분기점에 접속된 로우-패스 필터를 포함한다. 제 2 스위치 회로는 분기 회로의 로우-패스 필터와 제 3 신호 단자 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치를 구비하여 제 3 신호 단자와 분기점 사이의 접속을 형성하거나 단절시킨다. 이러한 구조(이하, "제 4 구조"라 칭함)에서, 직류 전력(direct current power)이 제 3 신호 단자로부터 분기점으로 제공될 수 있고, 또한 저주파 신호 또는 직류 신호가 분기점으로부터 검출될 수 있게 된다. 그리고, 분기 회로의 로우-패스 필터를 통해 제 3 신호 단자가 분기점에 접속되기 때문에, 분기회로 측면에서 제 1 및 제 2 신호 단자(예를 들면, 고주파 신호 라인) 사이의 신호 라인과 관련된 스터브가 방지될 수 있다. 따라서, 예를 들면, 반도체 릴레이의 고주파 특성이 열화되는 것이 방지될 수 있다.
제 4 구조에서, 바람직하게는 분기 회로의 로우-패스 필터가 표면 실장 소자이고 분기점에 직접 실장된다. 이 구조에서, 스터브를 형성할 수 있는 도전 패턴(conductive pattern)이 제거될 수 있다.
제 4 구조에서, 바람직하게는 제 1 및 제 2 신호 패턴 중 하나에서 분기점이 있는 부분의 폭은, 분기점이 없는 부분의 폭 보다 좁다. 이 구조에서, 분기점에서의 임피던스 감소가 억제될 수 있다.
제 2 및 제 3 구조 중 어느 하나에서, 반도체 릴레이는 제 3 단자, 분기 회로, 및 제 2 스위치 회로를 더 포함할 수 있다. 분기회로는 제 1 및 제 2 신호 패턴 중 하나에서 분기점에 접속된 혼성 필터를 포함한다. 제 2 스위치 회로는 혼성 필터와 제 3 신호 단자 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치를 구비하여 제 3 신호 단자와 분기점 사이의 접속을 형성하거나 단절시킨다. 혼성 필터는 고주파 차단 필터 및 저주파 차단 필터로 구성된다. 이러한 구조(이하, "제 5 구조"라 칭함)에서, 제 3 신호 단자 및 분기 회로 사이에 흐를 수 있는 신호의 주파수 대역이 확장될 수 있다.
제 5 구조에서, 저주파 차단 필터는 분기점에 접속되고, 고주파 차단 필터는 저주파 차단 필터와 제 2 스위치 회로 사이에 접속된다. 이러한 구조에서, 저주파 차단 필터 측면은 분기점으로부터 돌출되는 스터브가 되고 공명이 발생된다. 그러나, 공명이 발생 된다 하더라도, 고주파 차단 필터는 공명 주파수를 줄이고, 그 결과 반도체의 고주파 특성이 개선될 수 있게 된다.
본 발명에 따르면, 제어 IC가 실장되어 있는 랜드 전체가 스터브(stub) 되는 것이 방지될 수 있다. 그리고, 공명의 생성을 회피 내지 저감시킬 수 있으므로, 반도체 릴레이의 주파수 대역이 감소되는 것이 방지될 수 있고, 고주파 특성이 개선된다.
본 발명의 바람직한 실시예들이 지금 더욱 상세히 설명될 것이다. 본 발명의 다른 특징들 및 이점들이 아래의 상세 설명과 첨부된 도면들과 관련하여 더욱 명확하게 이해될 것이다:
도 1은 본 발명의 제 1 실시예에 따른 반도체 릴레이의 도면이다.
도 2는 반도체 릴레이의 회로 블록 도면이다.
도 3은 반도체 릴레이의 표면 구조의 일부분을 보여준다.
도 4는 종래 기술의 릴레이와 제 1 실시예의 삽입 손실들(insertion losses)의 분석 결과를 보여준다.
도 5는 도 3의 구성에서의 실측 삽입손실과 혼성 필터가 없는 대응되는 구성에서의 실측 삽입손실을 보여준다.
도 6은 본 발명의 제 2 실시예에 따른 반도체 스위치를 보여주는 회로 블록 도면이다.
도 7은 반도체 릴레이의 표면 구조의 일부분을 보여준다.
도 8은 종래 기술의 릴레이와 제 2 실시예의 삽입 손실들(insertion losses)의 분석 결과를 보여준다.
도 9는 본 발명의 제 3 실시예에 따른 반도체 릴레이에 따른 반도체 릴레이의 표면 구조의 일부분을 보여준다.
도 10은 제 3 실시예에서의 혼성 필터의 특성 곡선이다.
제 1 실시예
도 1-3은 본 발명의 제 1 실시예에 따른 반도체 릴레이를 보여준다. 반도체 릴레이는, 예컨대 고주파 릴레이(high frequency relay)이고, 신호단자들(11, 12, 13), 기판(2), 분기회로(diverging circuit)(3), 스위치 회로들(4, 5), 및 제어 회로들(6, 8)을 갖는다.
도 2 및 도 3에 도시된 바와 같이, 기판(2)은, 예컨대 절연 기판(dielectrical substrate)이고, 기판(2)의 표면에 형성된 신호 패턴들, 와이어링 패턴들(wiring patterns) 및 랜드들을 갖는다. 예를 들면, 기판(2)은 신호 라인(제 1 신호 라인)을 형성하는 신호 패턴들(201-203)을 포함한다. 신호 패턴(201)은 신호 단자(11)(제 1 신호 단자)에 접속된다. 신호 패턴(202)은 신호 단자(12)(제 2 신호 단자)에 접속된다. 즉, 제 1 신호 라인의 양쪽 종단들은 신호 단자들(11, 12)에 각각 접속된다. 신호 패턴(203)은 제 1 신호 라인의 중간 부분(즉, 제 1 신호 라인의 양쪽 종단 사이 부분)에서 신호 패턴들(201, 202)의 종단 사이에 위치하고, 각각의 신호 패턴(201, 202)과는 특정화된 절연 거리(specified insulation distance)로 분리된다. 도 2 및 도 3의 예들에서, 신호 패턴들은 일정 폭(constant width)을 갖는 직선(straight line)의 형태이다. 따라서, 신호 패턴들(201-203)이 어떤 폭을 갖는 기판(2)의 표면(상부 표면(superior surface))에 형성됨에도 불구하고, 접지 패턴(ground pattern)(미 도시됨)은 예를 들면 신호 패턴들(201-203)을 따라 기판(2)의 하부 표면(inferior surface)에 형성된다. 즉, 신호 패턴들(201-203), 접지 패턴 및 기판(2)은 마이크로스트립 라인(microstrip line)을 구성한다.
도 2에 도시된 바와 같이, 기판(2)은 또한 제 2 신호 라인을 형성하는 신호 패턴들(211-213)을 포함한다. 신호 패턴(211)은 신호 단자(13)(제 3 신호 단자)에 접속된다. 신호 패턴(212)은 분기회로(3)에 접속된다. 즉, 제 2 신호 라인의 양쪽 종단들은 신호 단자(13)와 분기회로(3)에 각각 접속된다. 신호 패턴(213)은 제 2 신호 라인의 중간 부분(즉, 제 2 신호 라인의 양쪽 종단 사이 부분)에서 신호 패턴들(211, 212)의 종단 사이에 위치하고, 각각의 신호 패턴(211, 212)과는 특정화된 절연 거리(specified insulation distance)로 분리된다. 와이어링 패턴들 및 랜드들은 추후 설명될 것이다.
분기회로(3)는, 신호 패턴들(201, 202) 중 하나(도 2의 예에서, 신호 패턴(202))에서 분기점(divergence point)(30)에 연결된 로우-패스 필터(low pass filter)(31)를 포함한다. 로우-패스 필터(31)의 제 1 및 제 2 종단은 신호 패턴들(212, 202)에 각각 접속된다. 바람직하게, 분기점(30)은 신호 패턴들(201, 202) 중 하나(도 2의 예에서, 신호 패턴(202))에 포함되고, 로우-패스 필터(31)의 제 2 종단은 분기점(30)에 직접 접속된다.
도 2 및 도 3에 도시된 바와 같이, 스위치 회로(4)(제 1 스위치 회로)는 신호 단자들(11, 12) 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치들(41, 42)을 포함한다. 예를 들면, 반도체 스위치(41)(제 1 반도체 스위치)는, 드레인(D), 소오스(S), 및 게이트(G)를 갖고, 신호 패턴들(201, 203) 사이의 접속을 형성하거나 단절하는데 사용되는, 표면 실장 N 채널 MOSFET(surface mount N channel MOSFET)이다. 마찬가지로, 반도체 스위치(42)(제 2 반도체 스위치)는, 드레인(D), 소오스(S), 및 게이트(G)를 갖고, 신호 패턴들(202, 203) 사이의 접속을 형성하거나 단절하는데 사용되는, 표면 실장 N 채널 MOSFET이다. 특히, 스위치 회로(4)의 각각의 MOSFET은, 그것의 하부 표면(bottom surface)에 위치한 드레인(D)과, 그것의 상부 표면(top surface)에 위치한 소오스(S) 및 게이트(G)를 갖는다. 반도체 스위치들(41, 42)은 다이 본딩(die bonding)에 의해서, 신호 패턴들(201, 202)의 앞서 언급된 종단들에 각각 실장됨에 의해, 그들의 두 드레인들은 신호 패턴들(201, 202)의 종단에 각각 직접 접속된다. 반도체 스위치(41)의 소오스(S)는 적어도 하나의 본딩 와이어(도 3에서, 와이어들(411, 411))을 통해 신호 패턴(203)과 접속된다. 반도체 스위치(42)의 소오스(S) 역시 적어도 하나의 본딩 와이어(도 3에서, 와이어들(421, 421))을 통해 신호 패턴(203)과 접속된다. 스위치 회로(4)의 각각의 MOSFET은, 바디 다이오드(body diode)와, 그것 자신의 소오스로부터 드레인으로 흐를 수 있는 전기 흐름(electric flow)을 갖지만, 반도체 스위치들(41, 42)의 소오스들이 상호 접속됨으로 인해 두 바디 다이오드들의 애노드들(anodes)이 상호 접속된다. 따라서, 스위치 회로(4)는 교류 전류 스위치(alternative current switch)(예를 들면, 고주파 전달 스위치(high frequency transmission switch))로서 사용될 수 있다.
마찬가지로, 스위치 회로(5)(제 2 스위치 회로)는 도 2에 도시된 바와 같이 신호 단자(13)와 분기회로(3) 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치들(51, 52)을 포함한다. 예를 들면, 반도체 스위치(51)(제 1 반도체 스위치)는, 드레인(D), 소오스(S), 및 게이트(G)를 갖고, 신호 패턴들(211, 213) 사이의 접속을 형성하거나 단절하는데 사용되는, 표면 실장 N 채널 MOSFET(surface mount N channel MOSFET)이다. 반도체 스위치(52)(제 2 반도체 스위치)는, 드레인(D), 소오스(S), 및 게이트(G)를 갖고 신호 패턴들(212, 213) 사이의 접속을 형성하거나 단절하는데 사용되는, 표면 실장 N 채널 MOSFET이다. 특히, 각각의 반도체 스위치(51, 52)는, 그것의 하부 표면(bottom surface)에 위치한 드레인(D)과, 그것의 상부 표면(top surface)에 위치한 소오스(S) 및 게이트(G)를 갖는다. 반도체 스위치들(51, 52)은 다이 본딩(die bonding)에 의해서, 신호 패턴들(211, 212)의 앞서 언급된 종단들에 각각 실장됨에 의해, 그들의 두 드레인들은 신호 패턴들(211, 212)의 종단에 각각 직접 접속된다. 반도체 스위치(51)의 소오스(S)는 적어도 하나의 본딩 와이어(미 도시됨)를 통해 신호 패턴(213)과 접속된다. 반도체 스위치(52)의 소오스(S) 역시 적어도 하나의 본딩 와이어(미 도시됨)를 통해 신호 패턴(213)과 접속된다. 반도체 스위치들(51, 52)의 소오스들은 상호 접속되고, 그로 인해 스위치 회로(5) 역시 교류 전류 스위치(alternative current switch)(예를 들면, 고주파 전달 스위치(high frequency transmission switch))로서 사용될 수 있게 된다.
제어 회로(6)(제 1 제어 회로)는 신호 단자들(11, 12) 사이의 접속을 형성하거나 단절시키기 위해 스위치 회로(4)를 제어하도록 구성된 제어 IC(60)를 갖는다. 도 2 및 도 3의 예에서, 제어회로(6)는, 광학적으로 서로 연결되도록 투명 수지 부재(transparent resin member)(미 도시됨)로 덮혀 있는 발광 회로(light emitting circuit)(7) 및 제어 IC(60)로 구성된다. 투명 수지 부재는 또한, 간섭 광(disturbance light)이 투명 수지 부재로 들어가는 것을 방지하기 위해, 광 차단 효과(light blocking effect)를 갖는 박막(thin film)으로 덮혀 있다.
발광회로(7)는 제어 입력 단자들(control input terminals)(701, 702)(제 1 및 제 2 제어 입력 단자), 혼성 필터들(composite filters)(73, 74)(제 1 및 제 2 혼성 필터), 및 발광 소자(light emitting element)(70)를 포함한다. 제어 입력 단자들(701, 702)은 와이어링 패턴들(221,231)의 제 1 종단들에 각각 접속된다.
혼성필터(73)는 소정의 차단 주파수(cut-off frequency) 보다 높은 주파수들을 감소시키도록 구성된 제 1 로우-패스 필터(first low-pass filter)이고, 이는, 예를 들면, 각각이 다른 차단 주파수를 갖는 로우-패스 필터들(731, 732)로 구성된다. 로우-패스 필터(731)의 제 1 및 제 2 종단은, 와이어링 패턴(221)의 제 2 종단(랜드)과, 와이어링 패턴(222)의 제 1 종단(랜드)에 각각 접속된다. 로우-패스 필터(732)의 제 1 및 제 2 종단은, 와이어링 패턴(222)의 제 2 종단(랜드)과, 와이어링 패턴(223)의 제 1 종단(랜드)에 각각 접속된다.
혼성필터(74)는 소정의 차단 주파수(cut-off frequency) 보다 높은 주파수들을 감소시키도록 구성된 제 2 로우-패스 필터(second low-pass filter)이고, 이는, 예를 들면, 각각이 다른 차단 주파수를 갖는 로우-패스 필터들(741, 742)로 구성된다. 로우-패스 필터(741)의 제 1 및 제 2 종단은, 와이어링 패턴(231)의 제 2 종단(랜드)과, 와이어링 패턴(232)의 제 1 종단(랜드)에 각각 접속된다. 로우-패스 필터(742)의 제 1 및 제 2 종단은, 와이어링 패턴(232)의 제 2 종단(랜드)과, 와이어링 패턴(233)의 제 1 종단(랜드)에 각각 접속된다.
발광 소자(70)는, 예를 들면 제어 입력 단자들(701, 702)로부터의 입력 신호(전기 전류 신호)에 응답해서 발광하는 LED(light emitting diode)이다. 도 3의 예에서, 발광 소자(70)는 표면 실장 소자(surface mount device)이고, 발광 소자(70)의 애노드(anode) 및 캐소드(cathod)는 디바이스의 하부 및 상부 표면에 각각 위치한다. 발광 소자(70)는 다이 본딩(die bonding)에 의해 와이어링 패턴(223)의 제 2 종단에 형성된 랜드(224)에 실장되고, 그로 인해 발광 소자(70)의 애노드는 랜드(224)에 직접 접속된다. 발광 소자(70)의 캐소드는, 예를 들면 본딩 와이어(700)를 통해 와이어링 패턴(233)의 제 2 종단에 접속된다. 와이어링 패턴들(223, 233)(특히, 랜드(224))은 제어 IC(60) 부근에 위치된다.
제어 IC(60)는, 신호 단자들(11, 12) 사이의 접속을 형성하거나 단절시키기 위해 반도체 스위치들(41, 42)을 제어하도록 구성된다. 예를 들면, 제어 IC(60)는 발광 소자(70)로부터 광을 수신함에 의해 입력 신호를 획득하는 수광 소자(light receiving element), 예를 들면, 포토다이오드 어레이(photodiode array))를 포함하고, 입력 신호에 응답해서 반도체 스위치들(41, 42)을 제어하도록 구성된다. 바람직하게, 발광소자(70) 및 수광 소자는, 수광 소자의 수광 표면(light receiving surface)이 발광소자(70)의 발광 표면(light emitting surface)과 마주보도록 위치한다. 도 3의 예에서, 제어 IC(60)는 제 1 제어 출력 단자들(601, 602)과, 제 2 제어 출력 단자(603)를 갖는다. 그러나, 이것에 국한되지 않고, 제어 IC(60)는 하나의 제 1 제어 출력 단자를 가질 수 있다. 제 1 제어 출력 단자들(601, 602)은 본딩 와이어들(412, 422)을 통해 반도체 스위치들(41, 42)의 게이트들에 각각 접속된다. 제 2 제어 출력 단자(603)는 본딩 와이어(413)를 통해 신호 패턴(203)에 접속된다. 즉, 제 2 제어 출력 단자(603)는 신호 패턴(203)을 통해 반도체 스위치들(41, 42)의 소오스들과 전기적으로 접속된다. 예를 들면, 제어 IC(60)는, 종래 기술의 릴레이와 동일한 방식으로, 패키지(package) 내에 배치된 포토다이오드 어레이 및 충방전 회로(chatging and discharging circuit)를 포함한다. 만일 포토다이오드 어레이가 광발전 파워(photovolatic power)를 발생하기 위해 발광소자(70)로부터 광을 수신하면, 충방전 회로는 제 1 제어 출력 단자들(601, 602)과 제 2 제어 출력 단자(603)를 통해 반도체 스위치들(41, 42) 각각으로 광발전 파워를 공급한다. 따라서, 반도체 스위치들(41, 42)이 턴 온 된다. 만일 포토다이오드 어레이가 광발전 파워를 발생하지 않는다면, 충방전 회로는 반도체 스위치들(41, 42)의 각각의 게이트와 소오스 사이에서 전하(electric charge)를 방전한다. 그 결과, 반도체 스위치들이 턴 오프 된다.
제어 회로(8)(제 2 제어 회로)는 신호 단자(13)와 분기회로(3) 사이의 접속을 형성하거나 단절시키기 위해 스위치 회로(5)를 제어하도록 구성된 제어 IC(80)를 포함한다. 제어 회로(8)는 발광회로(9)와 제어 IC(80)로 구성된다.
발광회로(9)는 제어 입력 단자들(901, 902), 및 발광 소자(90)를 포함한다. 제어 입력 단자들(901, 902)은 와이어링 패턴들(261, 271)의 제 1 종단들에 각각 접속된다.
발광 소자(90)는, 예를 들면, 제어 입력 단자들(901, 902)로부터의 입력 신호에 응답해서 발광하는 LED인, 표면 실장 소자이다. 발광 소자(90)의 애노드(anode) 및 캐소드(cathod)는 디바이스의 하부 및 상부 표면에 각각 위치한다. 발광 소자(90)는 다이 본딩(die bonding)에 의해 와이어링 패턴(261)의 제 2 종단에 형성된 랜드에 실장되고, 그로 인해 발광 소자(90)의 애노드는 랜드에 직접 접속된다. 발광 소자(90)의 캐소드는, 예를 들면 본딩 와이어(미 도시됨)를 통해 와이어링 패턴(271)의 제 2 종단에 접속된다.
제어 IC(80)는, 신호 단자(13) 및 분기 회로(3) 사이의 접속을 형성하거나 단절시키기 위해 반도체 스위치들(51, 52)을 제어하도록 구성된다. 예를 들면, 제어 IC(80)는 발광 소자(90)로부터 광을 수신하여 제어 입력 단자들(901, 902)로부터 입력 신호를 획득하는 수광 소자(light receiving element), 예를 들면, 포토다이오드 어레이(photodiode array))를 포함하고, 입력 신호에 응답해서 반도체 스위치들(51, 52)을 제어하도록 구성된다. 바람직하게, 발광소자(90) 및 수광 소자는, 수광 소자의 수광 표면(light receiving surface)이 발광소자(90)의 발광 표면(light emitting surface)과 마주보도록 위치한다. 제어 IC(80)는 제 1 제어 출력 단자들(801, 802)과, 제 2 제어 출력 단자(803)를 가지며, 예를 들면, 제어 회로(60)처럼 포토다이오드 어레이 및 충방전 회로가 구성된다. 제 1 제어 출력 단자들(801, 802)은 본딩 와이어들을 통해 반도체 스위치들(51, 52)의 게이트들에 각각 접속된다. 제 2 제어 출력 단자(803)는 본딩 와이어를 통해 신호 패턴(213)에 접속된다. 즉, 제 2 제어 출력 단자(803)는 신호 패턴(213)을 통해 반도체 스위치들(51, 52)의 소오스들과 전기적으로 접속된다. 만일 제어 IC(80)의 포토다이오드 어레이가 광발전 파워(photovolatic power)를 발생하기 위해 발광소자(90)로부터 광을 수신하면, 충방전 회로는 제 1 제어 출력 단자들(801, 802)과 제 2 제어 출력 단자(803)를 통해 반도체 스위치들(51, 52) 각각으로 광발전 파워를 공급한다.
제어 IC(80)가 반도체 스위치들(51, 52)을 턴 오프 할 경우, 만일 제어 IC(60)가 반도체 스위치들(41, 42)을 턴 온 한다면, 신호 단자들(11, 12)은 전기적으로 접속되고, 신호 단자들(11, 12) 사이에 제 1 신호 라인이 형성된다. 따라서, 예를 들면, 고주파 신호가 제 1 신호 라인을 통해 전송될 수 있게 된다. 만일 제어 IC(60)가 반도체 스위치들(41, 22)을 턴 오프 한다면, 신호 단자들(11, 12) 사이의 접속은 끊어지게 된다.
제어 IC(80)가 반도체 스위치들(51, 52)을 턴 온 할 경우, 만일 제어 IC(60)가 반도체 스위치들(41, 22)을 턴 온 한다면, 신호 단자들(12, 13) 사이에 제 2 신호 라인이 형성된다. 예를 들면, 만일 저주파 신호(low frequency signal) 또는 직류 신호(direct current signal)가 신호 단자(13)로 제공되면, 저주파 신호 또는 직류 신호는 신호 단자(12)에 접속된 장치로 제공된다. 만일 신호 단자(12)에 접속된 장치가 신호 단자(12)로 저주파 신호 또는 직류 신호를 제공하면, 저주파 신호 또는 직류 신호는 신호 단자(13)로부터 수신될 수 있게 된다.
제 1 실시예에서, 도 3에 도시된 바와 같이, 제어 IC(60)는 다이 본딩에 의해 랜드(20)에 실장된다. 랜드(20)는 제어 IC(60)에 대응되는 크기를 갖는다. 예를 들면 절반 보다 크거나 같은 랜드(20)의 일부는, 신호 패턴들(201-203)(도 3에서 신호 패턴(203))의 일부에 속하고, 랜드(20)의 나머지 부분(20R)은 신호 패턴(203)의 측면에서 독출된다. 그러나, 이것에 국한되지 않고, 모든 랜드(20)는 신호 패턴(203) 내에 속할 수 있다.
제 1 실시예의 동작들이 설명된다. 만일 입력 신호가 제어 입력 단자들(701, 702)로 제공되면, 발광소자(70)는 발광하게 된다. 제어 IC(60)의 포토다이오드 어레이는 발광 소자(70)로부터 광을 수신하고, 그리고 나서 광발전 파워를 발생한다. 제어 IC(60)의 충방전 회로는 제 1 제어 출력 단자들(601, 602)과 제 2 제어 출력 단자(603)를 통해 반도체 스위치들(41, 42) 각각으로 광발전 파워를 제공한다. 그로 인해, 반도체 스위치들(41, 42)은 턴 온 되고, 그 결과 신호 단자들(11, 12)이 전기적으로 접속된다.
만일 입력 신호들이 제어 입력 단자들(701, 702)로 제공되지 않는다면, 발광소자(70)는 발광하지 않게 되고, 그 결과 제어 IC(60)의 포토다이오드 어레이는 광발전 파워를 발생하지 않게 된다. 이 경우, 제어 IC(60)의 충방전 회로는 반도체 스위치들(41, 42)의 각각의 게이트 및 소오스 사이의 전하를 방전한다. 그것에 의하여 반도체 스위치들(41, 42)이 턴 오프 되기 때문에, 신호 단자들(11, 12) 사이의 접속은 끊어지게 된다.
만일 입력 신호가 제어 입력 단자들(901, 902)로 제공된다면, 발광소자(90)는 발광을 하고 제어 IC(80)의 포토다이오드 어레이는 광발전 파워를 발생하게 된다. 제어 IC(80)의 충방전 회로는, 그리고 나서 제 1 제어 출력 단자들(801, 802)과 제 2 제어 출력 단자(803)를 통해 반도체 스위치들(51, 52) 각각으로 광발전 파워를 제공한다. 그것에 의하여 반도체 스위치들(51, 52)이 턴 온 되기 때문에, 신호 단자(13)와 분기회로(3)는 전기적으로 접속된다. 즉, 신호 단자(13)는 분기회로(3)를 통해 신호 패턴(202) 및 신호 단자(12)와 전기적으로 접속된다. 따라서, 단지 저주파 신호 또는 직류 신호만이 신호 단자(13)로 제공될 수 있고, 또한 신호 단자(13)로부터 획득될 수 있다.
만일 입력 신호가 제어 입력 단자들(901, 902)로 제공되지 않는다면, 발광소자(90)는 발광하지 않게 되고, 그 결과 제어 IC(80)의 포토다이오드 어레이는 광발전 파워를 발생하지 않게 된다. 이 경우, 제어 IC(80)의 충방전 회로는 반도체 스위치들(51, 52)의 각각의 게이트와 소오스 사이의 전하를 방전한다. 그것에 의하여 반도체 스위치들(51, 52)이 턴 오프 되기 때문에, 신호 단자들(12, 13) 사이의 접속은 끊어지게 된다.
제 1 실시예에서, 제어 IC(60)가 제어 IC(60)에 대응되는 크기를 갖는 랜드(20)에 실장되고 랜드(20)의 일부가 신호 패턴(203)에 포함되기 때문에, 모든 랜드(20)가 스터브 (stub) 되는 것이 방지될 수 있다. 따라서, 모든 랜드가 스터브 되는 종래 기술의 릴레이와 비교할 때, 반도체 릴레이의 고주파 특성이 개선될 수 있다.
도 4는 종래 기술의 릴레이와 제 1 실시예의 삽입 손실들(insertion losses)의 분석 결과를 보여준다. 도 4에서, "A"는 제 1 실시예에서의 제 1 신호 라인의 삽입 손실의 분석 결과이고, "B"는 종래의 릴레이에서 제 1 및 제 2 단자 사이의 신호 라인의 삽입 손실의 분석 결과이다. 각각의 분석은 대응되는 신호 라인 및 제어 IC만 갖는 구조에서 수행되었다. 종래 기술의 릴레이에서, 수광 칩이 실장되어 있는 모든 랜드가 스터브 되기 때문에, 도 4에 도시된 공진(resonance)이 유발되고, 그리고 공진 주파수 부근에서 삽입 손실이 증가한다. 따라서, 이용 가능한 주파수 대역(useable frequency band)이 감소 된다. 제 1 실시예에서, 랜드(20)의 일부가 신호 패턴(203) 내에 포함되기 때문에, 도 4에 도시된 바와 같이 공명의 발생을 피할 수 있게 된다. 따라서, 제 1 실시예는 종래 기술의 릴레이 보다 넓은 이용 가능한 주파수 대역을 가질 수 있다.
도 5는 도 3의 구성에서의 실측 삽입손실 "C"와, 혼성 필터가 없는 대응되는 구성에서의 실측 삽입손실 "D"를 보여준다. 제 1 실시예의 반도체 릴레이는, 신호 패턴들(201-203)과 제어 IC(60) 이외에도 발광 회로(7)를 포함하고, 그리고 신호 패턴들(201-203)과 와이어링 패턴들(223-233)은 절연 기판(dielectrical substrate)에 형성된다. 그 결과, 신호 패턴들과 와이어링 패턴들 사이에는 누설 용량(stray capacitance)이 존재한다. 만일 신호 패턴들과 와이어링 패턴들이 누설 용량에 의해 연결되고 나서 공명이 발생되면, 이용 가능한 주파수 대역은 도 4처럼 줄어들게 된다. 제 1 실시예에서, 혼성 필터들(73, 74)이 제공되기 때문에, 도 5의 "C"로 표시된 바와 같이 공명의 영향이 억제된다. 따라서, 삽입 손실이 줄어들 수 있고, 반도체 릴레이의 고주파 특성이 개선될 수 있다.
그리고, 신호 패턴들(211-213)의 제 2 신호 라인은 분기회로(3)을 통해 신호 패턴들(201-203)의 제 1 신호 라인에 접속되고, 그 결과 제 2 신호 라인(예를 들면, 저주파 신호 라인)이 스터브 되는 것이 방지될 수 있다.
제 2 실시예
도 6 및 도 7은 본 발명의 제 2 실시예에 따른 반도체 스위치를 보여준다. 반도체 릴레이는, 기판(2), 스위치 회로(4), 및 제어 회로(6)로 특성화되고, 또한 제 1 실시예처럼 신호 단자들(11, 12, 13), 분기회로(3), 스위치 회로(5), 및 제어 회로(8)를 포함한다. 보다 명확히 하기 위한 목적으로, 같은 종류의 구성요소들에 대해 제 1 실시예와 동일한 참조번호들이 부여된다.
기판(2)은, 예컨대 절연 기판(dielectrical substrate)이고, 제 1 실시예처럼 신호 패턴들(211-213), 와이어링 패턴들(261, 271), 발광 소자(90)를 위한 랜드, 제어 IC(80)을 위한 랜드, 및 마이크로스트립 라인(microstrip line)을 포함한다. 기판(2)은 또한 신호 패턴들, 와이어링 패턴들(wiring patterns), 및 스위치 회로(4) 및 제어 회로(6)를 위한 랜드들을 갖는다. 예를 들면, 기판(2)은 제 1 신호 라인을 형성하는 신호 패턴들(201-203)을 포함한다. 신호 패턴(201)은 신호 단자(11)(제 1 신호 단자)에 접속된다. 신호 패턴(202)은 신호 단자(12)(제 2 신호 단자)에 접속된다. 즉, 제 1 신호 라인의 양쪽 종단들은 신호 단자들(11, 12)에 각각 접속된다. 신호 패턴(203)은 제 1 신호 라인의 중간 부분(즉, 제 1 신호 라인의 양쪽 종단 사이의 부분)에서 신호 패턴들(201, 202)의 종단 사이에 위치하고, 각각의 신호 패턴(201, 202)과는 특정화된 절연 거리(specified insulation distance)로 분리된다. 도 6 및 도 7의 예들에서, 신호 패턴들(201-203)은 일정 폭(constant width)을 갖는 직선(straight line)의 형태이다. 제어 회로(6)를 위한 와이어링 패턴들 및 랜드들에 대해서는 아래에서 설명될 것이다.
스위치 회로(4)(제 1 스위치 회로)는 신호 단자들(11, 12) 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치들(41, 42)을 포함한다. 예를 들면, 반도체 스위치(41)(제 1 반도체 스위치)는, 드레인(D), 소오스(S), 및 게이트(G)를 갖고, 신호 패턴들(201, 203) 사이의 접속을 형성하거나 단절하는데 사용되는, 표면 실장 N 채널 MOSFET(surface mount N channel MOSFET)이다. 마찬가지로, 반도체 스위치(42)(제 2 반도체 스위치)는, 드레인(D), 소오스(S), 및 게이트(G)를 갖고, 신호 패턴들(202, 203) 사이의 접속을 형성하거나 단절하는데 사용되는, 표면 실장 N 채널 MOSFET이다. 특히, 스위치 회로(4)의 각각의 MOSFET은, 그것의 하부 표면(bottom surface)에 위치한 드레인(D)과, 그것의 상부 표면(top surface)에 위치한 소오스(S) 및 게이트(G)를 갖는다. 반도체 스위치들(41, 42)은 다이 본딩(die bonding)에 의해서, 신호 패턴들(203)의 앞서 언급된 종단들에 각각 실장됨에 의해, 그들의 두 드레인들은 신호 패턴들(203)의 종단에 각각 직접 접속된다. 반도체 스위치(41)의 소오스(S)는 적어도 하나의 본딩 와이어(411)를 통해 신호 패턴(201)과 접속된다. 반도체 스위치(42)의 소오스(S) 역시 적어도 하나의 본딩 와이어( 421)를 통해 신호 패턴(202)과 접속된다. 반도체 스위치들(41, 42)의 드레인들은 상호 접속되고, 그로 인해 스위치 회로(4)는 교류 전류 스위치(alternative current switch)(예를 들면, 고주파 전달 스위치(high frequency transmission switch))로서 사용될 수 있다.
제어 회로(6)(제 1 제어 회로)는 제어 IC들(61, 62)(제 1 및 제 2 제어 IC)을 포함한다. 도 6 및 도 7의 예에서, 제어회로(6)는, 발광 회로(light emitting circuit)(7) 및 제어 IC들(61, 62)로 구성된다.
발광회로(7)는 제어 입력 단자들(control input terminals)(701-704)(제 1 내지 제 4 제어 입력 단자), 혼성 필터들(composite filters)(73-76)(제 1 내지 제 4 혼성 필터), 및 발광 소자들(light emitting elements)(71, 72)(제 1 및 제 2 발광 소자)을 포함한다. 제어 입력 단자들(701, 702, 703, 704)은 와이어링 패턴들(221, 231, 241, 251)의 제 1 종단들에 각각 접속된다. 제어 IC(61) 및 발광 소자(71)는 광학적으로 서로 연결되도록 투명 수지 부재(transparent resin member)(미 도시됨)로 덮혀 있고, 투명 수지 부재는 광 차단 효과(light blocking effect)를 갖는 박막(thin film)으로 덮혀 있다. 마찬가지로, 제어 IC(62) 및 발광 소자(72)는 광학적으로 서로 연결되도록 투명 수지 부재로 덮혀 있고, 투명 수지 부재는 광 차단 효과를 갖는 박막으로 덮혀 있다.
혼성필터(73)는 소정의 차단 주파수(cut-off frequency) 보다 높은 주파수들을 감소시키도록 구성된 제 1 로우-패스 필터(first low-pass filter)이고, 이는, 예를 들면, 각각이 다른 차단 주파수를 갖는 로우-패스 필터들(731, 732)로 구성된다. 로우-패스 필터(731)의 제 1 및 제 2 종단은, 와이어링 패턴(221)의 제 2 종단(랜드)과 와이어링 패턴(222)의 제 1 종단(랜드)에 각각 접속된다. 로우-패스 필터(732)의 제 1 및 제 2 종단은, 와이어링 패턴(222)의 제 2 종단(랜드)과 와이어링 패턴(223)의 제 1 종단(랜드)에 각각 접속된다.
혼성필터(74)는 소정의 차단 주파수(cut-off frequency) 보다 높은 주파수들을 감소시키도록 구성된 제 2 로우-패스 필터(second low-pass filter)이고, 이는, 예를 들면, 각각이 다른 차단 주파수를 갖는 로우-패스 필터들(741, 742)로 구성된다. 로우-패스 필터(741)의 제 1 및 제 2 종단은, 와이어링 패턴(231)의 제 2 종단(랜드)과, 와이어링 패턴(232)의 제 1 종단(랜드)에 각각 접속된다. 로우-패스 필터(742)의 제 1 및 제 2 종단은, 와이어링 패턴(232)의 제 2 종단(랜드)과, 와이어링 패턴(233)의 제 1 종단(랜드)에 각각 접속된다.
혼성필터(75)는 소정의 차단 주파수(cut-off frequency) 보다 높은 주파수들을 감소시키도록 구성된 제 3 로우-패스 필터(third low-pass filter)이고, 이는, 예를 들면, 각각이 다른 차단 주파수를 갖는 로우-패스 필터들(751, 752)로 구성된다. 로우-패스 필터(751)의 제 1 및 제 2 종단은, 와이어링 패턴(241)의 제 2 종단(랜드)과, 와이어링 패턴(242)의 제 1 종단(랜드)에 각각 접속된다. 로우-패스 필터(752)의 제 1 및 제 2 종단은, 와이어링 패턴(242)의 제 2 종단(랜드)과, 와이어링 패턴(243)의 제 1 종단(랜드)에 각각 접속된다.
혼성필터(76)는 소정의 차단 주파수(cut-off frequency) 보다 높은 주파수들을 감소시키도록 구성된 제 4 로우-패스 필터(fourth low-pass filter)이고, 이는, 예를 들면, 각각이 다른 차단 주파수를 갖는 로우-패스 필터들(761, 762)로 구성된다. 로우-패스 필터(761)의 제 1 및 제 2 종단은, 와이어링 패턴(251)의 제 2 종단(랜드)과, 와이어링 패턴(252)의 제 1 종단(랜드)에 각각 접속된다. 로우-패스 필터(762)의 제 1 및 제 2 종단은, 와이어링 패턴(252)의 제 2 종단(랜드)과, 와이어링 패턴(253)의 제 1 종단(랜드)에 각각 접속된다.
발광 소자(71)는, 예를 들면 제어 입력 단자들(701, 702)로부터의 제 1 입력 신호(전류 신호)에 응답해서 발광하는 LED(light emitting diode)이다. 도 7의 예에서, 발광 소자(71)는 표면 실장 소자(surface mount device)이고, 발광 소자(71)의 애노드(anode) 및 캐소드(cathod)는 디바이스의 하부 및 상부 표면에 각각 위치한다. 발광 소자(71)는 다이 본딩(die bonding)에 의해 와이어링 패턴(223)의 제 2 종단에 형성된 랜드(224)에 실장되고, 그로 인해 발광 소자(71)의 애노드는 직접 랜드(224)에 접속된다. 발광 소자(71)의 캐소드는, 예를 들면 본딩 와이어(710)를 통해 와이어링 패턴(233)의 제 2 종단에 접속된다. 와이어링 패턴들(223, 233)(특히, 랜드(224))은 제어 IC(61) 부근에 위치된다.
발광 소자(72)는, 예를 들면 제어 입력 단자들(703, 704)로부터의 제 2 입력 신호(전류 신호)에 응답해서 발광하는 LED(light emitting diode)이다. 도 7의 예에서, 발광 소자(72)는 표면 실장 소자(surface mount device)이고, 발광 소자(72)의 애노드(anode) 및 캐소드(cathod)는 디바이스의 하부 및 상부 표면에 각각 위치한다. 발광 소자(72)는 다이 본딩(die bonding)에 의해 와이어링 패턴(243)의 제 2 종단에 형성된 랜드(244)에 실장되고, 그로 인해 발광 소자(72)의 애노드는 직접 랜드(244)에 접속된다. 발광 소자(72)의 캐소드는, 예를 들면 본딩 와이어(720)를 통해 와이어링 패턴(253)의 제 2 종단에 접속된다. 와이어링 패턴들(243, 253)(특히, 랜드(244))은 제어 IC(62) 부근에 위치된다.
제어 IC(61)는, 예를 들면, 발광 소자(71)로부터 광을 수신함에 의해 제어 입력 단자들(701, 702)로부터 제 1 입력 신호를 획득하는 수광 소자(light receiving element)를 포함한다. 제어 IC(61)는, 신호 패턴들(201, 203) 사이의 접속을 형성하거나 단절시키기 위해 제 1 입력 신호에 응답해서 반도체 스위치(41)를 제어하도록 구성된다. 바람직하게, 발광소자(71) 및 수광 소자는, 수광 소자의 수광 표면(light receiving surface)이 발광소자(71)의 발광 표면(light emitting surface)과 마주보도록 위치한다. 도 7의 예에서, 제어 IC(61)는 제 1 및 제 2 제어 출력 단자(611, 613)를 갖는다. 제 1 제어 출력 단자(611)는 본딩 와이어(412)를 통해 반도체 스위치(41)의 게이트에 접속된다. 제 2 제어 출력 단자(613)는 본딩 와이어(413)를 통해 신호 패턴(201)에 접속된다.
제어 IC(62)는, 예를 들면, 발광 소자(72)로부터 광을 수신함에 의해 제어 입력 단자들(703, 704)로부터 제 2 입력 신호를 획득하는 수광 소자(light receiving element)를 포함한다. 제어 IC(62)는, 신호 패턴들(202, 203) 사이의 접속을 형성하거나 단절시키기 위해 제 2 입력 신호에 응답해서 반도체 스위치(42)를 제어하도록 구성된다. 바람직하게, 발광소자(72) 및 수광 소자는, 수광 소자의 수광 표면(light receiving surface)이 발광소자(72)의 발광 표면(light emitting surface)과 마주보도록 위치한다. 도 7의 예에서, 제어 IC(62)는 제 1 및 제 2 제어 출력 단자(621, 623)를 갖는다. 제 1 제어 출력 단자(621)는 본딩 와이어(422)를 통해 반도체 스위치(42)의 게이트에 접속된다. 제 2 제어 출력 단자(623)는 본딩 와이어(423)를 통해 신호 패턴(202)에 접속된다.
예를 들면, 제어 IC들(61, 62)은, 종래 기술의 릴레이처럼 패키지(package) 내에 배치된 포토다이오드 어레이 및 충방전 회로(chatging and discharging circuit)를 포함한다. 만일 제어 IC(61)의 포토다이오드 어레이가 발광소자(71)로부터 광을 수신하여 광발전 파워(photovolatic power)를 발생하면, 제어 IC(61)의 충방전 회로는 제 1 및 제 2 제어 출력 단자(611, 613)를 통해 반도체 스위치(41)로 광발전 파워를 공급한다. 마찬가지로, 만일 제어 IC(62)의 포토다이오드 어레이가 발광소자(72)로부터 광을 수신하여 광발전 파워(photovolatic power)를 발생하면, 제어 IC(62)의 충방전 회로는 제 1 및 제 2 제어 출력 단자(621, 623)를 통해 반도체 스위치(42)로 광발전 파워를 공급한다. 따라서, 반도체 스위치들(41, 42)은 턴 온 된다. 만일 제어 회로(6)의 각각의 포토다이오드 어레이가 광발전 파워를 발생하지 않는다면, 제어 회로(6)의 각각의 충방전 회로는 반도체 스위치들(41, 42)의 각각의 게이트와 소오스 사이에서 전하(electric charge)를 방전한다. 그 결과, 반도체 스위치들(41, 42)은 턴 오프 된다.
본 발명의 제 2 실시예에 있어서, 도 7에 도시된 바와 같이, 제어 IC들(61, 62)은 다이 본딩에 의해 랜드들(21, 22)에 실장된다. 각각의 랜드(21, 22)는 각각의 제어 IC(61, 62)에 대응되는 크기를 갖는다. 절반 보다 크거나 같은 랜드(21)의 일부는, 신호 패턴들(201-203)(도 7에서 신호 패턴(201))의 일부에 속하고, 랜드(21)의 나머지 부분(21R)은 신호 패턴(201)의 측면에서 돌출된다. 그러나, 이것에 국한되지 않고, 모든 랜드(21)가 신호 패턴(201) 내에 속할 수 있다. 절반 보다 크거나 같은 랜드(22)의 일부는, 신호 패턴들(201-203)(도 7에서 신호 패턴(202))의 일부에 속하고, 랜드(22)의 나머지 부분(22R)은 신호 패턴(202)의 측면에서 돌출된다. 그러나, 이것에 국한되지 않고, 모든 랜드(22)가 신호 패턴(202) 내에 속할 수 있다.
제 2 실시예의 동작들이 설명된다. 만일 제 1 및 제 2 입력 신호가 제어 입력 단자들(701, 702) 및 제어 입력 단자들(703, 704)로 각각 제공되면, 발광소자들(71, 72) 각각이 발광하게 된다. 제어 IC(61)의 포토다이오드 어레이는 발광 소자(71)로부터 광을 수신하여, 광발전 파워를 발생한다. 제어 IC(62)의 포토다이오드 어레이는 발광 소자(72)로부터 광을 수신하여, 광발전 파워를 발생한다. 제어 IC(61)의 충방전 회로는 제 1 및 제 2 제어 출력 단자(611, 613)를 통해 대응되는 포토 다이오드 어레이로부터의 광발전 파워를 반도체 스위치(41)로 제공한다. 제어 IC(62)의 충방전 회로는 제 1 및 제 2 제어 출력 단자(621, 623)를 통해 대응되는 포토 다이오드 어레이로부터의 광발전 파워를 반도체 스위치(42)로 제공한다. 그로 인해, 반도체 스위치들(41, 42)이 턴 온 되고, 그 결과 신호 단자들(11, 12)이 전기적으로 접속된다.
만일 제 1 및 제 2 입력 신호가 제어 입력 단자들(701, 702)과 제어 입력 단자들(703, 704)로 제공되지 않는다면, 각각의 발광소자(71, 72)는 발광하지 않게 되고, 그 결과 제어 IC들(61, 62)의 각 포토다이오드 어레이는 광발전 파워를 발생하지 않게 된다. 이 경우, 제어 IC(61)의 충방전 회로는 반도체 스위치(41)의 게이트 및 소오스 사이의 전하를 방전한다. 제어 IC(62)의 충방전 회로는 또한 반도체 스위치(42)의 게이트 및 소오스 사이의 전하를 방전한다. 그것에 의하여 반도체 스위치들(41, 42)이 턴 오프 되고, 그 결과 신호 단자들(11, 12) 사이의 접속이 끊어지게 된다.
제 2 실시예에서, 제어 IC(61)는 제어 IC(61)에 대응되는 크기를 갖는 랜드(21)에 실장되고, 절반 보다 크거나 같은 랜드(21)의 일부는 신호 패턴(201)에 속한다. 마찬가지로, 제어 IC(62)는 제어 IC(62)에 대응되는 크기를 갖는 랜드(22)에 실장되고, 절반 보다 크거나 같은 랜드(22)의 일부는 신호 패턴(202)에 속한다. 따라서, 모든 랜드들(21, 22)이 스터브 (stub) 되는 것이 방지될 수 있고, 모든 랜드가 스터브 되는 종래 기술의 릴레이에 비해 반도체 릴레이의 고주파 특성이 개선될 수 있다.
도 8은 종래 기술의 릴레이와 제 2 실시예의 삽입 손실들(insertion losses)의 분석 결과를 보여준다. 도 8에서, "E"는 제 2 실시예에서의 제 1 신호 라인의 삽입 손실의 분석 결과이고, "F"는 종래의 릴레이에서 제 1 및 제 2 단자 사이의 신호 라인의 삽입 손실의 분석 결과이다. 각각의 분석은 대응되는 신호 라인 및 제어 IC만 갖는 구조에서 수행되었다. 종래 기술의 릴레이에서, 수광 칩이 실장되어 있는 모든 랜드가 스터브 되기 때문에, 도 8에 도시된 공진(resonance)이 유발되고, 그리고 공진 주파수 부근에서 삽입 손실이 증가한다. 따라서, 이용 가능한 주파수 대역(useable frequency band)이 감소 된다. 제 2 실시예에서, 랜드(21)의 일부가 신호 패턴(201) 내에 속하고 랜드(22)의 일부가 신호 패턴(202) 내에 포함되기 때문에, 도 8에 도시된 바와 같이 공명의 발생을 피할 수 있게 된다. 따라서, 제 2 실시예는 종래 기술의 릴레이보다 넓은 이용 가능한 주파수 대역을 가질 수 있다.
또한, 혼성 필터들(73, 74)이 제공되기 때문에, 제 1 실시예처럼 공명의 영향이 억제될 수 있다. 따라서, 삽입 손실이 줄어들 수 있고, 반도체 릴레이의 고주파 특성이 개선될 수 있다.
제 3 실시예
도 9는 본 발명의 제 3 실시예에 따른 반도체 릴레이를 보여준다. 반도체 릴레이는, 분기회로(3)로 특성화되고, 또한 제 1 실시예처럼 신호 단자들(11, 12, 13), 기판(2), 스위치 회로들(4, 5), 및 제어 회로들(6, 8)을 포함한다. 보다 명확히 하기 위한 목적으로, 같은 종류의 구성요소들에 대해 제 1 실시예와 동일한 참조번호들이 부여된다. 그러나, 이에 국한되지 않고, 제 3 실시예(즉, 분기회로(3) 및 절단부(cut)(200))의 형태는, 제 2 실시예에 적용될 수 있다.
스위치 회로(5)의 반도체 스위치들(51, 52)는 신호 패턴들(211, 212)의 종단들(랜드들(215, 216))에 각각 접속되고, 그것들의 두 드레인들은 랜드들(215, 216)에 각각 접속된다. 반도체 스위치(51)의 소오스(S)는, 예컨대 적어도 하나의 본딩 와이어(도 9의 와이어들(511, 512))를 통해 신호 패턴(213)과 접속된다. 반도체 스위치(52)의 소오스(S)는, 예컨대 적어도 하나의 본딩 와이어(도 9의 와이어들(521, 522))를 통해 신호 패턴(213)과 접속된다.
제어 회로(8)는 발광회로(9) 및 제어 IC(80)로 구성된다. 발광회로(9)는 제어 입력 단자들(901, 902)(도 2), 및 발광소자(90)를 포함한다. 발광소자(90)는 다이 본딩에 의해 와이어링 패턴(261)의 랜드(262)에 실장 되고, 그로 인해 발광소자(90)의 애노드가 랜드(262)에 직접 접속된다. 랜드(262)는 제어 회로(6)처럼 제어 IC(80)에 근접하게 위치한다. 발광소자(90)의 캐소드는, 예컨대 본딩 와이어(900)를 통해 와이어링 패턴(271)에 접속된다. 제어 IC(80)는, 제어 IC(60)처럼 제 1 제어 출력 단자들(801, 802)와 제 2 제어 출력 단자(803)를 갖는다. 제 1 제어 출력 단자들(801, 802)은 본딩 와이어들(512, 522)를 통해 반도체 스위치(51)의 게이트들(G)에 각각 접속된다. 제 2 제어 출력 단자(803)는 본딩 와이어(513)를 통해 신호 패턴(213)에 접속된다.
분기회로(3)는, 신호 패턴들(201, 202) 중 하나(도 9의 예에서, 신호 패턴(201))에서 분기점(divergence point)(30)에 연결된 혼성 필터(75)를 포함한다. 기판(2)은 신호 패턴들(201, 202) 사이에 위치한 신호 패턴(214)을 더 포함하고, 신호 패턴들(201, 212) 각각으로부터 분리된다. 신호 패턴(211)의 일부(적어도 랜드(215) 측면), 및 신호 패턴들(212-214)은, 동일한 직선상에 배치된다.
혼성필터(75)는 광대역 필터(wide band filter)를 구성하는 고주파 차단 필터(high cut filter)(751) 및 저주파 차단 필터(low cut filter)(752)를 포함한다. 각각의 필터(751, 752)는 표면 실장 소자이다. 고주파 차단 필터(751)의 제 1 및 제 2 종단은 신호 패턴들(212, 214)의 랜드들과 각각 접속된다. 저주파 차단 필터(752)의 제 1 및 제 2 종단은 신호 패턴들(214, 201)의 랜드들과 각각 접속된다. 예를 들면, 고주파 차단 필터(751) 및 저주파 차단 필터(752)는, 저주파 차단 필터(752)(하이-패스 필터)의 전송 대역(transmission band)이 고주파 차단 필터(751)(로우-패스 필터)의 차단 주파수(cut-off frequency)의 1.5∼3 배가 되도록 세팅된다. 도 9의 예에서의 신호 패턴(201)에서, 분기점(30)을 갖는 부분의 폭 "W1"은 분기점(30)을 갖지 않는 부분의 폭 "W2" 보다 좁다. 절단부(cut)(200)는, 신호 패턴(201)의 폭 "W2"을 폭 "W1"로 줄이기 위해 분기점(30)의 반대편 모서리에 형성된다.
따라서, 저주파 차단 필터(752)가 신호 패턴(201)의 분기점(30)에 직접 접속되기 때문에, 스터브를 형성할 수 있는 도전 패턴(conductive pattern)이 제거될 수 있다. 그 결과, 반도체 릴레이의 고주파 특성이 개선될 수 있다. 신호 패턴(201) 내에 분기점(30)을 갖는 부분의 임피던스(impedance)가 저주파 차단 필터(752)의 영향에 의해 줄어들더라도, 절단부(200)가 형성됨으로 인해 신호 패턴(201) 내에 임피던스의 불일치가 억제될 수 있다.
고주파 차단 필터(751) 및 저주파 차단 필터(752)로부터 혼성 필터(75)가 형성됨에 의해, 반도체 릴레이는 도 10에 도시된 넓은 주파수 대역(wide frequency band)을 가질 수 있게 된다. 도 10에서, "G", "H", 및 "I"는 각각 고주파 차단 필터(751), 저주파 차단 필터(752), 및 혼성 필터(75)의 필터 특성을 각각 보여준다.
만일 저주파 차단 필터(752) 및 고주파 차단 필터(751)가 신호 패턴들(212, 214)과 신호 패턴들(214, 201)에 각각 접속된다면, 고주파 차단 필터(751) 및 신호 패턴(214)이 스터브 되고 공진이 발생하게 된다. 이 경우, 공진 주파수는 저주파 차단 필터(752)의 차단 주파수보다 높고, 따라서 저주파 차단 필터(752)는 공진 주파수를 감소시키지 못하게 된다.
제 3 실시예에서, 고주파 차단 필터(751) 및 저주파 차단 필터(752)는 신호 패턴들(212, 214)과 신호 패턴들(214, 201)에 각각 접속된다. 따라서, 만일 저주파 차단 필터(752)와 신호 패턴(214)이 스터브 되어 공진이 발생한다면, 고주파 차단 필터(751)는 공진 주파수를 감소시킬 수 있다. 그 결과, 반도체 릴레이의 고주파 특성이 개선될 수 있다.
실시예에서, 스위치(4)는 하나의 반도체 스위치로 구성된다. 예를 들면, 도 3의 구성에서, 스위치들(41, 42) 중 하나가 제거되고, 제거된 반도체 스위치에 대응되는 두 개의 신호 패턴이 상호 접속된다. 이 경우, 하나의 반도체 스위치가 될 수 있으나, MOSFET, 예를 들면 바이폴라 프랜지스터(bipolar transistor)에 국한되지는 않는다. 마찬가지로, 스위치 회로(5)는 하나의 반도체 스위치로 구성될 수 있다.
이상에서 본 발명이 바람직한 실시예들에 대해 설명되었으나, 본 발명의 사상을 벗어나지 않는 범위 내에서 본 기술 분야의 통상의 지식을 가진 자에 의해 다양한 변경 및 변형이 가능하다.
11-13 : 신호단자 2 : 기판
3: 분기회로 4, 5 : 스위치 회로
6, 8 : 제어 회로 31 : 로우-패스 필터

Claims (12)

  1. 반도체 릴레이에 있어서:
    제 1 및 제 2 신호 단자;
    신호 라인을 형성하는 신호 패턴들과 랜드를 구비하고, 상기 신호 패턴들이 상기 제 1 및 제 2 신호 단자 사이에 서로 분리되어 위치된 기판;
    상기 신호 패턴들 사이의 접속을 형성하거나 단절하는데 사용되는 반도체 스위치를 구비하여 상기 제 1 및 제 2 신호 단자 사이의 상기 접속을 형성하거나 단절시키는 제 1 스위치 회로; 그리고
    상기 제 1 및 제 2 신호 단자 사이의 상기 접속을 형성하거나 단절시키기 위해 상기 제 1 스위치 회로를 제어하도록 구성된 제어 IC를 구비한 제어 회로를 포함하고,
    상기 제어 IC는 상기 랜드에 실장되고,
    상기 랜드는 상기 제어 IC에 대응되는 크기를 갖고,
    상기 랜드의 일부 또는 전체는 상기 신호 패턴들의 일부에 속하는 반도체 릴레이.
  2. 제 1 항에 있어서,
    상기 신호 패턴들은: 상기 제 1 신호 단자에 접속된 제 1 신호 패턴; 상기 제 2 신호 단자에 접속된 제 2 신호 패턴; 그리고 상기 신호 라인의 중간 부분에서 상기 제 1 및 제 2 신호 패턴의 종단 사이에 위치하고 상기 제 1 및 제 2 신호 패턴 각각으로부터 분리된 제 3 신호 패턴을 포함하고,
    상기 제 1 스위치 회로는: 상기 제 1 및 제 3 신호 패턴 사이의 상기 접속을 형성하거나 단절하는데 사용되는 제 1 반도체 스위치; 그리고 상기 제 2 및 제 3 패턴 사이의 상기 접속을 형성하거나 단절하는데 사용되는 제 2 반도체 스위치를 포함하고,
    상기 제어 IC는 상기 제 1 및 제 2 신호 패턴 사이의 상기 접속을 형성하거나 단절시키기 위해 상기 제 1 및 제 2 반도체 스위치를 제어하도록 구성되고,
    상기 랜드의 상기 일부가 상기 제 3 신호 패턴 내에 포함됨과 동시에 상기 랜드의 상기 나머지 부분이 상기 제 3 신호 패턴의 측면에서 돌출되는 반도체 릴레이.
  3. 제 2 항에 있어서,
    상기 제어 IC는 제 1 제어 출력 단자, 및 와이어를 통해 상기 제 3 신호 패턴에 접속된 제 2 제어 출력 단자를 포함하고,
    상기 제 1 및 제 2 반도체 스위치는 상기 제 1 및 제 2 신호 패턴의 상기 종단들에 각각 실장되고,
    각각의 상기 제 1 및 제 2 반도체 스위치는, 드레인, 소오스, 및 게이트를 갖는 표면 실장 N 채널 MOSFET이고,
    상기 제 1 및 제 2 반도체 스위치의 상기 드레인들은 상기 제 1 및 제 2 신호 패턴의 상기 종단들에 각각 직접 접속되고,
    상기 제 1 및 제 2 반도체 스위치의 상기 소오스들은 와이어들을 통해 상기 제 3 신호 패턴에 접속되고,
    상기 제 1 및 제 2 반도체 스위치의 상기 게이트들은 와이어들을 통해 상기 제 1 제어 출력 단자에 접속되는 반도체 릴레이.
  4. 제 2 항에 있어서,
    제 1 및 제 2 제어 입력 단자;
    상기 제 1 및 제 2 제어 입력 단자로부터의 입력 신호에 응답해서 발광하는 발광 소자;
    상기 제 1 제어 입력 단자와 상기 발광 소자의 일 종단 사이에 접속된 제 1 로우-패스 필터; 그리고
    상기 제 2 제어 입력 단자와 상기 발광 소자의 타 종단 사이에 접속된 제 2 로우-패스 필터를 더 포함하고,
    상기 제어 IC는 상기 발광 소자로부터 광을 수신함에 의해 상기 입력 신호를 획득하는 수광 소자를 구비하고, 상기 입력 신호에 응답해서 상기 제 1 및 제 2 반도체 스위치를 제어하도록 구성되는 반도체 릴레이.
  5. 제 1 항에 있어서,
    상기 신호 패턴들은: 상기 제 1 신호 단자에 접속된 제 1 신호 패턴; 상기 제 2 신호 단자에 접속된 제 2 신호 패턴; 그리고 상기 신호 라인의 중간 부분에서 상기 제 1 및 제 2 패턴의 상기 종단 사이에 위치하고, 상기 제 1 및 제 2 신호 패턴 각각으로부터 분리된 제 3 신호 패턴을 포함하고,
    상기 제 1 스위치 회로는: 상기 제 1 및 제 3 신호 패턴 사이의 상기 접속을 형성하거나 단절하는데 사용되는 제 1 반도체 스위치; 그리고 상기 제 2 및 제 3 신호 패턴 사이의 상기 접속을 형성하거나 단절하는데 사용되는 제 2 반도체 스위치를 포함하고,
    상기 제어 회로는 제 1 및 제 2 제어 IC를 포함하고, 상기 제 1 및 제 2 신호 패턴 사이의 상기 접속을 형성하거나 단절시키기 위해 상기 제 1 및 제 2 반도체 스위치를 제어하도록 구성되고,
    상기 제 1 제어 IC는 상기 제 1 및 제 3 신호 패턴 사이의 상기 접속을 형성하거나 단절시키기 위해 상기 제 1 반도체 스위치를 제어하도록 구성되고,
    상기 제 2 제어 IC는 상기 제 2 및 제 3 신호 패턴 사이의 상기 접속을 형성하거나 단절시키기 위해 상기 제 2 반도체 스위치를 제어하도록 구성되고,
    상기 기판은: 상기 제 1 제어 IC가 실장된 제 1 랜드; 그리고 상기 제 2 제어 IC가 실장된 제 2 랜드를 포함하고,
    상기 제 1 랜드의 일부는 상기 제 1 신호 패턴에 포함되고,
    상기 제 1 랜드의 나머지 부분은 상기 제 1 신호 패턴의 측면에서 돌출되고,
    상기 제 2 랜드의 일부는 상기 제 2 신호 패턴에 포함되고,
    상기 제 2 랜드의 나머지 부분은 상기 제 2 신호 패턴의 측면에서 돌출되는 반도체 릴레이.
  6. 제 5 항에 있어서,
    상기 각각의 제 1 및 제 2 제어 IC는 제 1 및 제 2 제어 출력 단자를 포함하고,
    상기 제 1 및 제 2 제어 IC의 상기 제 2 제어 출력 단자들은 와이어들을 통해 상기 제 1 및 제 2 신호 패턴에 각각 접속되고,
    상기 제 1 및 제 2 반도체 스위치는 상기 제 3 신호 패턴의 양쪽 종단들에 실장되고,
    상기 각각의 제 1 및 제 2 반도체 스위치는, 드레인, 소오스, 및 게이트를 갖는 표면 실장 N 채널 MOSFET이고,
    상기 제 1 및 제 2 반도체 스위치의 상기 드레인들은 상기 제 3 신호 패턴에 직접 접속되고,
    상기 제 1 및 제 2 반도체 스위치의 상기 소오스들은 와이어들을 통해 상기 제 1 및 제 2 신호 패턴에 각각 접속되고,
    상기 제 1 및 제 2 반도체 스위치의 상기 게이트들은 와이어들을 통해 상기 제 1 및 제 2 제어 IC의 상기 제 1 제어 출력 단자들에 각각 접속되는 반도체 릴레이.
  7. 제 5 항에 있어서,
    제 1, 제 2, 제 3, 및 제 4 제어 입력 단자;
    상기 제 1 및 제 2 제어 입력 단자로부터의 제 1 입력 신호에 응답해서 발광하는 제 1 발광 소자;
    상기 제 3 및 제 4 제어 입력 단자로부터의 제 2 입력 신호에 응답해서 발광하는 제 2 발광 소자;
    상기 제 1 제어 입력 단자와 상기 제 1 발광 소자의 일 종단 사이에 접속된 제 1 로우-패스 필터;
    상기 제 2 제어 입력 단자와 상기 제 1 발광 소자의 타 종단 사이에 접속된 제 2 로우-패스 필터;
    상기 제 3 제어 입력 단자와 상기 제 2 발광 소자의 일 종단 사이에 접속된 제 3 로우-패스 필터; 그리고
    상기 제 4 제어 입력 단자와 상기 제 2 발광 소자의 타 종단 사이에 접속된 제 4 로우-패스 필터를 더 포함하고,
    상기 제 1 제어 IC는 상기 제 1 발광소자로부터 상기 광을 수신함에 의해 상기 제 1 입력 신호를 획득하는 제 1 수광 소자를 포함하고, 상기 제 1 입력 신호에 응답해서 상기 제 1 반도체 스위치를 제어하도록 구성되고,
    상기 제 2 제어 IC는 상기 제 2 발광소자로부터 상기 광을 수신함에 의해 상기 제 2 입력 신호를 획득하는 제 2 수광 소자를 포함하고, 상기 제 2 입력 신호에 응답해서 상기 제 2 반도체 스위치를 제어하도록 구성된 반도체 릴레이.
  8. 제 2 항 내지 제 7항 중 어느 한 항에 있어서,
    제 3 신호 단자;
    상기 제 1 및 제 2 신호 패턴 중 하나에서 분기점에 접속된 로우-패스 필터를 구비한 분기회로; 그리고
    상기 분기 회로의 상기 로우-패스 필터와 상기 제 3 신호 단자 사이의 상기 접속을 형성하거나 단절하는데 사용되는 반도체 스위치를 구비하여 상기 제 3 신호 단자와 상기 분기점 사이의 상기 접속을 형성하거나 단절시키는 제 2 스위치 회로를 더 포함하는 반도체 릴레이.
  9. 제 8 항에 있어서,
    상기 분기 회로의 상기 로우-패스 필터는 표면 실장 소자이고 상기 분기점에 직접 실장되는 반도체 릴레이.
  10. 제 9 항에 있어서,
    상기 제 1 및 제 2 신호 패턴 중 하나에서 상기 분기점이 있는 부분의 폭은, 상기 분기점이 없는 부분의 폭 보다 좁은 반도체 릴레이.
  11. 제 2 항 내지 제 7항 중 어느 한 항에 있어서,
    제 3 신호 단자;
    상기 제 1 및 제 2 신호 패턴 중 하나에서 분기점에 접속된 혼성 필터를 구비한 분기회로; 그리고
    상기 혼성 필터와 상기 제 3 신호 단자 사이의 상기 접속을 형성하거나 단절하는데 사용되는 반도체 스위치를 구비하여 상기 제 3 신호 단자와 상기 분기점 사이의 상기 접속을 형성하거나 단절시키는 제 2 스위치 회로를 더 포함하고,
    상기 혼성 필터는 고주파 차단 필터 및 저주파 차단 필터로 구성되는 반도체 릴레이.
  12. 제 11 항에 있어서,
    상기 저주파 차단 필터는 상기 분기점에 접속되고; 그리고
    상기 고주파 차단 필터는 상기 저주파 차단 필터와 상기 제 2 스위치 회로 사이에 접속되는 반도체 릴레이.
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