KR20100103417A - 박막 반도체 장치, 전기 광학 장치, 및 전자 기기 - Google Patents

박막 반도체 장치, 전기 광학 장치, 및 전자 기기 Download PDF

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세이코 엡슨 가부시키가이샤
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Abstract

각 화소에 N형과 P형의 2개의 박막 트랜지스터를 형성 배치함으로써, 컨택트 홀의 형성수가 2개로부터 4개로 증가하여, 박막 트랜지스터의 평면적인 점유 면적이 커지게 된다. N형 박막 트랜지스터 NT의 드레인 영역 ND와 P형 박막 트랜지스터 PT의 드레인 영역 PD가 부분적으로 인접하도록, 또한, N형 박막 트랜지스터 NT의 소스 영역 NS와 P형 박막 트랜지스터 PT의 소스 영역 PS가 부분적으로 인접하도록, 각각 배치되어 있다. 드레인 영역 ND와 드레인 영역 PD의 인접 부분에 1개의 컨택트 홀(121)이 형성되어, 드레인 영역 ND와 드레인 영역 PD가, 동시에 신호선(12)과 전기적으로 접속되어 있다. 소스 영역 NS와 소스 영역 PS의 인접 부분에는, 1개의 컨택트 홀(291)이 형성되어, 소스 영역 NS와 소스 영역 PS가, 동시에 용량 전극(29)과 접속되어 있다.

Description

박막 반도체 장치, 전기 광학 장치, 및 전자 기기{THIN FILM SEMICONDUCTOR DEVICE, ELECTROOPTIC DEVICE, AND ELECTRONIC EQUIPMENT}
본 발명은, 박막 반도체 장치, 전기 광학 장치, 및 전자 기기에 관한 것으로, 특히 박막 트랜지스터의 구조에 관한 것이다.
최근, 하이비젼 등의 고정밀한 화상을 표시하는 경우가 많아지고, 예를 들면, 전자 기기로서의 프로젝터에서는, 전기 광학 장치로서의 액정 패널을 광 변조 소자(라이트 밸브)로서 이용하여, 고정밀한 화상을 표시하는 경우가 많아지고 있다.
라이트 밸브에 이용되는 액정 패널은, 석영 등을 기판으로서 사용하고, 화소 마다, 액정에 소정의 전압을 인가하여 액정 분자를 구동하기 위한 화소 회로로서, 박막 트랜지스터를 기판 상에 형성하고 있다. 그리고, 고정밀한 화상을 표시하기 위해서, 액정 패널의 표시 영역에 형성하는 화소수를 많게 하거나, 화상의 표시 계조수를 많게 하거나 하는 것이 행해진다. 따라서, 액정 패널에 형성된 박막 트랜지스터는, 1화소당의 전압 인가 시간이 짧아지는 고속 구동 상태로 되기 때문에, 표시하는 화상의 계조에 따른 전압을 단시간에 액정에 인가할 수 있는 고속 구동 성능을 갖는 것이 필요로 된다.
이와 같은 고속 구동에 대응하는 화소 회로에 이용하는 박막 트랜지스터로서, 예를 들면 특허 문헌 1에는, 채널이 N형과 P형인 양방의 박막 트랜지스터를 병렬로 접속하여 상보형의 회로(CMOS 회로라고도 부름)를 구성하는 기술이 개시되어 있다. 이와 같이 CMOS 회로로 함으로써, 고속 구동에 대응하는 화소 회로를 형성할 수 있는 것이 개시되어 있다.
[특허문헌1]일본특개평9-244068호공보
그러나, 각 화소에 채널이 N형과 P형인 2개의 박막 트랜지스터를 형성 배치 함으로써, 박막 트랜지스터의 반도체층에 접속되는 컨택트 홀의 형성수가 2개로부터 4개로 증가하여, 박막 트랜지스터의 평면적인 점유 면적이 커지게 된다. 이 때문에, 신호선의 간격 혹은 주사선의 간격을 좁게 할 수 없어, 신호선과 주사선에 의해 구획 형성되는 화소의 영역을 작게 하고 화소수를 많게 하여 고정밀한 화상을 표시하는 것이 곤란하게 된다고 하는 과제가 있다.
본 발명은, 전술한 과제의 적어도 일부를 해결하기 위해서 이루어진 것으로, 이하의 형태 또는 적용예로서 실현하는 것이 가능하다.
[적용예 1] 기판 상에, 채널이 N형인 박막 트랜지스터와, 채널이 P형인 박막 트랜지스터를 구비한 박막 반도체 장치로서, 상기 N형의 박막 트랜지스터의 소스 영역과 상기 P형의 박막 트랜지스터의 소스 영역이, 적어도 일부의 영역에서 서로 인접하여 배치됨과 함께, 상기 일부의 영역에 형성된 1개의 컨택트 홀을 통하여 제1 전극에 접속되고, 상기 N형의 박막 트랜지스터의 드레인 영역과 상기 P형의 박막 트랜지스터의 드레인 영역이, 적어도 일부의 영역에서 서로 인접하여 배치됨과 함께, 상기 일부의 영역에 형성된 1개의 컨택트 홀을 통하여 제2 전극에 접속되어 있는 것을 특징으로 한다.
통상적으로, 박막 트랜지스터의 각각에 대하여, 소스 영역과 소스 전극, 드레인 영역과 드레인 전극을 접속하는 컨택트 홀을 형성한다. 따라서, 4개의 컨택트 홀이 필요하다. 그러나, 이와 같은 구성으로 하면，2개의 박막 트랜지스터에서, 2개의 소스 영역과 소스 전극 사이의 전기적인 접속, 혹은, 2개의 드레인 영역과 드레인 전극 사이의 전기적인 접속을, 각각 1개의 컨택트 홀로 행할 수 있다. 따라서, 컨택트 홀의 증가가 억제되므로, 접속부의 면적을 작게 할 수 있어，2개의 박막 트랜지스터가 점유하는 면적을 작게 하는 것이 가능하게 된다. 이 결과, 화소수를 많게 하여 고정밀한 화상을 표시할 수 있다.
[적용예 2] 상기 박막 반도체 장치로서, 상기 기판 상에, 소정의 방향으로 연장되는 신호선과, 그 신호선과 교차하는 방향으로 병행하여 연장되는 제1 주사선 및 제2 주사선이, 각각 복수 형성되고, 상기 제1 전극 또는 상기 제2 전극 중 한쪽은, 상기 신호선과 상기 제1 주사선 및 상기 제2 주사선에 의해 구획된 영역에 형성된 단위 전극, 또는 그 단위 전극과 접속된 전극이고, 상기 제1 전극 또는 상기 제2 전극 중 다른 쪽은, 상기 신호선인 것을 특징으로 한다.
본 구성에 따르면, N형 및 P형의 상보형의 회로를 구성하는 박막 트랜지스터에 의해, 표시하는 화상의 계조에 따라서 신호선에 인가된 전압을, 단시간에 단위전극에 인가할 수 있으므로, 고속 구동에 대응하는 화소 회로를 형성하는 것이 가능하게 된다.
[적용예 3] 상기 박막 반도체 장치로서, 상기 N형의 박막 트랜지스터의 게이트 전극은 상기 제1 주사선과 전기적으로 접속되고, 상기 P형의 박막 트랜지스터의 게이트 전극은 상기 제2 주사선과 전기적으로 접속되며, 상기 N형의 박막 트랜지스터의 게이트 전극과 상기 P형의 박막 트랜지스터의 게이트 전극은, 상기 제1 주사선 또는 상기 제2 주사선이 연장되는 방향으로 오프셋되어 형성되어 있는 것을 특징으로 한다.
본 구성에 따르면, 게이트 전극이 제1 주사선 또는 제2 주사선의 법선 방향에서 대향하지 않으므로, 박막 트랜지스터의 제1 주사선 또는 제2 주사선의 법선 방향에서의 영역 길이를 작게 할 수 있다. 따라서, 2개의 박막 트랜지스터의 점유 영역을, 제1 주사선 또는 제2 주사선의 법선 방향에서 좁게 할 수 있으므로，이 법선 방향에 대한 화소수를 많게 할 수 있다.
[적용예4] 화소마다, 전압 혹은 전류가 인가되는 화소 전극을 갖고, 상기 전압 혹은 전류를 광학 변화로 변화시키는 전기 광학 변환에 의해 화상을 표시하는 전기 광학 장치로서, 상기 박막 반도체 장치를 구비하고, 상기 박막 반도체 장치에서의 상기 단위 전극을 상기 화소 전극으로서 형성한 것을 특징으로 한다.
본 구성에 따르면, 화소수가 많은 전기 광학 장치라도, 예를 들면, 신호선에 인가된 전압을 단시간에 화소 전극에 인가할 수 있다. 따라서, 고정밀한 화상을 표시하는 것이 가능하게 된다.
[적용예 5] 상기 전기 광학 장치로서, 상기 화소는, 표시색이 적색, 녹색, 청색 중 어느 하나이고, 상기 신호선의 연장 방향으로, 상기 표시색이 소정의 순서로 배열되도록 형성된 서브 화소인 것을 특징으로 한다.
본 구성에 따르면, 고정밀한 컬러 화상 표시가 가능한 액정 패널이 얻어진다.
[적용예 6] 상기 전기 광학 장치로서, 상기 화소 전극은, 광을 반사하는 반사 전극인 것을 특징으로 한다.
본 구성에 따르면, 고정밀한 화상을 표시하는 반사형 액정 패널이 얻어진다.
[적용예 7] 상기 전기 광학 장치로서, 상기 박막 반도체 장치를 한쪽의 기판으로 하고, 그 한쪽의 기판과 대향하도록 배치한 대향 기판을 다른 쪽의 기판으로 하여, 상기 한쪽의 기판과 상기 다른 쪽의 기판 사이에 액정층을 협지한 것을 특징으로 한다.
본 구성에 따르면, 고정밀한 화상을 표시할 수 있는 액정 패널이 얻어진다.
[적용예 8] 상기 전기 광학 장치를 구비한 전자 기기.
본 구성에 따르면, 고정밀한 화상을 표시하는 전자 기기를 제공할 수 있다.
도 1은 본 발명을 적용 실시한 박막 반도체 장치를 구비한 전기 광학 장치로서의 일 실시 형태로 되는 액정 패널을 도시하는 도면으로, (a)는 평면도, (b)는 단면도.
도 2는 액정 패널에서의 화소의 구동에 관한 회로 부분을 도시한 모식도.
도 3은 본 실시 형태에서의 화소 회로의 동작을 설명하는 도면으로, (a)는 초기의 전압 상태도, (b)는 도중의 전압 상태도.
도 4의 (a)는 본 실시 형태의 화소 회로의 형성 상태를 모식적으로 도시하는 평면도, (b)는 화소 회로의 주요한 단면을 모식적으로 도시하는 단면도.
도 5는 종래의 CMOS 회로를 포함하는 화소 회로의 형성 상태를 모식적으로 도시하는 평면도.
도 6은 박막 트랜지스터의 제조 방법 및 구성을 설명하는 도면.
도 7은 박막 트랜지스터의 제조 방법 및 구성을 설명하는 도면.
도 8은 박막 트랜지스터의 제조 방법 및 구성을 설명하는 도면.
도 9는 액정 패널을 탑재한 리어형 프로젝터의 모식도.
도 10은 제1 변형예로, 화소 회로의 형성 상태를 모식적으로 도시하는 평면도.
도 11은 제1 변형예로, 액정 패널에서의 화소의 구동에 관한 회로 부분을 도시한 모식도.
도 12는 제2 변형예로, 화소 회로의 형성 상태를 모식적으로 도시하는 평면도.
도 13은 제3 변형예로, 화소 회로의 주요한 단면을 모식적으로 도시하는 단면도.
이하 본 발명을, 실시 형태를 이용하여 설명한다. 또한, 이후의 설명에서 이용하는 도면은, 설명을 용이하게 하기 위해서 축척을 상이하게 하여 나타내고 있는 경우도 있어, 반드시 실제의 치수를 나타내는 것이 아닌 것은 물론이다.
<제1 실시 형태>
「전기 광학 장치」
도 1은 본 발명을 적용 실시한 박막 반도체 장치를 구비한 전기 광학 장치로서의 일 실시 형태로 되는 액정 패널이다. 도 1의 (a)는 본 실시 형태의 액정 패널을 도시하는 평면도, 도 1의 (b)는 도 1의 (a)의 A-A선을 따르는 단면도이다.
도시한 바와 같이, 본 실시 형태의 액정 패널(30)은, 석영 기판 등을 기재로 하는 소자 기판(31)에, 화소 전극(19)이 매트릭스 형상으로 배치되어 표시 영역(1)이 형성되어 있다. 표시 영역(1)의 주변에는, 데이터 신호 및 게이트 신호를 각각 출력 처리하는 신호선 구동 회로(22), 및 제1 주사선 구동 회로 GDn과 제2 주사선 구동 회로 GDp가 형성되어 있다. 또한, 소자 기판(31)에는 패드 영역(26), 입력 회로(23), 타이밍 제어 회로(24)가 설치되어 있다.
타이밍 제어 회로(24)는, 패드 영역(26)을 통하여 외부로부터 입력되어, 입력 회로(23)가 취득한 화상 데이터에 따른 화상 신호를, 신호선 구동 회로(22), 및 제1 주사선 구동 회로 GDn과 제2 주사선 구동 회로 GDp에 출력하여 제어한다. 그리고, 제1 주사선 구동 회로 GDn과 제2 주사선 구동 회로 GDp로부터는, 각각 주사선(25N)과 주사선(25P)에 순차적으로 게이트 신호가 출력되고, 신호선 구동 회로(22)로부터는 데이터 신호가 신호선(12)에 소정의 시간 간격으로 출력된다.
액정 패널(30)은, 도 1의 (b)에 도시한 바와 같이, 전술한 화소 전극(19)이나 신호선 구동 회로(22) 등의 회로 등이 형성된 소자 기판(31)과, 투명한 대향 전극(33)이 형성된 투명한 대향 기판(32)이, 일정 간격을 두고 배치되어 있다. 그리고, 주변을 시일재(35)로 밀봉한 간극 내에 VA(Vertical Alignment)형 등의 액정(34)이 충전되어 있다. 또한, 패드 영역(26)은, 외부로부터의 화상 데이터 등의 신호를 입력할 수 있도록, 시일재(35)의 외측에 배치되어 있다. 또한, 본 실시 형태에서는, 화소 전극(19)은 광을 반사하는 반사 전극이다.
그런데, 이와 같이 구성된 액정 패널(30)은, 신호선(12)에 공급되는 데이터 신호인 전압을, 화소 전극(19)마다 형성된 박막 트랜지스터의 스위칭 동작에 의해 화소 전극(19)에 인가한다. 그리고 공통 전위를 갖는 대향 전극(33)과의 사이에서 전계를 발생시켜, 액정(34)의 투과율을 변조하여 화상을 표시한다. 따라서, 액정 패널(30)에는, 화소 전극(19)과 대향 전극(33)에 대응하여 복수의 화소가 형성되게 된다.
여기서, 화소 전극(19)마다 형성되는 박막 트랜지스터에 대하여, 도 2를 이용하여 설명한다. 도 2는, 액정 패널(30)에서의 화소의 구동에 관한 회로(「화소 회로」라고도 칭함) 부분을 도시한 모식도이며, 도면 중 확대부는, 하나의 화소에 대한 화소 회로를 등가 회로로 도시한 회로도이다.
도시한 바와 같이, 화소는, 신호선(12)과 주사선(25N, 25P)으로 둘러싸여진 영역에 배치되어 있다. 또한, 각 화소는, 화소 전극(19)과, 채널 영역이 N형인 박막 트랜지스터(이후, 간단히 「N형 박막 트랜지스터」) NT, 및 채널 영역이 P형인 박막 트랜지스터(이후, 간단히 「P형 박막 트랜지스터」) PT를 각각 갖고 있다. 그리고, 전술한 바와 같이, 신호선(12)에는 신호선 구동 회로(22)로부터 출력되는 데이터 신호가 인가되고, 주사선(25N)에는 제1 주사선 구동 회로 GDn으로부터 출력되는 게이트 신호가 인가되고, 주사선(25P)에는 제2 주사선 구동 회로 GDp로부터 출력되는 게이트 신호가 인가된다. 이 때, 주사선(25N)에 인가되는 게이트 신호의 전위(전압)와, 주사선(25P)에 인가되는 게이트 신호의 전위(전압)는, 반대의 관계이며, 예를 들면 주사선(25N)이 「5V」이면 주사선(25P)이 「0V」이고, 주사선(25N)이 「0V」이면 주사선(25P)이 「5V」이다.
또한, 확대부에 도시한 바와 같이，1개의 화소에는, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT가 병렬로 접속되어 조합된 CMOS 회로를 스위칭 소자로 하는 화소 회로가 형성되어 있다. 그리고, 주사선(25N)은 N형 박막 트랜지스터 NT의 게이트 전극(25n)과, 주사선(25P)은 P형 박막 트랜지스터 PT의 게이트 전극(25p)과, 각각 접속되어 있다. 한편, 신호선(12)은, N형 박막 트랜지스터 NT의 드레인 영역 ND 및 P형 박막 트랜지스터 PT의 드레인 영역 PD와 접속되어 있다. 또한, N형 박막 트랜지스터 NT의 소스 영역 NS 및 P형 박막 트랜지스터 PT의 소스 영역 PS는, 화소에 대응하여 형성된 화소 용량 Cs의 한쪽의 전극과 화소 전극(19)에 접속되어 있다. 또한, 화소 용량 Cs의 다른 쪽의 전극은, 소자 기판(31)에서 공통 전위 LCCOM과 접속된다. 또한, 화소 전극(19)에 인가된 전압은, 공통 전위LCCOM을 갖는 대향 전극(33)과의 사이에서 소정의 전계를 발생하여 액정(34)에 인가한다. 따라서, 본 실시 형태의 소자 기판(31)은, 채널 영역이 P형인 박막 트랜지스터 PT와, 채널 영역이 N형인 박막 트랜지스터 NT를 구비한 청구항에 기재된 박막 반도체 장치로 되어 있다.
여기서, 본 실시 형태에서는, 상기한 바와 같이 N형 박막 트랜지스터 NT 및 P형 박막 트랜지스터 PT에서, 소스 영역과 드레인 영역을 정하고 있다. 이것은 설명의 형편상으로서, 주지와 같이, N형 박막 트랜지스터 NT 및 P형 박막 트랜지스터 PT에서, 소스 영역과 드레인 영역은, 이들 영역이 갖는 전위에 의해 정해지는 것인 것은 물론이다.
그런데, 본 실시 형태에서는, 액정 패널(30)은, 화소 전극(19)이 반사 전극인 반사형 패널이기 때문에, 화소 전극(19)이 화소 회로를 덮는 구성으로 된다. 따라서, 화소 전극(19)의 형성 영역의 전체 면적을 이용함으로써, 종래의 1T1C(1트랜지스터 1콘덴서)의 화소 회로가 아니라, CMOS 회로를 이용한 2T1C(2트랜지스터 1콘덴서)의 화소 회로를, 형성하는 것이 가능하게 된다. 이 결과, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT의 온 상태를 이용하여, 화소 용량 Cs에의 데이터 신호의 기입이 가능하게 되기 때문에, 이동도나 온 전류가 비교적 낮은 다결정 실리콘을 반도체층에 이용한 박막 트랜지스터를 사용하여도, 충분히 고속의 구동에 대응하는 것이 가능하게 된다.
구체적으로, 도 3을 이용하여, 고속 구동에 대응하는 본 실시 형태의 화소 회로의 동작을 설명한다. 여기서는, 예를 들면, 화소 용량 Cs 및 액정(34)의 전위가 「0V」인 상태에, 신호선(12)으로부터 데이터 신호 「5V」를 기입하는 경우를 상정한다. 또한, 여기서 사용하고 있는 N형 박막 트랜지스터 NT의 임계값을 「1V」, P형 박막 트랜지스터 PT의 임계값을 「-1V」로 한다.
우선, 도 3의 (a)에 도시한 바와 같이, 주사선(25N)을 「5V」, 주사선(25P)을 「0V」로 함으로써, N형 박막 트랜지스터 NT는, 소스 영역 NS(=0V)에 대하여 게이트 전극(25n)의 전위가, 주사선(25N)의 전위 「5V」로 된다. 이것은, 임계값 이상의 높은 전위이기 때문에 온 상태로 된다. 이에 의해 신호선(12)으로부터 화소 용량 Cs에의 신호의 기입이 행하여지고, 화소 용량 Cs의 전위는 「0V 」로부터 「5V」를 향하여 상승한다.
그렇게 하면，이 화소 용량 Cs의 전위가 상승함에 따라서, 소스 영역 NS와 게이트 전극(25n) 사이의 전위차가 작아져, 예를 들면, 도 3의 (b)에 도시한 바와 같이, 화소 용량 Cs의 전위가 「3V」까지 상승한 경우에는, 소스 영역 NS의 전위 「3V」에 대한 게이트 전극(25n)의 전위 「5V」와의 전위차는 「2V」로 된다. 이것은, 임계값 전위 「1V」에 가까운 전압이기 때문에, 이에 수반하여 N형 박막 트랜지스터 NT를 흐르는 전류는 감소한다. 즉, N형 박막 트랜지스터 NT에서는, 화소 용량 Cs의 전위가 상승함에 따라서, 화소 용량 Cs에의 데이터 신호의 기입 속도는 현저하게 저하된다.
한편, 병렬로 접속하고 있는 P형 박막 트랜지스터 PT에서는, 소스 영역 PS의 전위는, 화소 용량 Cs의 전위와 동일하여, 상술한 바와 같이 화소 용량 Cs의 전위가 「3V」까지 상승하면, 소스 영역 PS의 전위 「3V」를 기준으로 하였을 때의 게이트 전극(25p)의 전위는 「-3V」로 된다. 즉 화소 용량 Cs의 전위가 상승함으로써, P형 박막 트랜지스터 PT의 게이트 전극(25p)의 전위가 임계값 이상으로 되어, N형 박막 트랜지스터 NT 대신에, P형 박막 트랜지스터 PT가 온 상태로 되어, 신호선(12) 즉 드레인 영역 PD로부터 화소 용량 Cs에의 데이터 신호의 기입이 가능하게 된다.
가장 단순한 화소 회로 구성인 「1T1C」에서는, 소자수가 적기 때문에 면적이 작은 화소 회로가 가능하지만, 1개의 박막 트랜지스터의 온 상태부터 오프 상태까지를 이용하여 화소 용량 Cs에 데이터 신호의 기입을 행할 필요가 있어, 매우 높은 성능을 갖은 박막 트랜지스터가 아니면, 고속 구동에 대응할 수 없다. 이에 대하여, 본 실시 형태와 같이, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT를 병렬로 접속한 「2T1C」의 화소 회로에서는, 각각의 박막 트랜지스터의 온 상태를 사용하기 때문에, 다결정 실리콘막 등의 결정 결함을 포함하는 비교적 특성이 낮은 박막 트랜지스터를 이용하여도, 고속 구동이 가능하다.
그런데, 본 실시 형태에서는, N형의 박막 트랜지스터 NT와 P형의 박막 트랜지스터 PT를 병렬로 접속한 CMOS 회로의 점유 면적이 커지지 않도록 궁리하고 있다. 이렇게 함으로써, 예를 들면, 액정 패널(30)이 고정밀한 화상을 표시하기 위해서 화소 전극(19)의 면적이 적어지는 경우라도, 화소 전극(19)의 형성 영역 내에 CMOS 회로를 형성하는 것이 가능하게 된다.
본 실시 형태에서 형성된 CMOS 회로의 형성 상태를, 도 4를 이용하여 설명한다. 도 4의 (a)는, 본 실시 형태의 CMOS 회로를 포함하는 화소 회로의 형성 상태를 모식적으로 도시하는 평면도이다. 도 4의 (b)는, 도 4의 (a)에서의 E-E선을 따른 단면도로, CMOS 회로의 구성 부분을 포함하는 화소 회로의 주요한 단면을 모식적으로 도시하는 도면이다.
본 실시 형태에서는, 도 4의 (a)에 도시한 바와 같이, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT가 대향하도록 배치되어 있다. 상세하게는, N형 박막 트랜지스터 NT의 드레인 영역 ND와 P형 박막 트랜지스터 PT의 드레인 영역 PD가 부분적으로 인접하도록 배치되고, N형 박막 트랜지스터 NT의 소스 영역 NS와 P형 박막 트랜지스터 PT의 소스 영역 PS가 부분적으로 인접하도록 배치되어 있다.
그리고, 드레인 영역 ND와 드레인 영역 PD의 인접 부분에 1개의 컨택트 홀(121)이 형성되어, 드레인 영역 ND와 드레인 영역 PD가, 동시에 신호선(12)과 전기적으로 접속되어 있다. 또한, 소스 영역 NS와 소스 영역 PS의 인접 부분에는, 1개의 컨택트 홀(291)이 형성되어, 소스 영역 NS와 소스 영역 PS가, 동시에 화소 용량 Cs를 구성하는 한쪽의 용량 전극(29)과 전기적으로 접속되어 있다. 또한, 용량 전극(29)은, 컨택트 홀(191)을 통하여, 화소 전극(19)과 전기적으로 접속되어 있다.
단면적으로는, 도 4의 (b)에 도시한 바와 같이, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT는, 소자 기판(31)에서, 기재(10s) 상에 형성된 절연막(15) 상에 형성되고, 게이트 절연막(11)에 의해 덮어져 있다. 게이트 절연막(11) 상에는, 각각의 게이트 전극(25n, 25p)이 형성되고, 게이트 전극(25n, 25p) 상에는, 이들을 덮도록 층간 절연막(27)이 형성되어 있다. 그리고, 게이트 절연막(11)과 층간 절연막(27)을 관통하여 형성된 컨택트 홀(291)을 통하여, 층간 절연막(27) 상에 형성된 용량 전극(29)과, 소스 영역 NS 및 소스 영역 PS가 전기적으로 접속되어 있다. 따라서, 본 실시 형태에서는, 화소 전극(19)은, 청구항에 기재된 제1 전극 또는 제2 전극 중 한쪽에 상당한다.
용량 전극(29)은, 그 상에 형성된 절연층을 사이에 두고 형성된 공통 전위(LCCOM)를 갖는 공통 전극(28)과의 사이에서 화소 용량 Cs를 형성한다. 공통 전극(28) 상에는, 제2 층간 절연막(10)이 형성되고, 이 제2 층간 절연막(10) 상에 신호선(12)이 더 형성되어 있다. 신호선(12)은, 게이트 절연막(11)과 층간 절연막(27)과 제2 층간 절연막(10)을 관통하여 형성된 컨택트 홀(121)을 통하여, 드레인 영역 ND 및 드레인 영역 PD에 동시에 전기적으로 접속되어 있다. 따라서, 본 실시 형태에서는, 신호선(12)이, 청구항에 기재된 제1 전극 또는 제2 전극 중 다른 쪽에 상당한다.
신호선(12) 및 제2 층간 절연막(10) 상에는 제3 층간 절연막(13)이 형성되고, 제3 층간 절연막(13) 상에 화소 전극(19)이 형성되어 있다. 화소 전극(19)은, 공통 전극(28)과 평면적으로 겹치지 않는 위치로서, 절연층과 제2 층간 절연막(10) 및 제3 층간 절연막(13)을 관통하여 형성된 컨택트 홀(191)을 통하여, 층간 절연막(27) 상에 형성된 용량 전극(29)과 전기적으로 접속되어 있다.
이와 같이 구성함으로써, 2개의 박막 트랜지스터 NT, PT를 병렬 배치한 CMOS 회로 구성에서, 드레인 영역 ND 및 드레인 영역 PD와, 신호선(12) 사이의 전기적인 접속, 그리고, 소스 영역 NS 및 소스 영역 PS와 화소 전극(19) 사이의 전기적인 접속을, 각각 1개의 컨택트 홀로 행할 수 있다.
여기서, 비교예로서, 2개의 박막 트랜지스터 NT, PT를 갖는 경우에 대하여, 종래의 구성을 도 5를 이용하여 설명한다. 도 5는, 비교예로 되는 종래의 CMOS 회로를 포함하는 화소 회로의 형성 상태를 모식적으로 도시하는 평면도이다. 도시한 바와 같이, 2개의 박막 트랜지스터 NT, PT는 병렬 배치되고, 2개의 박막 트랜지스터 NT, PT의 소스 영역 및 드레인 영역의 각각에 대하여, 컨택트 홀을 형성하여 접속한다. 즉, 드레인 영역 ND와 신호선(12)을 접속하는 컨택트 홀(121n), 드레인 영역 PD와 신호선(12)을 접속하는 컨택트 홀(121p), 소스 영역 NS와 용량 전극(29)을 접속하는 컨택트 홀(291n), 소스 영역 PS와 용량 전극(29)을 접속하는 컨택트 홀(291p)을 각각 형성한다. 따라서, 종래는 합계 4개의 컨택트 홀을 형성할 필요가 있었다. 이 때문에, 컨택트 홀을 형성하기 위한 점유 영역이 커지게 되어, 각 전극간의 접속부의 점유 면적을 작게 할 수 없었다. 이 결과, CMOS 회로를 갖는 화소 회로가 점유하는 면적을 작게 할 수 없어, 주사선(25N)과 주사선(25P)의 간격SP가 넓어지게 되기 때문에, 화소의 고정밀화가 곤란하였다.
이에 대하여, 본 실시 형태는, 전술하는 바와 같이 2개의 드레인 영역 ND, PD 및 2개의 소스 영역 NS, PS에서, 각각 1개의 컨택트 홀에 의해 신호선(12) 및 용량 전극(29)(화소 전극(19))의 접속을 할 수 있다. 즉, 2개의 박막 트랜지스터 NT, PT에 대하여 필요한 컨택트 홀은 2개로 되기 때문에, 컨택트 홀을 형성하기 위한 점유 영역을 작게 할 수 있다. 따라서, CMOS 회로를 갖는 화소 회로가 점유하는 면적을 작게 할 수 있기 때문에, 예를 들면, 주사선(25N)과 주사선(25P)의 간격 SP를 좁게 형성함으로써, 화소의 고정밀화가 가능하게 된다.
「소자 기판(박막 반도체 장치)」
다음으로, 박막 반도체 장치로서 기능하는 본 실시 형태의 소자 기판(31)에 대하여, 형성되는 박막 트랜지스터의 제조 방법에 대하여 설명함과 함께, 그 구성에 대해서도 도 6∼도 8을 이용하여 설명한다.
우선 도 6의 (a)에 도시한 바와 같이, 기재(10s)(예를 들면, 두께 1.1㎜ 정도의 석영 기판)를 준비하고, 그 상에 기초로 되는 절연막(예를 들면 산화실리콘막)(15)을 플라즈마 CVD(기상 화학 성장)법으로 퇴적 형성한다.
다음으로, 도 6의 (b)에 도시한 바와 같이, 절연막(15) 상의 전체면에, 반도체층으로서의 실리콘막(20)을 퇴적 형성한다. 구체적으로는, 퇴적 방법으로서, 감압 기상 화학 성장법(LPCVD법)이나, 플라즈마 CVD법이며, 막 두께는 50㎚∼70㎚ 정도이다.
다음으로, 실리콘막(20)을 결정화하거나, 결정화한 실리콘막(20)에 대하여 산소 플라즈마 조사를 행하거나, 산소 플라즈마의 조사에 의해 형성된 산화실리콘막을 제거하는 등의 소정의 전처리를 행한다. 이 전처리에 의해, 패터닝 시에 실리콘막(20)의 에칭을 안정적으로 실시할 수 있음과 함께, 후술하는 게이트 절연막형성 시에, 실리콘막(20)과의 사이에 양호한 계면을 형성할 수 있다. 그 후, 도 6의 (c)에 도시한 바와 같이, 포토리소그래피법을 이용하여 소정의 형상(도 4의 (a) 참조)의 실리콘막(20P)으로 패터닝한다. 원래부터, 소정의 형상은, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT가 연결되어 있는(연속하고 있는) 형상이다.
다음으로, 도 6의 (d)에 도시한 바와 같이, 패터닝된 실리콘막(20P) 상에, 게이트 절연막으로서 열산화막(110)을 형성한다. 형성 방법은, 800℃ 내지 1000℃의 온도에서 실리콘막(20P)의 표면을 산화시켜, 열산화막을 형성함으로써 행한다. 이 방법에 의해, 전술한 전처리에서의 산화실리콘막 제거 후의 실리콘막(20P)의 표면 부분이 산화되어, 양호한 실리콘막과 게이트 절연막의 계면을 형성하는 것이 가능하게 된다.
또한, 본 실시 형태에서는, 열산화막(110)의 형성 외에, 도 6의 (e)에 도시한 바와 같이, 또한 플라즈마 CVD법 등에 의해, 산화실리콘막(111)을 퇴적하여 게이트 절연막(11)을 형성한다. 다결정의 실리콘막을 장시간 열산화한 경우, 실리콘막 표면에 다수의 볼록부가 형성되어, 게이트 절연막의 내압이 저하되는 경우가 있다. 따라서, 비교적 단시간의 열산화 공정에서 양호한 계면을 형성하고, 그 후에 산화실리콘막을 퇴적하여, 원하는 두께의 게이트 절연막(11)을 형성하는 것이 바람직하다. 여기서는, 930℃에서 10분간 정도의 열산화에 의해 막 두께 약 10㎚의 열산화막(110)을 형성한 후, 막 두께 15㎚의 산화실리콘막(111)을 CVD법에 의해 퇴적 함으로써, 막 두께 25㎚의 게이트 절연막(11)을 형성한다.
다음으로, 도 7의 (a)에 도시한 바와 같이, 게이트 절연막(11) 상에, 도전성막을 퇴적, 패터닝함으로써 게이트 전극(25n, 25p)을 형성한다. 도전성막의 재료로서는, 예를 들면, 불순물을 도프한 다결정 실리콘이나 탄탈(Ta) 등의 금속을 이용할 수 있고, 이들 재료는, 예를 들면 CVD법이나 스퍼터링법에 의해 성막할 수 있다. 또한, 게이트 전극(25n, 25p)의 패터닝 시에, 이 게이트 전극(25n)과 게이트 전극(25p)과 접속되는 주사선(25N)과 주사선(25P)도 동시에 패터닝하여도 된다.
다음으로, 도 7의 (b) 및 도 7의 (c)에 도시한 바와 같이, 포토레지스트 PR 및 게이트 전극(25n, 25p)을 마스크로 하여, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT의 각각의 게이트 전극(25n, 25p)의 양측의 실리콘막(20P) 내에 불순물을 주입하여, N형 박막 트랜지스터 NT의 저농도 불순물 영역(20Na), 및 P형 박막 트랜지스터 PT의 저농도 불순물 영역(20Pa)을 형성한다. 덧붙여서 말하면, 여기서는, N형 박막 트랜지스터 NT에서는 인(P)을, P형 박막 트랜지스터 PT에서는 붕소(B) 등의 불순물을 1×1012∼1×1013/㎠ 정도의 농도로 주입한다.
다음으로, 도 7의 (d)에 도시한 바와 같이, 예를 들면, 게이트 전극(25n, 25p)의 측벽에 형성한 사이드월막(도시 생략)을 마스크로 하여, N형 박막 트랜지스터 NT에서는 인(P)을, P형 박막 트랜지스터 PT에서는 붕소(B) 등의 불순물을 1×1015/㎠ 정도의 농도로 주입하여, N형 박막 트랜지스터 NT의 고농도 불순물 영역(소스, 드레인 영역)(20Nb), 및 P형 박막 트랜지스터 PT의 고농도 불순물 영역(소스, 드레인 영역)(20Pb)을 형성한다. 또한, 상기 불순물은, 원하는 형상의 포토레지스트막 등을 마스크로 하여 주입하여도 된다. 또한, 게이트 전극(25n, 25p)을 마스크로 경사 이온 주입법 등을 이용하여, 고농도 불순물 영역(20Nb, 20Pb) 및 저농도 불순물 영역(20Na, 20Pa)을 형성하여도 된다.
이상의 공정에 의해, LDD(Lightly Doped Drain) 구조를 갖는 N형 및 P형의 박막 트랜지스터 NT, PT가 형성된다. 그리고, 형성된 N형 및 P형의 박막 트랜지스터 NT, PT는, 일부의 영역에서 각각의 고농도 불순물 영역(20Nb, 20Pb)이 인접하여 형성된다. 즉, N형 및 P형의 박막 트랜지스터 NT, PT는, 소스 영역과 드레인 영역이 서로 일부의 영역에서 인접하여 형성된다. 또한, 저농도 불순물 영역(20Na)간, 및 저농도 불순물 영역(20Pa)간의 영역이, 각각, N형 박막 트랜지스터 NT의 채널 영역(20Nc), 및 P형 박막 트랜지스터 PT의 채널 영역(20Pc)으로 된다.
다음으로, 도 8의 (a)에 도시한 바와 같이, 게이트 전극(25n, 25p) 상에, 층간 절연막(27)을 퇴적 형성한다. 층간 절연막(27)으로서는, 예를 들면, 산화실리콘막을 PECVD(Plasma Enhanced CVD)법으로 300㎚ 정도 퇴적한다. 이 후, 예를 들면, 850° 정도의 열처리를 실시하여, 불순물 영역(20Na, 20Pa, 20Nb, 20Pb) 내의 불순물을 활성화시킨다.
다음으로, 도 8의 (b)에 도시한 바와 같이, 층간 절연막(27) 상에, 화소 용량 Cs를 형성하는 용량 전극(29)과 공통 전극(28)을 형성한다. 구체적으로는, 우선 층간 절연막(27)과 게이트 절연막(11)을 에칭하여, 인접하는 고농도 불순물 영역(20Nb, 20Pb)에 걸치도록 공통의 컨택트 홀(291)을 형성한다. 이 때, 인접하는 고농도 불순물 영역(20Nb)과 고농도 불순물 영역(20Pb) 사이에서, 불순물이 겹쳐서 주입되거나, 불순물이 주입되지 않은 영역이 형성되거나 하는 경우가 있다. 이와 같은 경우를 고려하여, 컨택트 홀(291)은, 확실하게 고농도 불순물 영역(20Nb)과 고농도 불순물 영역(20Pb)에 걸치도록 형성하도록 한다. 즉, 컨택트 홀(291)은, 도 4의 (a)에서 대략 정방형으로 도시하고 있지만, 신호선(12)을 따르는 방향으로, 가늘고 길게 형성하는 것이 바람직하다.
그리고, 컨택트 홀(291) 내를 포함하는 층간 절연막(27) 상에 도전성막을 퇴적하고, 패터닝함으로써 용량 전극(29)을 형성한다. 이 결과, 용량 전극(29)과 전기적으로 접속된 고농도 불순물 영역(20Nb)이 N형 박막 트랜지스터 NT의 소스 영역 NS로 되고, 고농도 불순물 영역(20Pb)이 P형 박막 트랜지스터 PT의 소스 영역 PS로 된다. 또한, 도전성막으로서는, 예를 들면, 알루미늄(AL)이나 텅스텐(W) 등의 금속을 이용하여, 스퍼터링법 등을 이용하여 성막할 수 있다. 그 후, 화소 용량 Cs를 더 형성하기 위해서, 용량 전극(29) 상의 일부에, 산화실리콘막이나 질화실리콘막 등의 절연막을 CVD법에 의해, 또한 이 상에, 알루미늄(AL)이나 텅스텐(W) 등의 금속을 이용하여, 스퍼터링법 등을 이용하여 공통 전극(28)을, 각각 성막하여 형성한다.
다음으로, 도 8의 (c)에 도시한 바와 같이, 신호선(12)을 형성한다. 구체적으로는, 우선 공통 전극(28) 및 층간 절연막(27) 상에 제2 층간 절연막(10)을, 예를 들면 PECVD법으로 산화실리콘막을 500㎚ 정도 퇴적하여 형성한다. 그 후, 제2 층간 절연막(10), 층간 절연막(27) 및 게이트 절연막(11)을 에칭하여, 인접하는 고농도 불순물 영역(20Nb, 20Pb)에 걸치도록 공통의 컨택트 홀(121)을 형성한다. 이 때, 인접하는 고농도 불순물 영역(20Nb)과 고농도 불순물 영역(20Pb) 사이에서, 불순물이 겹쳐서 주입되거나, 불순물이 주입되지 않은 영역이 형성되거나 하는 경우가 있다. 이와 같은 경우를 고려하여, 컨택트 홀(121)은, 확실하게 고농도 불순물 영역(20Nb)과 고농도 불순물 영역(20Pb)에 걸치도록 형성하도록 한다. 즉, 컨택트 홀(121)은, 도 4의 (a)에서 대략 정방형으로 도시하고 있지만, 신호선(12)을 따르는 방향으로, 가늘고 길게 형성하는 것이 바람직하다.
그리고, 컨택트 홀(121) 내를 포함하는 제2 층간 절연막(10) 상에 도전성막을 퇴적하고, 패터닝함으로써 신호선(12)을 형성한다. 이 결과, 신호선(12)과 전기적으로 접속된 고농도 불순물 영역(20Nb)이 N형 박막 트랜지스터 NT의 드레인 영역 ND로 되고, 고농도 불순물 영역(20Pb)이 P형 박막 트랜지스터 PT의 드레인 영역 PD로 된다. 따라서, 화소 용량 Cs에 기입하는 데이터 신호(전압)는, 이 신호선(12)으로부터 각각의 박막 트랜지스터에 인가된다.
다음으로, 도 8의 (d)에 도시한 바와 같이, 화소 전극(19)을 형성한다. 구체적으로는, 신호선(12) 및 제2 층간 절연막(10) 상에 제3 층간 절연막(13)을, 예를 들면 PECVD법으로 산화실리콘막을 600㎚ 정도 퇴적하여 형성한다. 그 후, 제3 층간 절연막(13), 층간 절연막(27) 및 절연막을 에칭하여, 컨택트 홀(191)을 형성한다. 그리고, 컨택트 홀(191) 내를 포함하는 제3 층간 절연막(13) 상에 도전성막을 퇴적하고, 패터닝함으로써 화소 전극(19)을 형성한다.
화소 전극(19)은, 예를 들면, 본 실시 형태와 같이 액정 패널(30)이 반사형 패널인 경우에는, 알루미늄(AL) 등의 높은 반사율을 갖는 금속을 사용하고, 스퍼터링법 등을 이용하여 성막할 수 있다. 또한，이 화소 전극(19) 상에는, 폴리이미드나 무기 재료로 이루어지는 배향막(도시 생략)이 형성되지만, 화소 전극(19)의 부식을 방지하기 위해서 산화실리콘막이나 질화실리콘막 등(도시 생략)이 화소 전극(19) 상에 형성되는 경우도 있다. 원래부터, 이 화소 전극(19)의 전위와 대향 전극(33)(도 1 참조)의 공통 전위 사이의 전위차가, 액정(34)에 인가되어, 화상이 표시된다.
전술한 바와 같이, 본 실시 형태의 반도체 장치로서의 소자 기판(31)은, CMOS 회로를 구성하는 2개의 박막 트랜지스터 NT, PT에서, 일부가 대향하여 인접하는 위치에 배치된 드레인 영역과 소스 영역을 걸치도록, 공통의 컨택트 홀(121, 291)을 형성함으로써, 형성하는 컨택트 홀은 2개로 된다. 이 결과, 2개의 박막 트랜지스터 NT, PT가 점유하는 영역의 면적은 작게 억제되는 것이다.
「전자 기기」
다음으로, 본 실시 형태의 전기 광학 장치로서의 액정 패널(30)을 구비한 전자 기기의 일 실시예를, 도 9를 이용하여 설명한다. 도 9는, 액정 패널(30)을 탑재한 리어형 프로젝터의 모식도이다.
본 실시 형태의 리어형 프로젝터(230)는, 액정 패널(30)을 반사형의 라이트 밸브(LV)로서 이용하고 있다. 구체적으로는, 광원(231)으로부터 공급되는 광을 반사 시에 화소 전극(19)에 인가되는 전위에 따라서 변조하여, 화상 정보를 제공한다. 그리고, 액정 패널(30)을 반사한 광은, 광학계(232)에 의해 그 광속이 제어되고, 반사경(233)과 반사경(234)에 의해 반사된 후 스크린(235) 상에 결상하여 화상을 표시한다.
리어형 프로젝터(230)에서는, 텔레비전 등과 마찬가지로 동화상을 표시하기 위해서 고속 응답성이 요구된다. 또한, 고정밀한 화상을 표시하기 위해서 1개의 화소의 점유 면적을 작게 할 필요가 있다. 따라서, CMOS 회로 구성이면서 점유 면적을 작게 억제한 본 실시 형태의 액정 패널(30)을 이용함으로써, 우수한 고속 응답성을 유지하면서 고정밀한 화상 표시를 행할 수 있는 리어형 프로젝터(230)를 제공할 수 있다.
<제2 실시 형태>
이상, 제1 실시 형태를 설명해 왔지만, 제1 실시 형태와 동일한 도면에 기초하여 다른 관점에서 CMOS 회로를 포함하는 화소 회로의 형성 상태를 설명한다.
본 실시 형태에서도, 도 4의 (a)에 도시한 바와 같이, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT를 구성하는 반도체층이 고리 형상으로 일체로 형성되어 있다. 상세하게는, N형 박막 트랜지스터 NT와 P형 박막 트랜지스터 PT의 한쪽의 경계측을 드레인 영역(드레인 영역 ND와 드레인 영역 PD), 다른 쪽의 경계측을 소스 영역(소스 영역 NS와 소스 영역 PS)으로 하고 있다.
그리고, 드레인 영역 ND와 드레인 영역 PD의 경계 부분에 1개의 컨택트 홀(121)이 형성되어, 드레인 영역 ND와 드레인 영역 PD가, 동시에 신호선(12)과 전기적으로 접속되어 있다. 또한, 소스 영역 NS와 소스 영역 PS의 경계 부분에는, 1개의 컨택트 홀(291)이 형성되어, 소스 영역 NS와 소스 영역 PS가, 동시에 화소 용량 Cs를 구성하는 한쪽의 용량 전극(29)과 전기적으로 접속되어 있다. 또한, 용량 전극(29)은, 컨택트 홀(191)을 통하여, 화소 전극(19)과 전기적으로 접속되어 있다.
그 밖의 구성은, 제1 실시 형태와 마찬가지이기 때문에 설명을 생략한다.
이상, 본 발명의 실시 형태에 대하여 실시예에 의해 설명하였지만, 본 발명은 이러한 실시예에 전혀 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위 내에서 다양한 형태로 실시할 수 있는 것은 물론이다. 이하, 변형예를 들어 설명한다.
<제1 변형예>
상기 실시 형태에서는, 소자 기판(31)에서 형성된 2개의 박막 트랜지스터 NT, PT의 배치 위치는, 도 4의 (a)에 도시한 바와 같이, 게이트 전극(25n)과 게이트 전극(25p)이 대향하는 위치이었다. 이 때문에, 제조상의 변동을 고려하여 게이트 전극(25n)과 게이트 전극(25p)이 접촉하지 않도록 게이트 전극간의 간격을 확보할 필요가 있다. 또한, 게이트 전극(25n, 25p)과 실리콘막(20P)의 어긋남을 고려하기 때문에, 실리콘막(20P)에서의 2개의 박막 트랜지스터 NT, PT에 상당하는 영역간의 거리 K는 큰 값으로 되게 된다. 이 결과, 주사선(25N)과 주사선(25P)의 간격을 좁히는 것이 곤란하였다.
따라서, 제1 변형예로서, 게이트 전극(25n)과 게이트 전극(25p)이 대향하지 않도록 배치함으로써, 주사선(25N)과 주사선(25P)의 간격을 좁게 할 수 있도록 하여도 된다. 본 변형예를 도 10을 이용하여 설명한다. 도 10은, 상기 실시 형태에서의 도 4의 (a)에 대응하는 도면으로, CMOS 회로를 포함하는 화소 회로의 형성 상태를 모식적으로 도시하는 평면도이다. 따라서, 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 있다.
도시한 바와 같이, 본 변형예에서는, 게이트 전극(25n)과 게이트 전극(25p)을, 주사선(25)이 연장되는 방향으로 오프셋함으로써, 서로 대향하지 않는 어긋난 위치에 형성한다. 이렇게 함으로써, 게이트 전극의 형성 위치는, 제조상의 변동에서 대향하는 게이트 전극과의 접촉을 고려할 필요가 없어, 실리콘막(20P)과의 제조상의 변동에서 접촉하지 않는 위치까지 근접 배치할 수 있다. 이 결과, 도시한 바와 같이, 2개의 박막 트랜지스터의 형성 영역간의 간극 K는 좁게 할 수 있으므로, 주사선간에서의 화소 회로의 점유 면적, 즉 화소 전극(19)의 주사선간의 거리 SP를 작게 할 수 있다.
이와 같은 배치를 갖는 본 변형예에 따르면, 도 11에 도시한 바와 같은 화소구성이 가능하다. 여기서, 도 11은, 상기 실시 형태에서의 도 2에 대응한 도면으로, 액정 패널(30)에서의 화소의 구동에 대한 회로 부분을 도시한 모식도이다. 따라서, 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 있다.
도시한 바와 같이, 본 변형예에서는, 신호선(12)을 따르는 방향으로 배열되는 3개의 화소를, 각각 적색(R), 녹색(G), 청색(B)의 서브 화소로 하고, 이 3개의 서브 화소에 의해, 1개의 화소를 구성하는 경우를 도시하는 도면이다. 구체적으로는, 본 변형예에서는, 대향 기판(32)(도 1 참조)에, 화소 전극(19)과 평면적으로 겹치는 위치로서, 신호선(12)의 연장 방향으로, 적색(R), 녹색(G), 청색(B)이 소정의 순서로 반복하여 병치된 색 필터가 형성되어 있다. 따라서, 본 변형예의 배치에 따르면, 주사선(25N)과 주사선(25P)의 간격을 좁게 할 수 있기 때문에, 신호선(12)을 따라서 배열되는 3개의 서브 화소에 의해 구성된 1화소의 형상을, 화상을 표시하는 데에 바람직한 정방형으로 하면서, 그 신호선(12)을 따르는 간격이 넓어지지 않도록 억제할 수 있다. 이 결과, 소형이어도 고정밀한 컬러 화상의 표시를 행할 수 있는 액정 패널(30)을 제조하는 것이 가능하게 된다.
<제2 변형예>
상기 실시 형태에서는, 액정 패널(30)은 반사형의 패널인 것으로 하였지만, 반드시 이에 한하지 않고, 화소 영역이 광을 투과하는 투과형이나, 화소 영역이 광을 반사하는 반사 영역과 투과하는 투과 영역의 쌍방을 갖는 반투과 반사형의 패널인 것으로 하여도 된다. 본 변형예의 일례로서, 액정 패널(30)이 투과형의 패널인 경우에 대하여, 도 12를 이용하여 설명한다. 도 12는, 상기 실시 형태에서의 도 4의 (a)에 대응하는 도면으로, CMOS 회로를 포함하는 화소 회로의 형성 상태를 모식적으로 도시하는 평면도이다. 따라서, 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 있다.
도시한 바와 같이, 주사선(25N)과 주사선(25P)은 인접하여 병행 형성되고, CMOS 회로를 포함하는 화소 회로가 형성된 영역에서, 상기 실시 형태와 마찬가지로 화소 회로를 사이에 두도록 배선되어 있다. 본 변형예에서는, 컨택트 홀(191)을 통하여 용량 전극(29)과 전기적으로 접속되는 화소 전극(19)은, 투명 전극(예를 들면 산화 인듐 주석(ITO))이다. 원래부터, 본 변형예에서는, 소자 기판(31)의 기재(10s)는 투명 기판으로 형성되고, 화소 전극(19)의 영역에, 광이 투과하는 투과 영역으로서의 화소 영역이 형성된다. 그리고, 이 화소 영역 이외의 영역은, 통상 블랙 매트릭스 등의 차광막에 의해 덮여진 차광 영역으로 되어 있다.
본 변형예에서는, 화소 회로에서의 CMOS 회로의 점유 영역을 작게 억제할 수 있으므로, 화소 영역 이외의 차광 영역을 작게 할 수 있다. 이 결과, 투과 영역에 대한 차광 영역의 면적 비율을 작게 하여 화소의 개구율을 향상시킬 수 있으므로, 고정밀로 밝은 표시를 행하는 액정 패널을 제공하는 것이 가능하게 된다.
<제3 변형예>
상기 실시 형태에서는, 2개의 박막 트랜지스터 NT, PT의 구조가, 게이트 전극(25n, 25p)이 실리콘막(20P)에 대하여, 기재(10s)와 반대측에 위치하는 소위 톱 게이트형의 박막 트랜지스터인 것으로서 설명하였지만, 이에 한하는 것이 아닌 것은 물론이다. 예를 들면, 게이트 전극(25n, 25p)이 실리콘막(20P)에 대하여, 기재(10s)측에 위치하는 소위 보텀 게이트형의 박막 트랜지스터인 것으로 하여도 된다. 본 변형예를 도 13에 도시하였다. 도 13은, 상기 실시 형태에서의 도 4의 (b)에 대응하는 도면으로, CMOS 회로의 구성 부분을 포함하는 화소 회로의 주요한 단면을 모식적으로 도시하는 단면도이다. 따라서, 동일한 구성 요소에 대해서는 동일한 부호를 붙이고 있다.
도시한 바와 같이, 본 변형예의 소자 기판(31a)은, 기재(10s) 상에 게이트 전극(25n, 25p)을 형성한다. 그 후, 게이트 전극(25n, 25p) 및 기재(10s) 상에 게이트 절연막(11)을 형성하고, 그 상에 실리콘막(20P)을 형성하는 것이다. 이후, 2개의 박막 트랜지스터 NT, PT에 대한 형성 처리는, 전술한 실시 형태와 마찬가지이다. 이와 같이 형성함으로써, 상기 실시 형태와 마찬가지로, 접속부로서 2개의 컨택트 홀(291, 121)만을 갖는 CMOS 회로는, 그 점유 면적이 작아지므로, 고속으로의 동작이 가능하고, 고정밀한 화상 표시를 행할 수 있는 투과형의 액정 패널을 실현할 수 있다. 또한, 본 변형예에서, 게이트 전극(25n, 25p)을 마스크로 하여 반도체막에 불순물을 주입할 수 없기 때문에, 게이트 전극(25n, 25p)을 대체하는 마스크를 준비하여 주입하도록 하면 된다.
<그 밖의 변형예>
상기 실시 형태에서는, 전자 기기로서, 리어형의 프로젝터(230)에 전기 광학 장치로서의 액정 패널(30)을 탑재하는 것으로 하여 설명하였지만, 이에 한하는 것이 아닌 것은 물론이다. 예를 들면, 전자 기기로서 프론트형의 프로젝터이어도 된다. 혹은, 휴대 전화, 비디오 카메라, 표시 기능을 갖는 팩시밀리 장치, 디지털 카메라의 파인더, 휴대형 TV, DSP 장치, PDA, 전자 수첩, 전광 게시판, 선전 광고용 디스플레이, IC 카드 등의 전자 기기에도 적용할 수 있다. 원래부터, 이들 전자 기기에는, 상기 변형예와 같이 투과형의 액정 패널을 채용하는 것도 가능하다.
또한, 상기 실시 형태에서, 박막 반도체 장치로서 소자 기판(31)을 예시하여 설명하였지만, 상기 설명으로부터 명백해지는 바와 같이, 박막 반도체 장치는, CMOS 회로를 구성하는 2개(혹은 2개 이상)의 박막 트랜지스터가 형성된 기판이면, 이것에 포함된다. 예를 들면, 박막 반도체 장치는, 유기 EL 표시 장치의 소자 기판으로 할 수도 있다. 또한, 특히 유기 EL 표시 장치의 경우에는, 표시하는 화상에 따른 전류를 화소 전극에 대하여 흘리는 전류 구동이 행하여지는 경우가 있지만, 이 경우에 대해서도, 상기 실시 형태의 박막 반도체 장치를 적용할 수 있는 것은 물론이다.
1 : 표시 영역
10 : 제2 층간 절연막
10s : 기재
11 : 게이트 절연막
12 : 신호선
15 : 절연막
19 : 화소 전극
20 : 실리콘막
20Na : 저농도 불순물 영역
20Nb : 고농도 불순물 영역
20Nc : 채널 영역
20P : 실리콘막
20Pa : 저농도 불순물 영역
20Pb : 고농도 불순물 영역
20Pc : 채널 영역
22 : 신호선 구동 회로
23 : 입력 회로
24 : 타이밍 제어 회로
25 : 주사선
25N : 주사선
25P : 주사선
26 : 패드 영역
27 : 층간 절연막
28 : 공통 전극
29 : 용량 전극
30 : 액정 패널
31 : 소자 기판
31a : 소자 기판
32 : 대향 기판
33 : 대향 전극
34 : 액정
35 : 시일재
110 : 열산화막
111 : 산화실리콘막
121 : 컨택트 홀
191 : 컨택트 홀
230 : 리어형 프로젝터
231 : 광원
232 : 광학계
233 : 반사경
234 : 반사경
235 : 스크린
291 : 컨택트 홀
NT : N형 박막 트랜지스터
PT : P형 박막 트랜지스터

Claims (9)

  1. 기판 상에,
    채널이 N형인 박막 트랜지스터와, 채널이 P형인 박막 트랜지스터를 구비한 박막 반도체 장치로서,
    상기 N형의 박막 트랜지스터의 소스 영역과 상기 P형의 박막 트랜지스터의 소스 영역이, 적어도 일부의 영역에서 서로 인접하여 배치됨과 함께, 상기 일부의 영역에 형성된 1개의 컨택트 홀을 통하여 제1 전극에 접속되고,
    상기 N형의 박막 트랜지스터의 드레인 영역과 상기 P형의 박막 트랜지스터의 드레인 영역이, 적어도 일부의 영역에서 서로 인접하여 배치됨과 함께, 상기 일부의 영역에 형성된 1개의 컨택트 홀을 통하여 제2 전극에 접속되어 있는 것을 특징으로 하는 박막 반도체 장치.
  2. 제1항에 있어서,
    상기 기판 상에, 소정의 방향으로 연장되는 신호선과, 그 신호선과 교차하는 방향으로 병행하여 연장되는 제1 주사선 및 제2 주사선이, 각각 복수 형성되고,
    상기 제1 전극 또는 상기 제2 전극 중 한쪽은, 상기 신호선과 상기 제1 주사선 및 상기 제2 주사선에 의해 구획된 영역에 형성된 단위 전극, 또는 그 단위 전극과 접속된 전극이고,
    상기 제1 전극 또는 상기 제2 전극 중 다른 쪽은, 상기 신호선인 것을 특징으로 하는 박막 반도체 장치.
  3. 제2항에 있어서,
    상기 N형의 박막 트랜지스터의 게이트 전극은 상기 제1 주사선과 전기적으로 접속되고, 상기 P형의 박막 트랜지스터의 게이트 전극은 상기 제2 주사선과 전기적으로 접속되고,
    상기 N형의 박막 트랜지스터의 게이트 전극과 상기 P형의 박막 트랜지스터의 게이트 전극은, 상기 제1 주사선 또는 상기 제2 주사선이 연장되는 방향으로 오프셋되어 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
  4. 화소마다, 전압 혹은 전류가 인가되는 화소 전극을 갖고, 상기 전압 혹은 전류를 광학 변화로 변화시키는 전기 광학 변환에 의해 화상을 표시하는 전기 광학 장치로서,
    제2항 또는 제3항의 박막 반도체 장치를 구비하고,
    상기 박막 반도체 장치에서의 상기 단위 전극을 상기 화소 전극으로서 형성한 것을 특징으로 하는 전기 광학 장치.
  5. 제4항에 있어서,
    상기 화소는, 표시색이 적색, 녹색, 청색 중 어느 하나이고, 상기 신호선의 연장 방향으로, 상기 표시색이 소정의 순서로 배열되도록 형성된 서브 화소인 것을 특징으로 하는 전기 광학 장치.
  6. 제4항 또는 제5항에 있어서,
    상기 화소 전극은, 광을 반사하는 반사 전극인 것을 특징으로 하는 전기 광학 장치.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 박막 반도체 장치를 한쪽의 기판으로 하고, 그 한쪽의 기판과 대향하도록 배치한 대향 기판을 다른 쪽의 기판으로 하여, 상기 한쪽의 기판과 상기 다른 쪽의 기판 사이에 액정층을 협지한 것을 특징으로 하는 전기 광학 장치.
  8. 제4항 내지 제7항 중 어느 한 항의 전기 광학 장치를 구비한 전자 기기.
  9. 기판 상에,
    채널이 N형인 박막 트랜지스터와, 채널이 P형인 박막 트랜지스터를 구비한 박막 반도체 장치로서,
    상기 N형의 박막 트랜지스터의 소스 영역과 상기 P형의 박막 트랜지스터의 소스 영역이, 적어도 일부의 영역에서 서로 인접하여 배치됨과 함께, 상기 일부의 영역에 형성된 1개의 컨택트 홀을 통하여 제1 전극에 접속되고,
    상기 N형의 박막 트랜지스터의 드레인 영역과 상기 P형의 박막 트랜지스터의 드레인 영역이, 적어도 일부의 영역에서 서로 인접하여 배치됨과 함께, 상기 일부의 영역에 형성된 1개의 컨택트 홀을 통하여 제2 전극에 접속되고,
    상기 N형의 박막 트랜지스터와 상기 P형의 박막 트랜지스터를 구성하는 반도체층은 고리 형상으로 일체로 형성되어 있는 것을 특징으로 하는 박막 반도체 장치.
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