KR20100094455A - 성능이 향상된 광 코팅된 반도체 디바이스 및 관련 제조 방법 - Google Patents
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Abstract
본 발명은 향상된 성능의 광 코팅된 반도체 디바이스 및 그 다양한 제조 방법의 다양한 실시예를 개시하고 반도체 디바이스의 표면 위에 저 밀도, 저 굴절율 재료의 제1 층을 증착하는 단계; 상기 반도체 디바이스의 코팅면 위에 저 밀도, 저 굴절율 재료 및 고 밀도, 고 굴절율 재료의 교호층을 포함하는 다층 광 코팅을 증착하는 단계; 상기 저 밀도, 저 굴절율 재료의 제1 층의 적어도 일부를 노출시키기 위해 교호 다층 광 코팅의 일부를 선택적으로 어블레이팅하는 단계; 및 상기 반도체 디바이스의 적어도 일부를 노출시키기 위해 상기 저 밀도, 저 굴절율 재료의 제1 층의 일부를 선택적으로 어블레이팅하는 단계;를 포함한다.
Description
본 발명은 2007년 12월 12일에 출원된 미국 특허 출원 61/007,494호에 대해 우선권주장을 하고 있고, 그 전체 내용은 여기에 언급되어 통합되어 있다.
현재, 많은 중요한 애플리케이션에 대해 튜닝된 스펙트럼 성능을 갖는 반도체 광전자 장치에 대한 요구가 꾸준히 증가하고 있다. 예를 들어, 도 1은 전형적인 실리콘 기반 광전압 검출기의 응답도를 도시한 그래프이다. 도시된 바와 같이, 실리콘 기반 광전압 검출기는 약 200nm 내지 약 1200nm의 대략 선형성 스펙트럼 응답도를 가지고 있다. 대조적으로, 도 2는 약 720nm 내지 약 820nm의 입사광의 좁은 파장 대역을 선택적으로 검출하도록 튜닝되거나 구성된 동일한 광전압 검출기의 스펙트럼 응답도를 도시하고 있다.
또 다른 예에서, 도 3은 발광 다이오드(LED)의 스펙트럼 출력의 하나의 예를 도시하고 있다. 대조적으로, 도 4는 도 3에 도시된 실리콘 기반 LED의 스펙트럼 출력이 보다 좁은 스펙트럼 범위를 출력하도록 튜닝될 수 있음을 도시하고 있다. 현재, 수많은 애플리케이션은 높은 정밀도 바이오메디컬 형광 애플리케이션 및/또는 다른 중용한 제조 및 제어 애플리케이션을 위해 사용된 것을 포함하는 수많은 애플리케이션의 광전자 컴포넌트의 정밀한 스펙트럼 튜닝을 요구하고 있다.
수많은 방법은 스펙트럼 튜닝된 광전자 디바이스를 생성하도록 시도되어 왔다. 예를 들어, 도 5에 도시된 바와 같이, 하나의 이전의 디바이스는 반도체 디바이스(1)의 하우징(3)의 외부에 장착된 광코팅된 글래스 컴포넌트(5)를 통합한다. 대안으로, 도 6은 디바이스 하우징(9)내에 위치된 검출기 디바이스(11)를 갖고 있는 디바이스(7)의 하나의 실시예를 도시한다. 도시된 바와 같이, 광코팅된 글래스 필터 디바이스(13)는 검출기 디바이스(11) 근방의 하우징(9)내에 위치되어 있다. 전형적인 광코팅된 글래스 디바이스는 적어도 하나의 다층 박막 광 간섭 코팅이 적용된 글래스 또는 글래스형상 광 투명한 기판(예를 들어, Schott Borofloat, BK-7, fused silica 등)으로 구성되어 있다. 예를 들어, 자주 다층 광 간섭 코팅은 낮은 굴절율 및 높은 굴절율을 갖는 교호 층의 물질을 포함한다. 이러한 광 박막 코팅을 생성하기 위해 수많은 방법이 존재하지만, 비교적 적은 코팅 프로세스가 고정밀도 애플리케이션에 필요한 막 구조 및 밀도를 달성한다. 예를 들어, 관행적으로 증착된 광 박막(예를 들어, SiO2, HfO2, Ta2O5등과 같은 열 또는 전자 빔 증발 산소 기반 재료)은 대기 수분의 흡수 및 배출을 허용하는 원주형이고 다공성을 갖는 마이크로 형태를 갖고 있다. 다층 박막의 효과적인 굴절율은 스펙트럼 시프트 및 불안정성을 유발할 수 있는, 이러한 수분 인트랩먼트의 결과로서 변화될 수 있다. 많은 중요한 기기 애플리케이션에 대해, 이것은 광 정밀도의 엄청난 손실을 가져올 수 있다. 따라서, 대안의 당업 코팅 프로세스는 이러한 수분 침투를 차단하는 수단으로서 박막을 밀도화하는 쪽으로 진행된다. 이와 같이, 다층 광 간섭 코팅은 고저 굴절율의 재료의 교호 층을 포함하고, 이러한 고저 굴절율의 재료는 고밀도 재료이다. 이러한 프로세스는 반응성 이온 플레이팅, 이온 보조 전자-빔 증발, 이온-빔 스퍼터링, 마그네트론 스퍼터링, 및 플라즈마 강화 CVD를 포함한다.
현 광 박막 다층 증착 기술(예를 들어, 이온 플레이팅, 이온-빔 스퍼터링, 마그네트론 스퍼터링, 이온-어시스티드 전자 빔 증착, CVD등)이 고 밀도의 광 코팅을 생성하기 위한 필요를 충족시키지만, 다수의 단점이 존재한다. 예를 들어, 이러한 프로세스는 반도체 표면상의 직접 증착된 광 코팅으로서 사용되기 위한 이상적인 구성을 제공하지는 않는다. 보다 구체적으로, 현 증착 기술은 이러한 디바이스의 성능을 열화시킬 수 있는 원치않는 과도한 필름 스트레스를 갖고 있는 과밀화된 광 코팅을 생성한다. 또한, 이러한 높이 과밀화된 광 코팅 필름은 일단 이러한 코팅이 인가되면 추가 프로세스(예를 들어, 에칭)에 대해 불가능하지는 않을 지라도 어렵다.
따라서, 상기의 관점에서, 환경적으로 안정하지만 해로운 스트레스를 최소화할 수 있고, 단순한, 논 대미징 그리고 제조가능한 사후 증착 에칭 프로세스를 허용하는, 한 반도체 웨이퍼 디바이스 또는 재료상의 광 코팅을 생성할 수 있는 다층 광 박막 코팅 박막에 필요가 계속되고 있다.
본 발명은 향상된 성능의 광 코팅된 반도체 디바이스 및 그 다양한 제조 방법의 다양한 실시예를 도시하고 있다. 종래의 디바이스와 달리, 여기에 개시된 디바이스는 저 밀도, 저 굴절율 제1 층 및 여기에 적용된 다층 광 코팅을 갖는 반도체 웨이퍼 또는 본체를 포함한다. 하나의 실시예에서, 다층 광 코팅은 저 밀도, 저 굴절율 광 재료 및 고 밀도, 고 굴절율 광 재료의 교호층을 포함한다. 종래의 디바이와 달리, 저 밀도, 저 굴절율 재료를 고 밀도, 고 굴절율 재료와 협동하여 포함함으로써, 성능 특성을 열화시키지 않고 추가 처리할 수 있는 광 코팅된 반도체 디바이스를 제공할 수 있다.
하나의 실시예에서, 본 발명은 광 코팅된 반도체 디바이스 제조 방법에 관한 것이고, 반도체 디바이스의 표면 위에 저 밀도, 저 굴절율 재료의 제1 층을 증착하는 단계; 상기 반도체 디바이스의 코팅면 위에 저 밀도, 저 굴절율 재료 및 고 밀도, 고 굴절율 재료의 교호층을 포함하는 다층 광 코팅을 증착하는 단계; 상기 저 밀도, 저 굴절율 재료의 제1 층의 적어도 일부를 노출시키기 위해 교호 다층 광 코팅의 일부를 선택적으로 어블레이팅(ablate)하는 단계; 및 상기 반도체 디바이스의 적어도 일부를 노출시키기 위해 상기 저 밀도, 저 굴절율 재료의 제1 층의 일부를 선택적으로 어블레이팅하는 단계;를 포함한다.
또 다른 실시예에서, 본 발명은 광 코팅된 반도체 디바이스 제조 방법에 관한 것이고, 반도체 디바이스의 표면 위에 저 밀도, 저 굴절율 재료의 제1 층을 증착하는 단계; 상기 반도체 디바이스의 코팅면 위에 저 밀도, 저 굴절율 재료 및 고 밀도, 고 굴절율 재료의 교호층을 포함하는 다층 광 코팅을 증착하는 단계; 상기 저 밀도, 저 굴절율 재료의 제1 층의 적어도 일부를 노출시키기 위해 물리적 어블레이팅 프로세스를 사용하여 교호 다층 광 코팅의 일부를 선택적으로 어블레이팅하는 단계; 및 상기 반도체 디바이스의 적어도 일부를 노출시키기 위해, 제어된 화학적 에칭 프로세스를 사용하여 상기 저 밀도, 저 굴절율 재료의 제1 층의 일부를 선택적으로 어블레이팅하는 단계;를 포함한다.
또 다른 실시예에서, 본 발명은 광 코팅이 선택적으로 적용된 반도체 디바이스에 관한 것이고, 적어도 제1 표면을 갖는 적어도 하나의 반도체 웨이퍼; 상기 반도체 웨이퍼의 상기 제1 표면에 적용된 저 밀도, 저 굴절율 광 재료의 제1 층; 상기 저 밀도, 저 굴절율 재료의 제1 층에 적용된 다층 광 코팅;을 포함하고, 상기 다층 광 코팅은 저 밀도, 저 굴절율 재료 및 고 밀도, 고 굴절율 재료의 교호 층을 포함한다.
향상된 성능 광 코팅된 반도체 디바이스의 실시예의 다른 특징 및 장점은 다음의 상세한 설명으로부터 명백해질 것이다.
다양한 향상된 성능 광 코팅된 반도체 디바이스는 다음의 도면에 의해 보다 상세하게 설명될 것이다.
도 1은 전형적인 실리콘 기반 광전압 검출기의 파장 응답도를 도시한 그래프,
도 2는 약 720nm 내지 약 820nm의 입사광의 좁은 파장 대역을 선택적으로 검출하기 위해 튜닝되거나 구성된 도 1의 광전압 검출기의 파장 응답도를 도시한 그래프,
도 3은 전형적인 실리콘 기반 발광 다이오드의 파장 투과율을 도시한 그래프,
도 4는 광의 좁은 파장 대역을 출력하도록 선택적으로 튜닝된 도 3에 도시된 전형적인 실리콘 기반 발광 다이오드의 파장 투과율을 도시한 도면,
도 5는 디바이스 본체의 외부에 장착된 광 코팅된 글래스 컴포넌트를 갖고 있는 광전자 디바이스의 하나의 실시예를 대략 도시한 도면,
도 6은 디바이스 본체의 외부에 장착된 광 코팅된 글래스 컴포넌트를 갖고 있는 광전자 디바이스의 하나의 실시예를 대략 도시한 도면,
도 7은 저밀도, 저 굴절율 재료의 제1 층이 적용되고, 이러한 제1층에 다층 광 코팅이 적용된 디바이스 본체를 갖고 있는 향상된 반도체 디바이스의 하나의 실시예의 측면도,
도 8은 다수의 검출기 영역이 형성된 반도체 디바이스의 대안의 실시예의 사시도,
도 9는 다수의 검출기 영역이 형성된 반도체 디바이스의 또 다른 실시예의 사시도,
도 10은 여기에 개시된 프로세스를 사용하여 제조된 반도체 디바이스의 예에 적용된 광 코팅의 반사 특성을 대략 도시한 도면,
도 11은 여기에 개시된 프로세스를 사용하여 제조된 반도체 디바이스의 예에 적용된 고아 코팅의 투과율을 도시한 도면.
도 1은 전형적인 실리콘 기반 광전압 검출기의 파장 응답도를 도시한 그래프,
도 2는 약 720nm 내지 약 820nm의 입사광의 좁은 파장 대역을 선택적으로 검출하기 위해 튜닝되거나 구성된 도 1의 광전압 검출기의 파장 응답도를 도시한 그래프,
도 3은 전형적인 실리콘 기반 발광 다이오드의 파장 투과율을 도시한 그래프,
도 4는 광의 좁은 파장 대역을 출력하도록 선택적으로 튜닝된 도 3에 도시된 전형적인 실리콘 기반 발광 다이오드의 파장 투과율을 도시한 도면,
도 5는 디바이스 본체의 외부에 장착된 광 코팅된 글래스 컴포넌트를 갖고 있는 광전자 디바이스의 하나의 실시예를 대략 도시한 도면,
도 6은 디바이스 본체의 외부에 장착된 광 코팅된 글래스 컴포넌트를 갖고 있는 광전자 디바이스의 하나의 실시예를 대략 도시한 도면,
도 7은 저밀도, 저 굴절율 재료의 제1 층이 적용되고, 이러한 제1층에 다층 광 코팅이 적용된 디바이스 본체를 갖고 있는 향상된 반도체 디바이스의 하나의 실시예의 측면도,
도 8은 다수의 검출기 영역이 형성된 반도체 디바이스의 대안의 실시예의 사시도,
도 9는 다수의 검출기 영역이 형성된 반도체 디바이스의 또 다른 실시예의 사시도,
도 10은 여기에 개시된 프로세스를 사용하여 제조된 반도체 디바이스의 예에 적용된 광 코팅의 반사 특성을 대략 도시한 도면,
도 11은 여기에 개시된 프로세스를 사용하여 제조된 반도체 디바이스의 예에 적용된 고아 코팅의 투과율을 도시한 도면.
도 7은 성능이 향상된 반도체 디바이스의 하나의 실시예를 도시하고 있다. 도시된 바와 같이, 반도체 디바이스(40)는 적어도 하나의 다층 광 코팅(48)이 적용된 적어도 하나의 반도체 디바이스 본체(42)를 포함한다. 예를 들어, 하나의 실시예에서, 반도체 디바이스(40)는 원하는 파장에서 광 신호를 검출하도록 구성된 단일 검출기 칩 또는 디바이스를 포함한다. 대안의 실시예에서, 반도체 디바이스(40)는 반도체 기판 위에 형성된 다수의 검출기 칩, 디바이스, 또는 영역을 포함한다(도 8 및 도 9 참조). 도시된 실시예에서, 광 코팅(48)은 디바이스 본체(42)의 제1 표면(44)에 적용된다. 선택적으로, 이러한 광 코팅(48)은 디바이스 본체(42)의 다수의 표면에 적용될 수 있다. 예를 들어, 광 코팅(48)은 디바이스 본체(42)의 제1 표면(44), 제2 표면(46) 및/또는 양 표면(44, 46)에 선택적으로 적용될 수 있다.
다시 도 7에서, 하나의 실시예에서, 광 코팅(48)은 저 굴절율을 갖는 재료(50; 이후로 저 굴절율 재료로 부른다) 및 고 굴절율을 갖는 재료(52; 이후로 고 굴절율 재료로 부른다)의 2개 이상의 교호층을 포함하고 있다. 예를 들어, 저 굴절율 재료층(50)은 이산화규소를 포함할 수 있다. 또 다른 실시예에서, 저 굴절율층(50)은 산화알루미늄, 산화규소, 불화마그네슘, 또는 불화토륨을 포함할 수 있다. 마찬가지로, 다양한 재료가 다층 코팅(48)의 하나 이상의 고 굴절율 층(52)를 형성하기 위해 사용될 수 있다. 예를 들어, 하나의 실시예에서, 고 굴절율 재료층(52)은 니오븀 디옥사이드를 포함할 수 있다. 선택적으로, 티타늄 디옥사이드, 탄탈륨 펜톡사이드, 하프늄 디옥사이드, 지르코늄 디옥사이드, 알루미늄 니트라이드, 황화아연, 또는 셀렌화아연을 포함하는 임의의 다양한 고 굴절율 재료층(52)이 사용될 수 있지만 이에 제한되는 것은 아니다. 사용중에, 다층화된 코팅(48)은 원하는 광 특성을 갖는 광을 전송하도록 구성된다. 하나의 실시예에서, 코팅(48)은 원하는 파장을 갖는 광을 전송하도록 구성될 수 있다. 예를 들어, 코팅(48)은 약 475nm와 약 575nm 사이의 파장을 갖는 광을 전송하도록 구성될 수 있다. 선택적으로, 코팅(48)은 원하는 편광을 갖는 광만을 전송하도록 구성될 수 있다.
종래 디바이스와 달리, 저 굴절율 재료층(50)은 저 스트레스, 저밀도, 다공성 원주형 필름 구조를 달성하는 레지스티브-소스 증발 또는 종래의 전자 빔 증착과 같은 코팅 방법을 사용하여 반도체 본체(48)에 증착될 수 있다. 하나의 실시예에서, 원주형-구조의 저 굴절율 재료층(50)은 용이하고 신속히 화학적으로 에칭되도록 구성된다. 예를 들어, 저 굴절율 재료층(50)은 스탠더드 논-대미징(non-damaging) 플루오르화수소산 프로세스를 사용하여 에칭될 수 있다. 이러한 저 굴절율 재료층(50)은 자체로 최종 광 필름 구조를 위해 필요한 요구되는 기밀 밀봉(예를 들어, 논-모이스쳐(non-moisture) 흡수)를 제공할 수 없다. 오히려, 마그네트론 스퍼터링, 이온 빔 스퍼터링, 캐소딕-아크 데포지션(deposition), 이온-어시스티드 전자-빔 데포지션, 또는 이온-플레이팅과 같은 검증된 방법을 사용하여 디바이스 본체(42)에 증착된 연속으로 적용된 고 굴절율 층 재료층(52)은 헤르메틱 실링을 제공할 수 있는 요구되는 고 필름 밀도를 제공한다. 따라서, 고밀도화된, 고 굴절율 재료층(52)을 인캡슐레이팅하는 것과 함께 다공성, 저밀도, 저 스트레스, 저 굴절율 재료층(50)의 대안의 구조는 해로운 수분 흡수를 완전히 차단하는 최종 광 코팅(48)을 제공한다. 또한, 고밀도화된 고 굴절율 재료층(52)는 이온 빔 밀링 또는 응답성 이온 에칭과 같은 제거의 고 에너지 물리적 방법을 사용하여 에칭되도록 구성될 수 있다. 더욱이, 저 밀도 저 굴절율 재료층(50)을 포함하면 실질적으로 매우 낮은 스트레스를 갖고 있다. 저밀도 저 굴절율 재료층(50) 및 고밀도화된 고 굴절율 재료층(52)의 조합은 각각 고밀도화되고 고 굴절율의 재료에 의지하는 현 증착 방법에 비교하여 훨씬 더 낮은 스트레스를 갖는다. 하나의 실시예에서, 고저 굴절율 재료층(50, 52)의 개별적인 필름 두께는 약 10nm 내지 약 1000nm의 범위내에 있다. 선택적으로, 고저 굴절율 필름(50, 52)은 교호 고저 물리적 밀도를 가질 수 있고, 그 목표는 전체 광 코팅 스트레스에서의 순감소이다.
제조 동안, 민감한, 언더라잉 반도체 표면에 대한 전형적인 대미지를 방지하기 위해, 저밀도, 저 굴절율 재료의 제1 층(54)이 반도체 본체(42)의 민감한 표면에 증착될 수 있다. 이러한 제1층(54)은 약 150nm 내지 약 800nm의 두께를 가질 수 있다. 예를 들어, 제1 층(54)은 대략 200nm 보다 큰 두께를 가질 수 있다. 이후로, 저 굴절율의 재료층(50) 및 고 굴절율 재료층(52)의 다수의 교호층은 선택적으로 적용될 수 있다. 일단 고절 굴절율 재료층(50, 52)의 다수의 층이 적용되면, 광 코팅된 디바이스(40)는 이러한 제1층(54) 및/또는 반도체 본체(42)가 노출될 때까지 화학적 처리(예를 들어, 플루오르화수소산) 및/또는 물리적 처리(예를 들어, 이온 빔 밀링)의 조합을 사용하여 더 처리될 수 있다. 필요하다면, 제1 층(54)은 논-대미징, 부드러운, 제어된 화학 에칭 프로세스를 사용하여 더 처리될 수 있다. 그 저밀도 구조로 인해, 제1 층(54)은 민감한 언더라잉 반도체 표면에 대한 임의의 대미지 리스크 없이 요구되는 필요한 기하학적 정밀도를 가지고 용이하게 에칭된다. 요구된다면, (요구되는 섹션의 코팅이 완전히 제거된 후의) 후속 디바이스 처리로 추가 필터층의 추가, 다층 코팅내에 이산 필터링 섹션의 형성(도 9 참조), 및/또는 (LED에 대한) 에너지 소스 또는 (검출기에 대한) 외측 전기 회로에 반도체 디바이스(40)를 전기 결합시키기 위해 사용되는 도체 디바이스(56; 예를 들어, 알루미늄, 티타늄/금 등)의 데포지션이 포함될 수 있다.
도 8 및 도 9는 도 7에 도시된 반도체 디바이스의 대안의 실싱를 도시한다. 상술된 바와 같이, 반도체 디바이스는 단일 검출기 디바이스 또는 다수의 검출기 디바이스를 포함할 수 있다. 예를 들어, 도 8은 다수의 검출기 영역(64a-64n)을 형성하는 본체(62)를 갖는 다수의 검출기 반도체 디바이스(60)의 하나의 실시예를 도시한다. 예를 들어, 각 거물기는 동일한 파장 또는 상이한 파장에서 광 조사를 검출하도록 구성될 수 있다. 예를 들어, 검출기 영역(64a)은 약 400nm와 약 450nm 사이의 파장을 갖는 조사선을 검출하도록 구성될 수 있고, 검출기 영역(64b)은 약 450nm 내지 약 500nm의 파장을 갖는 조사선을 검출하도록 구성될 수 있다. 다시 도 8에서, 상술된 바와 같은 다층 광 필터 코팅(66)은 반도체 디바이스(60)에 균일하게 적용될 수 있다. 다층 코팅(66)은 사전결정된 파장 범위에서의 조사선 보다 크거나 작은 파장을 갖는 조사선을 반사하도록 구성될 수 있다.
도 9은 다수의 검출기 반도체 디바이스의 대안의 실시예를 도시한다. 이전의 실시예와 같이, 반도체 디바이스(70)는 다수의 검출기 영역(74a-74b)을 형성하는 본체(72)를 포함한다. 이전의 실시예와 대조적으로, 상술된 바와 같은 다층 코팅(76)은 다수의 필터링 영역(78a-78n)을 형성한다. 각 필터링 영역(78a-78n)은 특정 검출기 영역(74a-74n)에 상응할 수 있다. 이와 같이, 각 필터링 영역(78a-78n)은 규정된 파장 범위내의 조사선을 선택적으로 여과하도록 구성될 수 있다. 하나의 실시예에서, 필터링 영역(78a-78n)은 다층 광 필터 코팅을 형성하는 다양한 층의 수, 밀도, 컴포지션, 및/또는 두께를 제어가능하게 변화시킴으로써 형성될 수 있다.
실시예
디바이스의 하나의 예는 상술된 프로세스를 사용하여 구성되었다. 이러한 실시예에서, 다층 광 코팅은 (광전압 디바이스가 표면에 처리된) 실리콘 웨이퍼에 직접 적용되었다. 다층 광 코팅은 요구되는 스펙트럼 대역을 전송하고 이러한 영역 외의 광을 차단함으로써 입사광 에너지를 여과하도록 구성될 수 있다 이와 같이, 스펙트럼 대역 600nm +/- 5nm 내의 광만이 광 코팅을 투과된 후에 반도체 디바이스에 의해 검출되었다. 코팅의 물리적 특성은 다음과 같다.
여기에서, 부호 L 및 H는 L(저 굴절율) 및 H(고 굴절율) 박막의 물리적 두께(nm)를 의미한다. 저 굴절율 재료은 이산화규소를 포함하였고 고 굴절율 재료는 니오븀 디옥사이드를 포함하였다.
도 10은 디바이스 예에 적용된 광 코팅의 반사율 특성을 도시한 그래프이고, 도 11은 디바이스 예에 적용된 광 코팅의 투과율을 도시한 도면이다.
이러한 예에서, "L" 로 지정된 층은 종래의 물리적 증착 방법에 의해 증착된 저밀도, 다공성 이산화규소 필름이다(전자 빔 증발 이산화규소 또는 저항성 소스에 의해 증발된 산소-플라즈마 컨버팅된 산화규소). 제1 층은 두께가 220nm이어서, 플루오르화수소산을 사용하여 연속 최종 디바이스 프로세싱 에칭 스텝이 가능하다. 인캡슐레이팅 올터네이팅 고밀도, 고 굴절율(H) 필름은 플라즈마-어시스티드 마그네트론 스퍼터링(니오븀 디옥사이드)에 의해 증착된다. 도 7에 도시된 바와 같이, 온전한 광 코팅은 상술된 방법을 사용하여 콘택트 메탈리제이션에 대한 선택된 에어리어에서 에칭된다. 광 코팅된 실리콘 광 검출기의 최종 스펙트럼 응답도는 도 11에 도시되어 있다.
상기 상세한 설명에 대하여, 여기에 사용된 동일한 부재 번호는 동일하거나 유사한 치수, 재료 및 구성을 가질 수 있는 유사한 엘리먼트를 가리킨다. 특정 형태의 실시예가 설명되고 기술되었지만, 다양한 수정이 본 발명의 정신 및 실시예의 범위를 벗어남 없이 만들어질 수 있다. 따라서, 본 발명은 상기 상세한 설명에 의해 제한되는 것으로 의도된 것은 아니다.
Claims (31)
- 광 코팅된 반도체 디바이스 제조 방법으로서,
반도체 디바이스의 표면 위에 저 밀도, 저 굴절율 재료의 제1 층을 증착하는 단계;
상기 반도체 디바이스의 코팅면 위에 저 밀도, 저 굴절율 재료 및 고 밀도, 고 굴절율 재료의 교호층을 포함하는 다층 광 코팅을 증착하는 단계;
상기 저 밀도, 저 굴절율 재료의 제1 층의 적어도 일부를 노출시키기 위해 교호 다층 광 코팅의 일부를 선택적으로 어블레이팅하는 단계; 및
상기 반도체 디바이스의 적어도 일부를 노출시키기 위해 상기 저 밀도, 저 굴절율 재료의 제1 층의 일부를 선택적으로 어블레이팅하는 단계;를 포함하는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법. - 제1항에 있어서, 적어도 하나의 저 밀도, 저 굴절율 재료는 레지스티브-소스 증발 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 적어도 하나의 저 밀도, 저 굴절율 재료는 종래의 전자-빔 증착 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 마그네트론 스퍼터링 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 이온-빔 스퍼터링 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 캐소드-아크 증착 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 이온-어시스티드 전자-빔 증착 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 이온-플레이팅 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 다층 광 코팅은 물리적 어블레이팅 프로세스를 사용하여 선택적으로 어블레이팅되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제9항에 있어서, 상기 물리적 어블레이팅 프로세스는 이온 빔 밀링을 포함하는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 다층 광 코팅은 화학적 어블레이팅 프로세스를 사용하여 선택적으로 어블레이팅되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제11항에 있어서, 상기 화학적 어블레이팅 프로세스는 플루오르화수소산 프로세싱을 포함하는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제1항에 있어서, 상기 제1층은 제어된 화학 에칭 프로세스를 사용하여 어블레이팅되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 광 코팅된 반도체 디바이스 제조 방법으로서,
반도체 디바이스의 표면 위에 저 밀도, 저 굴절율 재료의 제1 층을 증착하는 단계;
상기 반도체 디바이스의 코팅면 위에 저 밀도, 저 굴절율 재료 및 고 밀도, 고 굴절율 재료의 교호층을 포함하는 다층 광 코팅을 증착하는 단계;
상기 저 밀도, 저 굴절율 재료의 제1 층의 적어도 일부를 노출시키기 위해 물리적 어블레이팅 프로세스를 사용하여 교호 다층 광 코팅의 일부를 선택적으로 어블레이팅하는 단계; 및
상기 반도체 디바이스의 적어도 일부를 노출시키기 위해, 제어된 화학적 에칭 프로세스를 사용하여 상기 저 밀도, 저 굴절율 재료의 제1 층의 일부를 선택적으로 어블레이팅하는 단계;를 포함하는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법. - 제14항에 있어서, 적어도 하나의 저 밀도, 저 굴절율 재료는 레지스티브-소스 증발 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제14항에 있어서, 적어도 하나의 저 밀도, 저 굴절율 재료는 종래의 전자-빔 증착 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제14항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 마그네트론 스퍼터링 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제14항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 이온-빔 스퍼터링 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제14항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 캐소드-아크 증착 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제14항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 이온-어시스티드 전자-빔 증착 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제14항에 있어서, 적어도 하나의 고 밀도, 고 굴절율 재료는 이온-플레이팅 프로세스를 사용하여 적용되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 제14항에 있어서, 상기 다층 광 코팅은 물리적 어블레이팅 프로세스를 사용하여 선택적으로 어블레이팅되는 것을 특징으로 하는 광 코팅된 반도체 디바이스 제조 방법.
- 광 코팅이 선택적으로 적용된 반도체 디바이스로서,
적어도 제1 표면을 갖는 적어도 하나의 반도체 웨이퍼;
상기 반도체 웨이퍼의 상기 제1 표면에 적용된 저 밀도, 저 굴절율 광 재료의 제1 층;
상기 저 밀도, 저 굴절율 재료의 제1 층에 적용된 다층 광 코팅;을 포함하고,
상기 다층 광 코팅은 저 밀도, 저 굴절율 재료 및 고 밀도, 고 굴절율 재료의 교호 층을 포함하는 것을 특징으로 하는 반도체 디바이스. - 제23항에 있어서, 상기 저 밀도, 저 굴절율 재료는 이산화규소를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제23항에 있어서, 상기 저 밀도, 저 굴절율 재료는 산화알루미늄, 산화규소, 불화마그네슘, 및 불화토륨으로 구성된 그룹으로부터 선택된 적어도 하나의 재료를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제23항에 있어서, 상기 고 밀도, 고 굴절율 재료는 니오븀 디옥사이드를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제23항에 있어서, 상기 고 밀도, 고 굴절율 재료는 티타늄 디옥사이드, 탄탈륨 펜톡사이드, 하프늄 디옥사이드, 지르코늄 디옥사이드, 알루미늄 니트라이드, 황화아연, 또는 셀렌화아연으로 구성된 그룹으로부터 선택된 적어도 하나의 재료를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제23항에 있어서, 상기 반도체 웨이퍼는 하나 이상의 이산 반도체 디바이스를 형성하는 것을 특징으로 하는 반도체 디바이스.
- 제28항에 있어서, 상기 반도체 디바이스는 하나 이상의 광 검출기를 포함하는 것을 특징으로 하는 반도체 디바이스.
- 제23항에 있어서, 상기 제1 층은 약 150nm 내지 약 800nm의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
- 제23항에 있어서, 상기 다층 광 코팅을 형성하는 층은 약 10nm 내지 약 1000nm의 두께를 갖는 것을 특징으로 하는 반도체 디바이스.
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