KR20100093358A - 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법 - Google Patents

저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법 Download PDF

Info

Publication number
KR20100093358A
KR20100093358A KR1020090012507A KR20090012507A KR20100093358A KR 20100093358 A KR20100093358 A KR 20100093358A KR 1020090012507 A KR1020090012507 A KR 1020090012507A KR 20090012507 A KR20090012507 A KR 20090012507A KR 20100093358 A KR20100093358 A KR 20100093358A
Authority
KR
South Korea
Prior art keywords
film
polysilicon
dry etching
oxide
gate
Prior art date
Application number
KR1020090012507A
Other languages
English (en)
Other versions
KR101566922B1 (ko
Inventor
허원구
나규태
김민
김현영
박제헌
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090012507A priority Critical patent/KR101566922B1/ko
Priority to US12/704,873 priority patent/US8563429B2/en
Publication of KR20100093358A publication Critical patent/KR20100093358A/ko
Application granted granted Critical
Publication of KR101566922B1 publication Critical patent/KR101566922B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Semiconductor Memories (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

저스트 드라이 에칭을 통하여 폴리실리콘을 노출시키고, 케미컬 드라이 에칭을 통하여 산화막을 리세스하는 금속 실리사이드막 형성 방법에 관한 것이다. 전자의 이동 속도를 늘이고 콘택 저항을 줄이기 위하여, 게이트 위에 금속을 캡핑하는 살리사이드 공정에서, 게이트의 폴리실리콘 상에 금속을 증착하기 전에, 폴리실리콘을 노출시켜야 한다. 폴리실리콘의 선 폭이 좁아지면서, 폴리실리콘을 오픈할 때 로스가 커지고, 드라이 에칭시 실리콘 기판이 터치되는 경향이 있다. 이에, 과다 에칭을 방지하기 위하여, 1차로 폴리실리콘을 노출하는 정도로 드라이 에칭을 실시한다. 2차로 폴리실리콘을 완전히 노출하는 케미컬 드라이 에칭을 실시한다. 케미컬 드라이 에칭은, NF3와 NH3,,HF와 NH3, 혹은 N2와 H2와 NF3의 조합 중에서 에천트 소스를 선택하고, 에천트 소스를 플라즈마, 리모트 플라즈마 혹는 열에 의하여 해리하고, 해리 반응을 통하여 NH4F와 NH4F·HF의 에천트를 형성하며, 에천트를 저온에서 옥사이드(SiO2)와 반응시킴으로써 고체 상태의 (NH4)2SiF6 부산물을 생성하며, 부산물을 고온에서 어닐링함으로써 가스 상태의 SiF4/NH3/HF로 승화시킨다.
실리사이드, 폴리실리콘, 드라이 에칭, 에천트, 승화

Description

저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체 소자의 금속 실리사이드막 형성 방법 {Method for forming metal silicide layer of semiconductor device combining just dry etching and chemical dry etching}
본 발명은 게이트 전극 혹은 워드 라인과 같이, 라인 앤 스페이스(L/S) 형태로 배선되는 폴리실리콘을 살리사이드(Salicide: Self-Aligned Silicide, 실리사이드막을 자기정렬적 방법으로 형성하는 구조)로 형성하는 반도체 소자의 금속 실리사이드막 형성 방법에 관한 것으로서, 특히 폴리실리콘을 노출하기 위하여 단지 드라이 에칭(Dry Etch)을 실시하고, 이어서 폴리실리콘을 완전히 오픈하기 위하여 폴리실리콘과 폴리실리콘 사이의 산화막을 리세스하는 드라이 방식의 케미컬 에칭(Dry type CDE) 공정을 실시하는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
반도체 소자가 고집적화되면서, 칩 상에 형성되는 패턴의 크기가 작아질 뿐만 아니라 패턴 상호간의 간격도 점점 좁아지고 있다. 한때 폴리실리콘이 게이트 전극 및 워드 라인과 같은 배선 재료로 매우 유용한 물질이었으나, 패턴이 점점 작아짐에 따라 폴리실리콘의 비저항이 너무 커서 RC 시간 지연 및 IR 전압 강하 등의 원인이 되고 있다.
또한, 트랜지스터의 게이트 길이의 감소로 인한 쇼트-채널 효과(short channel effect) 및 펀치쓰루우(punchthrough)를 개선시키기 위해 소스/드레인 영역의 접합 깊이(junction depth)를 얕게 형성하면서 동시에 소스/드레인 영역의 기생 저항, 예컨대 면 저항(sheet resistance) 및 콘택 저항을 감소시켜야 하는 문제가 발생한다.
이에 따라, 게이트 및 소스/드레인 영역의 표면에 실리사이드(silicide)를 형성하여 게이트의 비저항 및 소스/드레인 영역의 기생 저항을 감소시킬 수 있는 살리사이드(self-aligned silicide; salicide) 공정이 새로운 금속화 공정으로 사용되고 있다. 살리사이드 공정이란, 게이트 전극 및 소스/드레인 영역에만 선택적으로 실리사이드를 형성하는 공정이다. 이러한 실리사이드는 티타늄 실리사이드(TiSi 2)나 8족 실리사이드(PtSi2, PdSi2, CoSi2 및 NiSi2) 등의 물질로 형성된다.
특히, 실리콘 기판 상에 형성된 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트를 구비하는 수직 적층형 게이트 구조를 갖는 불휘발성 메모리 장치에 있어서, 디자인 룰이 0.1㎛급 이하로 축소됨에 따라 워드 라인으로 제공되는 컨트롤 게이트의 저항을 낮추기 위하여 살리사이드 공정을 적용하며, 게이트 위에만 선택적으로 코발트 실리사이드(CoSi2)와 같은 실리사이드막을 형성하고 있다.
따라서, 본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로 본 발명의 목적은, 폴리실리콘의 게이트 패턴이 반도체 장치의 고집적화에 따라, 그 크기가 작아지고, 패턴 상호간의 간격도 좁아지는 경향이 있기 때문에, 게이트를 구성하는 폴리실리콘의 오픈시 노출되는 부분의 선 폭이 노출되지 않는 부분의 선 폭보다 현저하게 감소되지 않도록 폴리실리콘의 로스를 최소화하는 반도체 소자의 금속 실리사이드막 형성 방법을 제공하는 것이다.
본 발명의 다른 목적은 디자인 룰의 축소에 따라 게이트와 게이트 사이의 간격이 좁아지고, 게이트의 에스펙트비가 높아지기 때문에, 산화막 증착시 이웃하는 게이트 사이의 보이드가 발생하더라도 실리콘 액티브 영역에 데미지가 발생하지 않는 반도체 소자의 금속 실리사이드막 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 게이트간 산화막의 리세스 정도가 적을시 발생하는 실리사이드막의 형성량 감소, 게이트 저항의 중심값 상향 및 산포 불량을 방지할 수 있도록, 게이트간 산화막의 리세스시 타 부분의 어택(Attact) 없이, 충분한 리세스가 가능한 반도체 소자의 금속 실리사이드막 형성 방법을 제공하는 것이다.
전술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 따르면, 본 발명은 반도체 기판 상에 라인 앤 스페이스 형태의 게이트 구조물을 형성하고, 상기 게이트 구조물이 형성된 반도체 기판의 전면에 산화막을 증착하며, 상기 산화막의 전 면에 연마 저지막을 증착하며, 상기 저지막의 전면에 층간 절연막을 증착하며, 상기 저지막의 표면까지 상기 절연막을 연마하며, 저스트 드라이 에칭을 통하여 상기 게이트 구조물의 상면 전부와 측면 일부가 노출되도록 상기 절연막, 저지막 그리고 산화막을 에치백(Etch back)하고, 케미컬 드라이 에칭을 통하여 게이트 구조물과 게이트 구조물 사이의 상기 산화막을 리세스함으로써, 상기 게이트 구조물의 측면을 더 노출시키며, 상기 게이트 구조물이 노출된 부분을 적어도 포함하여 실리사이드막을 형성한다.
상기 게이트 구조물은, 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 순차 적층되고, 상기 플로팅 게이트 및 컨트롤 게이트는 폴리실리콘으로 구성되며, 상기 유전막은 산화막/질화막/산화막이 순차적으로 적층되는 ONO막으로 형성된다.
상기 저스트 드라이 에칭에 있어서, 드라이 에칭의 식각 종료 시점은, 상기 폴리실리콘이 노출되는 측면 일부가 200Å을 넘지 않는 범위 내에서 결정된다.
상기 케미컬 드라이 에칭에 있어서, 케미컬 드라이 에칭의 식각 종료 시점은, 상기 ONO 유전막이 드러나지 않는 범위 내에서 결정하되, 상기 폴리실리콘이 노출되는 측면 일부가 500Å 내지 1000Å에서 결정된다.
상기 케미컬 드라이 에칭은, NF3와 NH3,,HF와 NH3, 혹은 N2와 H2와 NF3의 조합 중에서 에천트 소스를 선택하고, 상기 에천트 소스를 플라즈마(Plasma), 리모트 플라즈마(Remote Plasma) 혹는 열(Thermal) 중에서 선택되는 방법에 의하여 해리하 고, 상기 해리 반응을 통하여 NH4F와 NH4F·HF의 에천트(Etchant)를 형성하며, 에천트(Etchant)를 저온에서 옥사이드(SiO2)와 반응시킴으로써, (NH4)2SiF6 의 고체 형태(Solid Phase)의 부산물(By-Product)을 생성하며, 고온에서 열을 다시 가하면, 생성된 상기 부산물(By-Product)은 SiF4, NH3, HF의 가스 상태(Gas Phase)로 변경됨으로써, 제거된다.
상기 저온은 35℃ 이하이고, 상기 고온은 100℃ 이상이 된다.
상기 폴리실리콘이 노출된 부분에 실리사이드막을 형성하는 것은, 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 혹은 티타늄(Ti) 중에서 선택되는 금속을 이용하여 노출된 상기 폴리실리콘의 표면을 적어도 커버하도록 상기 금속막을 티타늄나이트라이드(TiN)의 캡핑막과 인 시튜(in-situ)로 증착하고, 상기 금속막과 캡핑막을 일차 급속 열처리(1st-RTA)함으로써, 상기 폴리실리콘과 상기 금속막이 반응하여 금속 실리사이드막을 형성하며, 상기 폴리실리콘이 노출되지 않는 부분에 증착된 금속막 및 캡핑막은 스트립되고, 상기 금속 실리사이드막을 이차 급속 열처리(2nd-RTA)함으로써, 안정된 상을 갖게 한다.
후속 열 공정에 의한 내열성 향상을 위하여, 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 혹은 티타늄(Ti) 중에서 선택되는 금속막을 300℃ 이상의 고온으로 증착하는 경우, 살리사이드막의 이상 성장 방지를 위하여 케미컬 드라이 에칭 후에 일정량의 산화막(Oxidation)을 상기 폴리실리콘 상에 형성하는 공정을 진행한다.
본 발명의 다른 특징에 의하면, 본 발명은 폴리싱(Polishing)을 통하여 폴리 실리콘의 상부까지 연마하고, 저스트 드라이 에칭(Just Dry Etching)을 통하여 라인 앤 스페이스 형태 폴리실리콘의 상면을 노출시키며, 케미컬 드라이 에칭(Cemical Dry Etching)을 통하여 폴리실리콘과 폴리실리콘 사이의 산화막을 리세스하고, 폴리실리콘의 측면을 노출시키며, 금속막 증착(Metal Deposition)을 통하여 상기 폴리실리콘에 실리사이드막을 형성하는 것을 포함하고, 상기 케미컬 드라이 에칭은, NF3와 NH3를 플라즈마로 해리시킴으로써 NH4F와 NH4F·HF의 에천트를 형성하고, 상기 에천트를 35℃ 이하에서 옥사이드(SiO2)와 반응시킴으로써 고체 상태의 (NH4)2SiF6 부산물을 생성하며, 상기 부산물을 100℃ 이상에서 어닐링함으로써 고체 상태의 (NH4)2SiF6 를 가스 상태의 SiF4, NH3, HF으로 승화시킨다.
본 발명의 또 다른 특징에 의하면, 폴리싱을 통하여 폴리실리콘의 상면을 노출시키며,
에천트 소스를 NF3와 NH3,,HF와 NH3, 혹은 N2와 H2와 NF3의 조합 중에서 선택하고, 상기 에천트 소스를 플라즈마(Plasma), 리모트 플라즈마(Remote Plasma) 혹는 열(Thermal) 중에서 선택되는 방법에 의하여 해리하며, NF3와 NH3를 플라즈마로 해리시킴으로써 NH4F와 NH4F·HF의 에천트를 형성하고, 상기 에천트를 35℃ 이하에서 옥사이드(SiO2)와 반응시킴으로써 고체 상태의 (NH4)2SiF6 부산물을 생성하며, 상기 부산물을 100℃ 이상에서 어닐링함으로써 고체 상태의 (NH4)2SiF6 를 가스 상태의 SiF4, NH3, HF으로 승화시키는 케미컬 드라이 에칭을 통하여 폴리실리콘과 폴리실리콘 사이의 산화막을 리세스하고, 폴리실리콘의 측면을 노출시키며, 금속막 증착을 통하여 상기 폴리실리콘에 실리사이드막을 형성한다.
위에서 설명한 바와 같이, 본 발명의 구성에 의하면 다음과 같은 효과를 기대할 수 있다.
첫째, 폴리실리콘의 노출시 노출되는 부분과 노출되지 않는 부분의 선 폭에 큰 변화가 발생하지 않음으로써, 폴리실리콘 위에 형성되는 실리사이드막의 프로파일이 양호해지는 작용효과가 기대된다.
둘째, 스페이서용 산화막 증착시 산화막의 단차 도포성이 불량해지고, 게이트와 게이트 사이에 보이드가 불가피하게 발생하더라도, 산화막 리세스시 과다 식각을 방지함으로써 실리콘 액티브 영역이 터치되지 않는 작용효과가 기대된다.
셋째, 폴리실리콘의 로스를 최소화하기 위한 에칭량 감소가필요 없기 때문에, 산화막의 리세스가 적어지고, 폴리실리콘의 반응 표면적이 좁아지며, 게이트 저항의 중심값이 상향되는 산포 불량을 방지할 수 있는 작용효과가 기대된다.
이하, 상기한 바와 같은 구성을 가지는 본 발명에 의한 반도체 소자의 금속 실리사이드막 형성 방법의 바람직한 실시예를 첨부된 도면을 참고하여 상세하게 설명한다.
도 1에 도시된 바와 같이, 반도체 기판(100) 상에 터널 산화막(112), 플로팅 게이트(114), 유전막(116) 및 컨트롤 게이트(118)가 순서대로 적층된 게이트 구조물(120)이 형성된다. 상기 플로팅 게이트(114) 및 컨트롤 게이트(118)는 폴리실리콘층으로 형성되고, 상기 유전막(116)은 산화막/질화막/산화막이 순차적으로 적층된 ONO막으로 형성된다. 도면부호 108은 마스크로 이용되는 산화막이다.
상기 게이트 구조물의 형성과정을 좀 더 설명하면 다음과 같다.
도면에는 도시되어 있지 않지만, 상기 반도체 기판(100) 상에 열산화 공정으로 터널 산화막(112)을 형성한다. 터널 산화막(112)은 실리콘 산화막 또는 실리콘 옥시나이트라이드막으로 형성한다. 상기 터널 산화막(112)이 형성된 결과물 상에 폴리실리콘 또는 비정질실리콘으로 이루어진 플로팅 게이트층을 증착한다. 그리고, 통상의 도핑 방법에 의해 상기 플로팅 게이트층을 고농도의 N형으로 도핑시킨다.
이어서, 사진식각 공정으로 필드 영역 상의 플로팅 게이트층을 제거하여 이웃하는 메모리 셀의 플로팅 게이트들을 서로 절연시킨다. 다음, 결과물 상에 누설 전류 특성이 우수하고 유전율이 비교적 낮은 SiO2막과 유전율이 비교적 높은 Si3N4막이 조합된 ONO 유전막(116)을 형성한다. 상기 유전막(116)은 열산화 공정 또는 화학 기상 증착 공정으로 형성할 수 있다.
상기 유전막(116) 상에 폴리실리콘 또는 비정질실리콘으로 이루어진 컨트롤 게이트층을 형성한다. 마지막으로, 컨트롤 게이트층 상에 산화막을 마스크(도면부 호 없음)로 이용하여 사진식각 공정을 수행한다. 상기 컨트롤 게이트층, 유전막(116) 및 플로팅 게이트층을 차례로 건식 식각함으로써, 터널 산화막(112), 플로팅 게이트(114), 유전막(116) 및 컨트롤 게이트(118)로 구성된 적층형 게이트 구조물(120)을 완성하게 된다.
이와 같이, 반도체 기판(100) 상에는 게이트 구조물(120)로 구성되는 다수의 워드 라인(WL)이 서로 나란하게 배열된다. 상기 워드 라인(WL)을 형성할 때, 워드 라인(WL)의 일측에는 스트링 선택 라인(SSL) 혹은 접지 선택 라인(GSL)이 동시에 형성된다. 상기 스트링 선택 라인(SSL) 혹은 접지 선택 라인(GSL)은 워드 라인(WL)과 달리 단일 게이트로 형성되는 제2게이트 구조물(122)로 구성된다.
도 2에 도시된 바와 같이, 상기 반도체 기판(100)과 게이트 구조물(120)과 제2게이트 구조물(122) 상에 화학 기상 증착(chemical vapor deposition) 방법으로 산화막(130)을 형성한다. 상기 산화막(130)은, 예컨대 고온 산화막(HTO)으로서, 대략 600Å ∼ 1000Å의 두께로 증착된다.
도 3에 도시된 바와 같이, 상기 산화막(130)을 이방성 식각하여 상기 게이트 구조물(120)의 양 측벽에 게이트 스페이서(132)를 형성한다. 상기 게이트 스페이서(132)를 이온주입 마스크로 이용하여 소스/드레인 이온주입을 실시한다.
도 4에 도시된 바와 같이, 상기 게이트 구조물(120)이 형성된 반도체 기판(100)의 전면에 실리콘 질화물(SiN)로 이루어진 연마 저지막(stopping layer)(140)을 블랭킷(Blanket) 방식으로 증착한다.
도 5에 도시된 바와 같이, 상기 저지막(140) 상에 산화물로 이루어진 층간 절연막(interlayer dielectric layer: ILD)(150)을 상기 게이트 구조물(120)을 충분히 커버할 수 있는 두께로 순차 증착한다.
상기한 증착 공정 후, 도 6에 도시된 바와 같이 상기 저지막(140)의 표면까지 층간 절연막(150)을 화학 기계적 연마(chemical mechanical polishing: CMP) 공정을 통해 제거한다. 여기서, 상기 연마 공정에 의한 평탄화 정도는 상기 게이트 구조물(120)에 손상을 주지 않을 정도로, 상기 저지막(140) 위에서 정지되어야 한다.
상기한 연마 공정 후, 도 7에 도시된 바와 같이 상기 컨트롤 게이트(118)의 폴리실리콘 표면이 노출되도록 층간 절연막(150), 저지막(140), 스페이서 산화막(130) 및 마스크 산화막(108)을 건식 식각 공정으로 에치백(Etch back)한다. 저지막(140)의 건식 식각 공정 후, 습식 식각 공정을 통하여 게이트 구조물(120)의 표면을 노출할 수 있지만, 웨트 케미컬(Wet chemical)의 등방성 식각으로 인한 스페이서 산화막(130)의 로스(Loss)가 심하여 본 공정에는 적당하지 않다. 이때, 게이트 구조물(120)의 표면을 노출시키기 위하여, 드라이 에치 공정을 수행할 때, 다음과 같은 문제점이 노출될 수 있다.
첫째, 폴리실리콘의 노출시 저지막(140), 스페이스 산화막(130) 및 마스크 산화막(108)이 제거되는 동시에 폴리실리콘도 함께 제거된다. 따라서, 도 8에 도시된 바와 같이, 폴리실리콘의 선 폭(CD)이 노출 부분에서 노출되지 않는 부분과 비교하여 현저하게 좁아져 있는 것을 알 수 있다. 이와 같이, 폴리실리콘 노출시 노출된 부분에서 폴리실리콘의 로스(Loss)가 발생하게 되면, 그 폭이 좁아지고(도 8의 ①), 나중에 실리사이드(CoSi2)를 형성할 때, 실리사이드막의 프로파일(Profile)이 불량해진다. 또한, 폴리실리콘이 제거되는 정도가 일정하기 않아 폴리실리콘이 노출되는 두께가 균일하지 않게 된다(도 8의 ②).
둘째, 디자인-룰(Design-Rule)이 축소되면서 셀 영역의 게이트 간격이 좁아지고, 이에 따라 게이트와 게이트 사이의 기생 캐패시턴스(Capacitance)에 의해 커플링 계수(Coupling Ratio)가 저하되는 문제가 발생한다. 따라서, 커플링 계수(C/R)를 증가시키기 위해서는 플로팅 게이트(114)와 컨트롤 게이트(118)에 의해 형성되는 캐패시턴스를 증가시켜야 하는데, 캐패시턴스는 면적에 비례하기 때문에, 플로팅 게이트(114)의 높이를 증가시켜서 유전막(116)의 면적을 확장시키는 방법이 주로 사용되고 있다.
이와 같이, 디자인-룰이 감소됨에 따라 적층형 게이트 구조물(120)의 높이가 증가하고, 게이트 간격은 줄어들기 때문에, 게이트의 에스펙트비(Aspect Ratio)가 커지게 된다. 상술한 바와 같이 높은 게이트 에스펙트비를 갖는 반도체 기판(100) 상에 산화막(130)을 증착하면, 상기 산화막(130)의 단차 도포성이 불량하기 때문에 이웃하는 게이트 사이에 보이드(Void)가 형성되며, 특히 게이트 간격이 좁은 메모리 셀 영역에서 이와 같은 보이드(Void)가 현저하게 확대된다.
이와 같이 게이트 사이에 보이드(Void)가 있는 상태에서 건식 식각만에 의한 리세스 공정을 진행할 경우에는 산화막이 불균일하게 오픈되면서, 반도체 기판(100)에 어택(Attack)이 발생하고(도 8의 ③), 또한 후속의 코발트와 같은 금속 층을 증착하고 실리사이데이션 반응에 의해 컨트롤 게이트(118) 위에 실리사이드를 형성할 때, 경우에 따라서는 반도체 기판의 표면에도 실리사이드가 형성됨으로써, 셀 트랜지스터의 특성이 열화되는 문제가 발생한다.
셋째, 보이드(Void)의 확대를 줄이기 위하여 반대로 폴리실리콘 로스(Loss)를 줄이고, 실리콘 반도체 기판의 어택(Attack)을 방지하기 위하여, 드라이 에칭 량을 저감시킬 경우, 도 9에 도시된 바와 같이 게이트 구조물(120)의 저항(Rs)의 중심값이 상향되고, 실리사이드막의 산포 불량이 발생한다.
예컨대, 드라이 에칭량이 증가하면 폴리실리콘 주변에 있는 산화막(130)의 리세스 정도가 커지고, 반응 표면적이 넓어지면서 게이트 저항(Rs)이 작아지는 효과를 기대할 수 있다. 그러나, 반대로 드라이 에칭량이 적으면 산화막(130)의 리세스 정도가 작아지고, 반응 표면적이 작아지면서 게이트 저항(Rs)이 커지는 문제점이 있다. 특히, 리세스(Recess)의 정도가 불규칙(Variation)하게 되면서, 폴리실리콘의 반응 표면적에 변화가 커지면서, 이에 산포되는 실리사이드막의 형성량 및 게이트 저항 산포가 불량해지는 문제가 발생한다.
이에 본 발명의 다른 실시예에 의하면, 폴리실리콘의 로스(Loss)를 최소화하고, 실리콘 반도체 기판의 어택(Attack)을 방지하며, 실리사이드막의 산포를 양호하게 형성하기 위하여 에칭 공정을 2단계(Two Step)로 나누어 실시할 수 있다.
화학 기계적 연마(CMP) 공정을 통하여 저지막(140)의 표면까지 층간 절연막(ILD)을 제거하는 점에서 상기 일실시예와 동일하다. 따라서, 도 1 내지 도 7의 형성과정은 본 발명의 다른 실시예에서도 그대로 적용될 수 있다. 다만, 저스트 드라이 에칭(JDE)을 통하여 폴리실리콘을 노출시키고, 케미컬 드라이 에칭(CDE)을 통하여 산화막을 리세스하는 공정을 조합하여 금속 실리사이드막을 형성 방법에 있어서 차이가 있다.
따라서, 도 16에 도시된 바와 같이, 반도체 기판 상에 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 순차 적층된 게이트 구조물을 형성하는 단계(S110)와, 상기 반도체 기판과 게이트 구조물 상에 화학 기상 증착(CVD) 방법으로 산화막을 형성하고, 상기 산화막을 이방성 식각하여 상기 게이트 구조물의 양 측벽에 게이트 스페이서를 형성하는 단계(S120)와, 상기 게이트 구조물이 형성된 반도체 기판의 전면에 실리콘 질화물(SiN)로 이루어진 저지막을 블랭킷 방식으로 증착하는 단계(S130)와, 상기 저지막 상에 산화물로 이루어진 층간 절연막(ILD)을 상기 게이트 구조물을 커버할 수 있는 두께로 순차 증착하는 단계(S140)와, 상기 저지막의 표면까지 층간 절연막(ILD)을 화학 기계적 연마(CMP) 공정을 통해 제거하는 단계(S150)를 포함하는 점에서는 상기 일실시예와 동일하다.
또한, 상기 게이트 구조물을 형성하는 단계(S100)는, 도 17에 도시된 바와 같이 상기 반도체 기판 상에 실리콘 열산화 공정으로 옥사이드로 이루어진 터널 산화막을 형성하는 단계(S111)와, 상기 터널 산화막이 형성된 반도체 기판 상에 폴리실리콘으로 이루어진 플로팅 게이트층을 증착하고, 상기 플로팅 게이트층을 고농도의 N형으로 도핑하는 단계(S112)와, 사진식각 공정을 통하여 플로팅 게이트층 및 터널 산화막의 일부를 제거하여 이웃하는 플로팅 게이트를 상호 절연시키는 단계(S113)와, 상기 플로팅 게이트가 형성된 반도체 기판 상에 열산화 공정 또는 화 학 기상 증착 공정을 통하여 SiO2막, Si3N4막 그리고 SiO2막이 순차 조합된 ONO 유전막을 형성하는 단계(S114)와, 상기 유전막 상에 폴리실리콘으로 이루어진 컨트롤 게이트층을 형성하는 단계(S115)와, 사진식각 공정을 통하여 상기 컨트롤 게이트층, 유전막 및 플로팅 게이트층을 차례로 건식 식각함으로써, 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트로 구성된 적층형 게이트 구조물을 완성하는 단계(S116)를 포함할 수 있다.
다만, 저스트 드라이 에칭(JDE)을 통하여 상기 컨트롤 게이트의 상면 전부와 측면 일부가 노출되도록 층간 절연막(ILD), 저지막 그리고 산화막을 에치백(Etch back)하는 단계(S160)와, 케미컬 드라이 에칭(CDE) 공정을 통하여 산화막을 제거함으로써, 컨트롤 게이트의 측면을 더 노출시키는 단계(S170)를 포함하는 점에서 차이가 있다. 이하, 상기한 S160와 S170 단계 그리고 상기 컨트롤 게이트가 노출된 부분을 적어도 포함하여 실리사이드막을 형성하는 S180 단계를 중심으로 기술한다.
도 10에 도시된 바와 같이 연마 공정 후에, 드라이 에칭을 통하여 저지막(140)과 게이트 구조물 상에 잔존하는 마스크(도면부호 없음) 그리고 게이트 구조물 사이에 잔존하는 스페이스 산화막(130)을 제거함으로써, 폴리실리콘을 노출한다. 여기서, 상기 드라이 에칭은 폴리실리콘의 상면 전부 혹은 측면 일부를 단순히 노출시키는 것으로서, 이하 저스트 드라이 에칭(Just Dry Ehching: JDE)이라고 한다.
따라서, 상기한 드라이 에칭은 게이트 구조물(120)의 폴리실리콘이 노출되는 정도로 실시한다. 따라서, 폴리실리콘이 드러나기 시작할 때, 식각 종료 시점(Etching End Point)을 결정하는 방식으로 드라이 에칭을 중지한다. 만약, 오버 에칭이 이루어진다고 하더라도, 폴리실리콘이 노출되는 부분의 두께(D1)가 200Å을 넘지 않는 것이 바람직하다. 이는 전술한 보이드(Void)가 확대되고, 어택(Attack)이 진전되는 것을 방지하기 위한 것이다.
다음, 도 11에 도시된 바와 같이 케미컬 드라이 에칭(Chemical Dry Etching: CDE) 공정을 통하여 산화막을 제거함으로써, 폴리실리콘을 완전하게 오픈한다. 여기서 케미컬 드라이 에칭(CDE) 공정 중 CEP (Chemical Dry Etch & Pre-Clean) 공정을 예로 든다. 아래 식 1)에서 보는 바와 같이, NF3 /NH3을 리모트 플라즈마(Remote Plasma)를 이용하여 해리한다. 상기 해리 반응을 통하여 NH4F와 NH4F·HF의 에천트(Etchant)를 형성할 수 있다. 그 밖에 에천트의 소스로서, HF/NH3, N2/H2/NF3 등을 선택할 수 있다.
식 1) NF3 + NH3 -> NH4F + NH4F·HF
상기 에천트(Etchant)는 식각 능력이 있다. 따라서, 에천트(Etchant)를 이용하여 산화막(130)을 식각한다. 즉, 아래 식 2)에서 보는 바와 같이, 에천트(Etchant)는 35℃ 이하의 저온에서 옥사이드(SiO2)와 반응함으로써, (NH4)2SiF6와 같이 고체 상태의 부산물(By-Product)을 생성할 수 있다.
식 2) NH4F or NH4F·HF + SiO2 -> (NH4)2SiF6(solid) + H2O
그리고 아래 식 3)에서 보는 바와 같이, 반도체 기판에 100℃ 이상의 고온에서 열을 다시 가하면, 생성된 상기 부산물(By-Product)은 SiF4/NH3/HF 등의 가스 상태(Gas Phase)로 변경되고, 승화(Sublimation)됨으로써, 쉽게 제거될 수 있다.
식 3) (NH4)2SiF6(solid) -> SiF4(gas) + NH3(gas) + HF(gas)
이러한 케미컬 드라이 에칭(CDE) 공정은 저온에서 생성된 에천트(Etchant)가 옥사이드(SiO2)와 반응하여 부산물(By-Product)를 형성시키고, 다시 부산물은 고온에서 승화되는 공정으로서, 식각 정도를 조절할 수 있기 때문에, 보이드(Void)가 발생하더라도, 과다 에칭을 방지할 수 있는 작용효과가 기대된다.
이때, 케미컬 드라이 에칭(CDE)의 식각 종료 시점은 ONO 유전막(116)이 드러나지 않는 범위 내에서 폴리실리콘이 노출되는 부분의 두께(D2)가 500Å 내지 1000Å에서 결정되는 것이 이후 실리사이드막의 프로파일을 위하여 적절하다.
이와 같이, 라인 앤 스페이스(L/S) 형태로 형성되어 있는 배선을 살리사이드(Salicide: Self-Aligned Silicide)구조로 형성시키는데 있어서, 폴리실리콘을 오픈할 때, 1차적으로 폴리실리콘을 노출할 정도로 드라이 에칭(Dry Etch)을 최소한으로 실시하고, 2차적으로 케미컬 드라이 에칭(CDE) 공정에 의하여 폴리실리콘을 완전히 노출시키고 살리사이드 반응에 충분한 산화막을 리세스 시킴으로써, 도 12에 도시된 바와 같이 폴리실리콘의 로스(Loss)가 최소화되고(도 12의 ④), 그 선 폭이 좁아지는 경향이 줄어들며, 과잉 에칭의 방지로 인하여 게이트와 게이트 사이의 스페이스 옥사이드에서 보이드(Void)의 확대가 억제되고(도 12의 ⑤), 실리콘 기판의 어택(Attack)을 방지할 수 있게 된다(도 12의 ⑥).
특히, 케미컬 드라이 에칭(CDE) 공정은 폴리실리콘과의 선택비가 뛰어나기 때문에, 산화막(Oxide) 제거(Recess)시 폴리실리콘의 로스(Loss)가 거의 없게되어 선 폭이 그대로 유지되고, 후속하는 실리사이드의 프로파일이 양호하게 되는 장점이 있다. 따라서, 제거되는 산화막의 양이 증가함으로써, 도 13에 도시된 바와 같이 게이트 저항(Rs)의 중심값이 하향 안정되고, 산포되는 정도가 균일하게 개선될 수 있다.
이때, 본 발명의 일실시예에 따라 드라이 에칭을 수행하는 경우에는 도 7에 도시된 바와 같이, 저지막(140)과 산화막(130)의 높이가 동일한 것을 알 수 있다. 반면, 본 발명의 다른 실시예에 따라 저스트 드라이 에칭을 수행하고, 이어서 케미컬 드라이 에칭을 결합한 경우에는 저지막(140)과 산화막(130)의 높이가 다른 것을 알 수 있다. 즉, 케미컬 드라이 에칭에서 저지막(140)과의 선택비가 크기 때문에, 저지막(140)은 그대로 남아 있고, 산화막(130)은 저지막(140) 아래로 더 식각되어 있다.
한편, 상기 연마 공정에서 폴리실리콘의 상면을 노출할 수 있을 정도까지 기계 화학적 연마(CMP)가 이루어진다면(Poly Stop CMP), 상기 저스트 드라이 에칭을 생략하고, 케미컬 드라이 에칭을 통하여 산화막을 리세스할 수 있음을 배제하지 않는다.
후속 공정으로 실리사이드막 형성 공정이 진행된다. 먼저, 도 14에 도시된 바와 같이 반도체 기판(100)을 세정한 후, 상기 게이트 구조물(120, 122)을 포함하여 상기 반도체 기판(100) 상에 실리사이드 형성을 위한 금속막(160)을 증착한다. 상기 금속막(160)은 예를 들면 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 혹은 티타늄(Ti) 등을 이용할 수 있다. 상기의 금속막과 인 시튜(in-situ)로 증착되는 캡핑막(capping layer)(도시되지 않음)으로는 보통 티타늄나이트라이드(TiN)을 사용한다.
도 15에 도시된 바와 같이, 상기 실리사이드막의 형성을 위한 일차 급속 열처리(1st rapid thermal anneal: RTA) 공정이 수행된다. 이로써, 상기 노출된 부분의 상기 폴리실리콘이 상기 금속과 반응하여 코발트 기타 실리사이드막을 형성하게 된다. 그런 다음, 황산 또는 기타 화학적 식각 용액을 사용하여 스트립(Strip) 하면, 실리사이드가 형성되지 않은 금속막(160), 즉 상기 실리콘이 노출되지 않는 부분에 형성된 금속막 및 모든 캡핑막은 제거되고, 원하는 부분에만 상기 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 혹은 티타늄(Ti) 등의 실리사이드막(170)이 존재하게 된다. 후속으로 안정된 상 형성을 통한 게이트 라인 저항 안정화를 위하여 이차 급속 열처리(2nd rapid thermal anneal: RTA) 공정이 수행된다.
한편, 도면에는 도시되어 있지 않지만, 상기 급속 열처리(RTA) 공정에 대한 내성 향상을 위하여, 상기 금속막(160)이 300℃ 이상의 고온에서 증착되는 경우, 케미컬 드라이 에칭(CDE) 공정후 통상의 세정 공정 및 금속막(160) 증착 공정을 진행하게 되면, 실리사이드막(170)의 이상 성장이 유발될 수 있다. 이는 고온의 금속이 증착과 동시에 폴리실리콘과 반응하여 실리콘의 이동을 유발하기 때문인데, 이를 개선하기 위하여 케미컬 드라이 에칭(CDE) 공정후 금속막(160)을 증착하기 전에, 폴리실리콘의 표면에 적절한 두께로 옥시데이션(Oxidation) 처리가 요구된다. 이때, 옥시데이션을 위하여 에싱(Ashing) 공정과 스트립(Strip) 공정을 한 셋트로 진행할 수 있다.
이상에서 살펴본 바와 같이, 메모리 셀의 고집적화에 따라, 게이트를 구성하는 폴리실리콘의 패턴 크기가 작아지고, 패턴 상호간의 간격도 좁아지기 때문에, 스페이트 산화막 증착시 게이트와 게이트 사이에는 필연적으로 보이드가 발생하게 되는데, 폴리실리콘을 노출시키고, 산화막을 제거하기 위한 드라이 에칭 공정시 폴리실리콘의 로스가 발생하고, 폴리실리콘 상에 형성되는 실리사이드막의 프로파일이 불량해지며, 보이드가 확대되면서 실리콘 반도체 기판이 터치되기 까지 한다. 본 발명은 이를 방지하기 위하여, 폴리실리콘의 상부를 단지 노출시키기 위한 드라이 에칭 공정과, 폴리실리콘 주변의 산화막을 리세스하기 위한 케미컬 드라이 에칭 공정을 결합하며, 특히 케미컬 드라이 에칭 공정은 삼불화질소와 암모니아를 리모트 플라즈마로 해리하여 에천트를 형성하고, 상기 에천트를 식각 용액으로 하여 저온에서 산화막의 옥사이드와 반응시킴으로써 고체 상태의 부산물을 형성하고, 상기 부산물을 고온에서 어닐링함으로써 가스 상태로 승화시키는 구성을 기술적 사상으로 하고 있음을 알 수 있다. 이와 같은 본 발명의 기본적인 기술적 사상의 범주 내에서, 당업계의 통상의 지식을 가진 자에게 있어서는 다른 많은 변형이 가능할 것이다.
도 1은 본 발명의 일실시예에 의한 반도체 기판 상에 적층 게이트 구조물의 형성 방법을 나타내는 단면도.
도 2는 본 발명의 일실시예에 의한 게이트 구조물 상에 산화막의 증착 방법을 나타내는 단면도.
도 3은 본 발명의 일실시예에 의한 산화막을 식각하여 게이트 스페이서의 형성 방법을 나타내는 단면도.
도 4는 본 발명의 일실시예에 의한 산화막 상에 연마 저지막의 증착 방법을 나타내는 단면도.
도 5는 본 발명의 일실시예에 의한 저지막 상에 층간 절연막의 증착 방법을 나타내는 단면도.
도 6은 본 발명의 일실시예에 의한 저지막의 표면까지 층간 절연막을 연마하는 방법을 나타내는 단면도.
도 7은 본 발명의 일실시예에 의한 컨트롤 게이트의 표면이 노출되도록 절연막, 저지막 및 산화막을 에치백하는 방법을 나타내는 단면도.
도 8은 본 발명의 일실시예에 의한 드라이 에칭으로 폴리실리콘의 노출부분에 로스가 발생하고, 리세스가 불규칙하며, 보이드가 확대되어 실리콘 기판이 터치되는 상태를 나타내는 단면도.
도 9는 본 발명의 일실시예에 의한 드라이 에칭의 감소에 따라 게이트 저항의 중심값이 상향되는 관계를 나타내는 그래프.
도 10은 본 발명의 다른 실시예에 의한 저스트 드라이 에칭에 따라 폴리실리콘의 상면을 노출하는 방법을 나타내는 단면도.
도 11은 본 발명의 다른 실시예에 의한 케미컬 드라이 에칭에 따라 폴리실리콘의 측면을 노출하는 방법을 나타내는 단면도.
도 12는 본 발명의 다른 실시예에 의한 저스트 드라이 에칭과 케미컬 드라이 에칭의 조합으로 폴리실리콘의 노출부분에 로스가 최소화되고, 리세스가 규칙적이며, 보이드가 축소되어 실리콘 기판이 보호되는 상태를 나타내는 단면도.
도 13은 본 발명의 다른 실시예에 의한 드라이 에칭과 관계없이 게이트 저항의 중심값이 하향 안정되는 관계를 나타내는 그래프.
도 14는 본 발명의 다른 실시예에 의한 게이트 구조물을 포함하여 반도체 기판 상에 금속막을 증착하는 방법을 나타내는 단면도.
도 15는 본 발명의 다른 실시예에 의한 금속 열처리를 통하여 실리사이드막을 형성하는 방법을 나타내는 단면도.
도 16은 본 발명의 다른 실시예에 의한 금속 실리사이드막을 형성하는 방법을 나타내는 순서도.
도 17은 본 발명의 다른 실시예에 의한 적층 게이트 구조물을 형성하는 방법을 나타내는 순서도.
**도면의 주요구성에 대한 부호의 설명**
100: 반도체 기판 108: 마스크 산화막
112: 터널 산화막 114: 플로팅 게이트
116: 유전막 118: 컨트롤 게이트
120: 게이트 구조물 122: 제2게이트 구조물
130: 산화막 140: 저지막
150: 절연막 160: 금속막
170: 실리사이드막

Claims (10)

  1. 반도체 기판 상에 라인 앤 스페이스 형태의 게이트 구조물을 형성하고,
    상기 게이트 구조물이 형성된 반도체 기판의 전면에 산화막을 증착하며,
    상기 산화막의 전면에 연마 저지막을 증착하며,
    상기 저지막의 전면에 층간 절연막을 증착하며,
    상기 저지막의 표면까지 상기 절연막을 연마하며,
    저스트 드라이 에칭을 통하여 상기 게이트 구조물의 상면 전부와 측면 일부가 노출되도록 상기 절연막, 저지막 그리고 산화막을 에치백(Etch back)하고,
    케미컬 드라이 에칭을 통하여 게이트 구조물과 게이트 구조물 사이의 상기 산화막을 리세스함으로써, 상기 게이트 구조물의 측면을 더 노출시키며,
    상기 게이트 구조물이 노출된 부분을 적어도 포함하여 실리사이드막을 형성하는 반도체 소자의 금속 실리사이드막 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 구조물은, 터널 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트가 순차 적층되고,
    상기 플로팅 게이트 및 컨트롤 게이트는 폴리실리콘으로 구성되며, 상기 유전막은 산화막/질화막/산화막이 순차적으로 적층되는 ONO막으로 형성되는 반도체 소자의 금속 실리사이드막 형성 방법.
  3. 제 2 항에 있어서,
    상기 저스트 드라이 에칭에 있어서, 드라이 에칭의 식각 종료 시점은,
    상기 폴리실리콘이 노출되는 측면 일부가 200Å을 넘지 않는 범위 내에서 결정되는 반도체 소자의 금속 실리사이드막 형성 방법.
  4. 제 2 항에 있어서,
    상기 케미컬 드라이 에칭에 있어서, 케미컬 드라이 에칭의 식각 종료 시점은,
    상기 ONO 유전막이 드러나지 않는 범위 내에서 결정하되, 상기 폴리실리콘이 노출되는 측면 일부가 500Å 내지 1000Å에서 결정되는 반도체 소자의 금속 실리사이드막 형성 방법.
  5. 제 2 항에 있어서,
    상기 케미컬 드라이 에칭은,
    NF3와 NH3,,HF와 NH3, 혹은 N2와 H2와 NF3의 조합 중에서 에천트 소스를 선택하고, 상기 에천트 소스를 플라즈마(Plasma), 리모트 플라즈마(Remote Plasma) 혹는 열(Thermal) 중에서 선택되는 방법에 의하여 해리하고, 상기 해리 반응을 통하여 NH4F와 NH4F·HF의 에천트(Etchant)를 형성하며,
    에천트(Etchant)를 저온에서 옥사이드(SiO2)와 반응시킴으로써, (NH4)2SiF6 의 고체 형태(Solid Phase)의 부산물(By-Product)을 생성하며,
    고온에서 열을 다시 가하면, 생성된 상기 부산물(By-Product)은 SiF4, NH3, HF의 가스 상태(Gas Phase)로 변경됨으로써, 제거되는 반도체 소자의 금속 실리사이드막 형성 방법.
  6. 제 5 항에 있어서,
    상기 저온은 35℃ 이하이고, 상기 고온은 100℃ 이상이 되는 반도체 소자의 금속 실리사이드막 형성 방법.
  7. 제 2 항에 있어서,
    상기 폴리실리콘이 노출된 부분에 실리사이드막을 형성하는 것은,
    코발트(Co), 니켈(Ni), 몰리브덴(Mo) 혹은 티타늄(Ti) 중에서 선택되는 금속을 이용하여 노출된 상기 폴리실리콘의 표면을 적어도 커버하도록 상기 금속막을 티타늄나이트라이드(TiN)의 캡핑막과 인 시튜(in-situ)로 증착하고,
    상기 금속막과 캡핑막을 일차 급속 열처리(1st-RTA)함으로써, 상기 폴리실리콘과 상기 금속막이 반응하여 금속 실리사이드막을 형성하며,
    상기 폴리실리콘이 노출되지 않는 부분에 증착된 금속막 및 캡핑막은 스트립되고,
    상기 금속 실리사이드막을 이차 급속 열처리(2nd-RTA)함으로써, 안정된 상을 갖게 하는 반도체 소자의 금속 실리사이드막 형성 방법.
  8. 제 7 항에 있어서,
    후속 열 공정에 의한 내열성 향상을 위하여, 코발트(Co), 니켈(Ni), 몰리브덴(Mo) 혹은 티타늄(Ti) 중에서 선택되는 금속막을 300℃ 이상의 고온으로 증착하는 경우, 살리사이드막의 이상 성장 방지를 위하여 케미컬 드라이 에칭 후에 일정량의 산화막(Oxidation)을 상기 폴리실리콘 상에 형성하는 공정을 진행하는 반도체 소자의 금속 실리사이드막 형성 방법.
  9. 폴리싱(Polishing)을 통하여 폴리실리콘의 상부까지 연마하고,
    저스트 드라이 에칭(Just Dry Etching)을 통하여 라인 앤 스페이스 형태 폴리실리콘의 상면을 노출시키며,
    케미컬 드라이 에칭(Cemical Dry Etching)을 통하여 폴리실리콘과 폴리실리콘 사이의 산화막을 리세스하고, 폴리실리콘의 측면을 노출시키며,
    금속막 증착(Metal Deposition)을 통하여 상기 폴리실리콘에 실리사이드막을 형성하는 것을 포함하고,
    상기 케미컬 드라이 에칭은,
    NF3와 NH3를 플라즈마로 해리시킴으로써 NH4F와 NH4F·HF의 에천트를 형성하 고,
    상기 에천트를 35℃ 이하에서 옥사이드(SiO2)와 반응시킴으로써 고체 상태의 (NH4)2SiF6 부산물을 생성하며,
    상기 부산물을 100℃ 이상에서 어닐링함으로써 고체 상태의 (NH4)2SiF6 를 가스 상태의 SiF4, NH3, HF으로 승화시키는 반도체 소자의 금속 실리사이드막 형성 방법.
  10. 폴리싱을 통하여 폴리실리콘의 상면을 노출시키며,
    NF3와 NH3,,HF와 NH3, 혹은 N2와 H2와 NF3의 조합 중에서 에천트 소스를 선택하고, 상기 에천트 소스를 플라즈마(Plasma), 리모트 플라즈마(Remote Plasma) 혹는 열(Thermal) 중에서 선택되는 방법에 의하여 해리하며, NF3와 NH3를 플라즈마로 해리시킴으로써 NH4F와 NH4F·HF의 에천트를 형성하고, 상기 에천트를 35℃ 이하에서 옥사이드(SiO2)와 반응시킴으로써 고체 상태의 (NH4)2SiF6 부산물을 생성하며, 상기 부산물을 100℃ 이상에서 어닐링함으로써 고체 상태의 (NH4)2SiF6 를 가스 상태의 SiF4, NH3, HF으로 승화시키는 케미컬 드라이 에칭을 통하여 폴리실리콘과 폴리실리콘 사이의 산화막을 리세스하고, 폴리실리콘의 측면을 노출시키며,
    금속막 증착을 통하여 상기 폴리실리콘에 실리사이드막을 형성하는 반도체 소자의 금속 실리사이드막 형성 방법.
KR1020090012507A 2009-02-16 2009-02-16 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법 KR101566922B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090012507A KR101566922B1 (ko) 2009-02-16 2009-02-16 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법
US12/704,873 US8563429B2 (en) 2009-02-16 2010-02-12 Methods of forming a metal silicide layer for semiconductor devices

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090012507A KR101566922B1 (ko) 2009-02-16 2009-02-16 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법

Publications (2)

Publication Number Publication Date
KR20100093358A true KR20100093358A (ko) 2010-08-25
KR101566922B1 KR101566922B1 (ko) 2015-11-09

Family

ID=42560313

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090012507A KR101566922B1 (ko) 2009-02-16 2009-02-16 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법

Country Status (2)

Country Link
US (1) US8563429B2 (ko)
KR (1) KR101566922B1 (ko)

Cited By (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130141639A (ko) * 2010-12-14 2013-12-26 어플라이드 머티어리얼스, 인코포레이티드 2개의 스테이지들에서의 균일한 건식 에칭
CN103779183A (zh) * 2012-10-17 2014-05-07 Psk有限公司 基板处理方法
KR20150064181A (ko) * 2012-10-03 2015-06-10 어플라이드 머티어리얼스, 인코포레이티드 저온 에천트 증착 및 플라즈마 사후-처리를 이용한 방향성 ＳｉＯ₂에칭
US9543401B2 (en) 2014-08-08 2017-01-10 SK Hynix Inc. 3D semiconductor integrated circuit device and method of manufacturing the same
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10032606B2 (en) 2012-08-02 2018-07-24 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10147620B2 (en) 2015-08-06 2018-12-04 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10186428B2 (en) 2016-11-11 2019-01-22 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10224180B2 (en) 2016-10-04 2019-03-05 Applied Materials, Inc. Chamber with flow-through source
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10319603B2 (en) 2016-10-07 2019-06-11 Applied Materials, Inc. Selective SiN lateral recess
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10354843B2 (en) 2012-09-21 2019-07-16 Applied Materials, Inc. Chemical control features in wafer process equipment
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10424485B2 (en) 2013-03-01 2019-09-24 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US10424463B2 (en) 2015-08-07 2019-09-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10424487B2 (en) 2017-10-24 2019-09-24 Applied Materials, Inc. Atomic layer etching processes
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10468285B2 (en) 2015-02-03 2019-11-05 Applied Materials, Inc. High temperature chuck for plasma processing systems
US10468276B2 (en) 2015-08-06 2019-11-05 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10465294B2 (en) 2014-05-28 2019-11-05 Applied Materials, Inc. Oxide and metal removal
US10468267B2 (en) 2017-05-31 2019-11-05 Applied Materials, Inc. Water-free etching methods
US10490418B2 (en) 2014-10-14 2019-11-26 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US10593523B2 (en) 2014-10-14 2020-03-17 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US10615047B2 (en) 2018-02-28 2020-04-07 Applied Materials, Inc. Systems and methods to form airgaps
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11239061B2 (en) 2014-11-26 2022-02-01 Applied Materials, Inc. Methods and systems to enhance process uniformity
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11476093B2 (en) 2015-08-27 2022-10-18 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US11594428B2 (en) 2015-02-03 2023-02-28 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US12057329B2 (en) 2016-06-29 2024-08-06 Applied Materials, Inc. Selective etch using material modification and RF pulsing

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100079960A (ko) * 2008-12-31 2010-07-08 삼성전자주식회사 플래시 메모리 소자의 제조방법
KR20110114030A (ko) * 2010-04-12 2011-10-19 삼성전자주식회사 플래시 메모리 장치의 제조 방법
JP5661523B2 (ja) * 2011-03-18 2015-01-28 東京エレクトロン株式会社 成膜方法及び成膜装置
US9177780B2 (en) * 2012-10-02 2015-11-03 Applied Materials, Inc. Directional SiO2 etch using plasma pre-treatment and high-temperature etchant deposition
US8980761B2 (en) * 2012-10-03 2015-03-17 Applied Materials, Inc. Directional SIO2 etch using low-temperature etchant deposition and plasma post-treatment
US9704719B2 (en) * 2013-07-16 2017-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Systems and methods to mitigate nitride precipitates
CN105990245B (zh) * 2015-02-04 2019-02-01 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法和电子装置
CN108269762B (zh) * 2016-12-30 2021-06-08 联华电子股份有限公司 半导体存储装置的制作方法
CN112447742B (zh) * 2019-08-30 2023-09-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN114121632A (zh) * 2021-11-19 2022-03-01 上海华力集成电路制造有限公司 一种金属栅结构及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5505816A (en) * 1993-12-16 1996-04-09 International Business Machines Corporation Etching of silicon dioxide selectively to silicon nitride and polysilicon
KR100331556B1 (ko) 1999-10-05 2002-04-06 윤종용 자기 정렬된 트랜치를 갖는 플레시 메모리 및 그 제조방법
KR100567879B1 (ko) 2003-12-12 2006-04-04 동부아남반도체 주식회사 살리사이드를 갖는 반도체 소자 제조 방법
US20050230350A1 (en) * 2004-02-26 2005-10-20 Applied Materials, Inc. In-situ dry clean chamber for front end of line fabrication
JP2008078298A (ja) 2006-09-20 2008-04-03 Toshiba Corp 半導体装置及びその製造方法
JP2008098281A (ja) * 2006-10-10 2008-04-24 Toshiba Corp 半導体装置の製造方法
JP2008098504A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 半導体装置の製造方法

Cited By (108)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130141639A (ko) * 2010-12-14 2013-12-26 어플라이드 머티어리얼스, 인코포레이티드 2개의 스테이지들에서의 균일한 건식 에칭
US10283321B2 (en) 2011-01-18 2019-05-07 Applied Materials, Inc. Semiconductor processing system and methods using capacitively coupled plasma
US10032606B2 (en) 2012-08-02 2018-07-24 Applied Materials, Inc. Semiconductor processing with DC assisted RF power for improved control
US11264213B2 (en) 2012-09-21 2022-03-01 Applied Materials, Inc. Chemical control features in wafer process equipment
US10354843B2 (en) 2012-09-21 2019-07-16 Applied Materials, Inc. Chemical control features in wafer process equipment
KR20150064181A (ko) * 2012-10-03 2015-06-10 어플라이드 머티어리얼스, 인코포레이티드 저온 에천트 증착 및 플라즈마 사후-처리를 이용한 방향성 ＳｉＯ₂에칭
KR101402231B1 (ko) * 2012-10-17 2014-06-02 피에스케이 주식회사 기판 처리 방법
CN103779183A (zh) * 2012-10-17 2014-05-07 Psk有限公司 基板处理方法
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US11024486B2 (en) 2013-02-08 2021-06-01 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US10424485B2 (en) 2013-03-01 2019-09-24 Applied Materials, Inc. Enhanced etching processes using remote plasma sources
US10465294B2 (en) 2014-05-28 2019-11-05 Applied Materials, Inc. Oxide and metal removal
US9543401B2 (en) 2014-08-08 2017-01-10 SK Hynix Inc. 3D semiconductor integrated circuit device and method of manufacturing the same
US10593523B2 (en) 2014-10-14 2020-03-17 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US10490418B2 (en) 2014-10-14 2019-11-26 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US10796922B2 (en) 2014-10-14 2020-10-06 Applied Materials, Inc. Systems and methods for internal surface conditioning assessment in plasma processing equipment
US10707061B2 (en) 2014-10-14 2020-07-07 Applied Materials, Inc. Systems and methods for internal surface conditioning in plasma processing equipment
US11239061B2 (en) 2014-11-26 2022-02-01 Applied Materials, Inc. Methods and systems to enhance process uniformity
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US10224210B2 (en) 2014-12-09 2019-03-05 Applied Materials, Inc. Plasma processing system with direct outlet toroidal plasma source
US10573496B2 (en) 2014-12-09 2020-02-25 Applied Materials, Inc. Direct outlet toroidal plasma source
US11257693B2 (en) 2015-01-09 2022-02-22 Applied Materials, Inc. Methods and systems to improve pedestal temperature control
US11594428B2 (en) 2015-02-03 2023-02-28 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US12009228B2 (en) 2015-02-03 2024-06-11 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US10468285B2 (en) 2015-02-03 2019-11-05 Applied Materials, Inc. High temperature chuck for plasma processing systems
US10147620B2 (en) 2015-08-06 2018-12-04 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US10607867B2 (en) 2015-08-06 2020-03-31 Applied Materials, Inc. Bolted wafer chuck thermal management systems and methods for wafer processing systems
US10468276B2 (en) 2015-08-06 2019-11-05 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US11158527B2 (en) 2015-08-06 2021-10-26 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10424464B2 (en) 2015-08-07 2019-09-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US10424463B2 (en) 2015-08-07 2019-09-24 Applied Materials, Inc. Oxide etch selectivity systems and methods
US11476093B2 (en) 2015-08-27 2022-10-18 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
US11735441B2 (en) 2016-05-19 2023-08-22 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10522371B2 (en) 2016-05-19 2019-12-31 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
US12057329B2 (en) 2016-06-29 2024-08-06 Applied Materials, Inc. Selective etch using material modification and RF pulsing
US10062575B2 (en) 2016-09-09 2018-08-28 Applied Materials, Inc. Poly directional etch by oxidation
US10629473B2 (en) 2016-09-09 2020-04-21 Applied Materials, Inc. Footing removal for nitride spacer
US10541113B2 (en) 2016-10-04 2020-01-21 Applied Materials, Inc. Chamber with flow-through source
US11049698B2 (en) 2016-10-04 2021-06-29 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10062585B2 (en) 2016-10-04 2018-08-28 Applied Materials, Inc. Oxygen compatible plasma source
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
US10224180B2 (en) 2016-10-04 2019-03-05 Applied Materials, Inc. Chamber with flow-through source
US10319603B2 (en) 2016-10-07 2019-06-11 Applied Materials, Inc. Selective SiN lateral recess
US10163696B2 (en) 2016-11-11 2018-12-25 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10186428B2 (en) 2016-11-11 2019-01-22 Applied Materials, Inc. Removal methods for high aspect ratio structures
US10770346B2 (en) 2016-11-11 2020-09-08 Applied Materials, Inc. Selective cobalt removal for bottom up gapfill
US10026621B2 (en) 2016-11-14 2018-07-17 Applied Materials, Inc. SiN spacer profile patterning
US10242908B2 (en) 2016-11-14 2019-03-26 Applied Materials, Inc. Airgap formation with damage-free copper
US10600639B2 (en) 2016-11-14 2020-03-24 Applied Materials, Inc. SiN spacer profile patterning
US10566206B2 (en) 2016-12-27 2020-02-18 Applied Materials, Inc. Systems and methods for anisotropic material breakthrough
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10903052B2 (en) 2017-02-03 2021-01-26 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10403507B2 (en) 2017-02-03 2019-09-03 Applied Materials, Inc. Shaped etch profile with oxidation
US10043684B1 (en) 2017-02-06 2018-08-07 Applied Materials, Inc. Self-limiting atomic thermal etching systems and methods
US10319739B2 (en) 2017-02-08 2019-06-11 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10529737B2 (en) 2017-02-08 2020-01-07 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10325923B2 (en) 2017-02-08 2019-06-18 Applied Materials, Inc. Accommodating imperfectly aligned memory holes
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10319649B2 (en) 2017-04-11 2019-06-11 Applied Materials, Inc. Optical emission spectroscopy (OES) for remote plasma monitoring
US11915950B2 (en) 2017-05-17 2024-02-27 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11361939B2 (en) 2017-05-17 2022-06-14 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10468267B2 (en) 2017-05-31 2019-11-05 Applied Materials, Inc. Water-free etching methods
US10497579B2 (en) 2017-05-31 2019-12-03 Applied Materials, Inc. Water-free etching methods
US10049891B1 (en) 2017-05-31 2018-08-14 Applied Materials, Inc. Selective in situ cobalt residue removal
US10920320B2 (en) 2017-06-16 2021-02-16 Applied Materials, Inc. Plasma health determination in semiconductor substrate processing reactors
US10541246B2 (en) 2017-06-26 2020-01-21 Applied Materials, Inc. 3D flash memory cells which discourage cross-cell electrical tunneling
US10727080B2 (en) 2017-07-07 2020-07-28 Applied Materials, Inc. Tantalum-containing material removal
US10541184B2 (en) 2017-07-11 2020-01-21 Applied Materials, Inc. Optical emission spectroscopic techniques for monitoring etching
US10354889B2 (en) 2017-07-17 2019-07-16 Applied Materials, Inc. Non-halogen etching of silicon-containing materials
US10593553B2 (en) 2017-08-04 2020-03-17 Applied Materials, Inc. Germanium etching systems and methods
US10170336B1 (en) 2017-08-04 2019-01-01 Applied Materials, Inc. Methods for anisotropic control of selective silicon removal
US10043674B1 (en) 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US11101136B2 (en) 2017-08-07 2021-08-24 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
US10283324B1 (en) 2017-10-24 2019-05-07 Applied Materials, Inc. Oxygen treatment for nitride etching
US10128086B1 (en) 2017-10-24 2018-11-13 Applied Materials, Inc. Silicon pretreatment for nitride removal
US10424487B2 (en) 2017-10-24 2019-09-24 Applied Materials, Inc. Atomic layer etching processes
US10256112B1 (en) 2017-12-08 2019-04-09 Applied Materials, Inc. Selective tungsten removal
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10861676B2 (en) 2018-01-08 2020-12-08 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
US10679870B2 (en) 2018-02-15 2020-06-09 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10699921B2 (en) 2018-02-15 2020-06-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus
US10615047B2 (en) 2018-02-28 2020-04-07 Applied Materials, Inc. Systems and methods to form airgaps
US10593560B2 (en) 2018-03-01 2020-03-17 Applied Materials, Inc. Magnetic induction plasma source for semiconductor processes and equipment
US11004689B2 (en) 2018-03-12 2021-05-11 Applied Materials, Inc. Thermal silicon etch
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10497573B2 (en) 2018-03-13 2019-12-03 Applied Materials, Inc. Selective atomic layer etching of semiconductor materials
US10573527B2 (en) 2018-04-06 2020-02-25 Applied Materials, Inc. Gas-phase selective etching systems and methods
US10490406B2 (en) 2018-04-10 2019-11-26 Appled Materials, Inc. Systems and methods for material breakthrough
US10699879B2 (en) 2018-04-17 2020-06-30 Applied Materials, Inc. Two piece electrode assembly with gap for plasma control
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10755941B2 (en) 2018-07-06 2020-08-25 Applied Materials, Inc. Self-limiting selective etching systems and methods
US10872778B2 (en) 2018-07-06 2020-12-22 Applied Materials, Inc. Systems and methods utilizing solid-phase etchants
US10672642B2 (en) 2018-07-24 2020-06-02 Applied Materials, Inc. Systems and methods for pedestal configuration
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes

Also Published As

Publication number Publication date
KR101566922B1 (ko) 2015-11-09
US20100210099A1 (en) 2010-08-19
US8563429B2 (en) 2013-10-22

Similar Documents

Publication Publication Date Title
KR101566922B1 (ko) 저스트 드라이 에칭과 케미컬 드라이 에칭을 조합한 반도체소자의 금속 실리사이드막 형성 방법
KR100469129B1 (ko) 불휘발성 메모리 장치 및 그 제조방법
US10297511B2 (en) Fin-FET device and fabrication method thereof
KR100467021B1 (ko) 반도체 소자의 콘택 구조체 및 그 제조방법
KR20120124706A (ko) 반도체 소자 및 그 제조방법
US6461959B1 (en) Method of fabrication of a contact plug in an embedded memory
JPH11243201A (ja) 浅い接合を有するトランジスタ電極をシリサイド化するための窒化物オーバーハング構造体
KR101393308B1 (ko) 실리사이드화 공정을 이용하는 반도체 소자의 제조 방법
US8440526B2 (en) Method of fabricating memory
CN109950205B (zh) 半导体结构及其形成方法
US20020132413A1 (en) Method of fabricating a MOS transistor
KR101561058B1 (ko) 반도체 장치의 제조 방법
US7989300B2 (en) Method of manufacturing semiconductor device
US6465364B2 (en) Method for fabrication of a contact plug in an embedded memory
US7148108B2 (en) Method of manufacturing semiconductor device having step gate
KR100630769B1 (ko) 반도체 소자 및 그 소자의 제조 방법
US20230034803A1 (en) Contact Formation with Reduced Dopant Loss and Increased Dimensions
US20060118887A1 (en) Semiconductor device and manufacturing method thereof
KR100772262B1 (ko) 반도체 소자의 살리사이드 방지막 제조 방법
KR100791691B1 (ko) 모스 트랜지스터 구조 및 그 제조 방법
KR100752200B1 (ko) 반도체 소자의 제조 방법
KR100850096B1 (ko) 모스 트랜지스터의 제조 방법
KR101039143B1 (ko) ｐ형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법
CN113745113A (zh) 半导体器件及其形成方法
JP2010219289A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191031

Year of fee payment: 5