KR20100079780A - 반도체 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 그의 제조방법을 제공한다. 상기 반도체 소자는 소자 분리막 및 트랜지스터를 포함하는 반도체 기판 상에 형성되고, 콘택 홀을 갖는 제 1 금속전 유전체막과, 콘택 홀에 매립되고, 트랜지스터의 접합 영역과 연결되도록 형성된 복수개의 제 1 콘택들과, 제 1 콘택들을 포함하는 제 1 금속전 유전체막 상부에 형성된 제 2 금속전 유전체막 및 제 2 금속전 유전체막 내부에서 제 1 콘택의 상부에 교호적으로 번갈아서 형성되어 서로가 격리되는 제 1 금속 배선과 제 2 콘택을 포함함을 특징으로 한다.
금속 배선
Description
본 발명은 반도체 소자에 관한 것으로서, 특히 금속배선 간에 공정 마진을 확보하는 반도체 소자 및 그의 제조방법에 관한 것이다.
일반적으로, 트랜지스터(transistor) 혹은 금속배선 형성 후 PMD(Pre Metal Dielectric, 이하 PMD)를 증착하고, 평탄화시킨 후 콘택 홀을 형성하고 텅스텐을 증착한 후 CMP(Chemical Mechanical Polishing)나 전면 식각(etch back) 공정을 통하여 비아 콘택(via contact)을 형성하고, 상기 비아 콘택 상에 금속배선을 형성한다.
최근 들어 메모리 소자는 좁은 영역에 단위 셀을 밀집시켜야 경쟁력을 확보하기 때문에, 금속 배선 또는 비아 콘택 간에 마진을 크게 잡을 수 없다.
이렇게 메모리 소자의 밀집된 콘택 또는 금속 배선 때문에 패터닝(patterning), 포토 리소그래피(photo-lithography) 혹은 에치(etch) 공정에 어려움이 있다.
도 1a는 일반적인 반도체 소자의 비아 콘택(30) 및 금속배선(40)의 단면을 도시한 도면이다. 집적도를 향상하기 위해 미스 얼라인(mis-align)에 대한 오버레이(overlay)를 가능한 없애는 방향으로 비아 콘택(30) 및 금속배선(40)이 형성되었기 때문에 도 1b에 도시된 바와 같이, 금속배선(40) 간에 메탈 브릿지(metal bridge) 현상이 발생되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 금속 배선들 간에 공정 마진을 확보하는 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 소자 분리막 및 트랜지스터를 포함하는 반도체 기판 상에 형성되고, 콘택 홀을 갖는 제 1 금속전 유전체막과, 콘택 홀에 매립되고, 트랜지스터의 접합 영역과 연결되도록 형성된 복수개의 제 1 콘택들과, 제 1 콘택들을 포함하는 제 1 금속전 유전체막 상부에 형성된 제 2 금속전 유전체막 및 제 2 금속전 유전체막 내부에서 제 1 콘택의 상부에 교호적으로 번갈아서 형성되어 서로가 격리되는 제 1 금속 배선과 제 2 콘택을 포함함을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 제조방법은 트랜지스터 및 금속 배선이 구비된 기판상에 제 1 금속전 유전체막을 형성하는 단계와, 트랜지스터의 접합 영역과 연결되도록 제 1 금속전 유전체막 내에 복수개의 콘택 홀을 형성하는 단계와, 콘택 홀에 금속 물질을 매립하여 복수개의 제 1 콘택들을 형성하는 단계와, 복수개의 제 1 콘택들 상부에 교호적으로 번갈아서 제 1 금속배선을 형성하는 단계와, 제 1 금속배선을 포함하는 제 1 금속전 유전체막 상부에 제 2 금속전 유전체막을 형성하는 단계와, 제 2 금속전 유전체막 내에 제 1 금속 배선들 사이의 제 1 콘택들을 노출시키는 비아 홀을 형성하는 단계 및 비아 홀에 금속 물질을 매립하여 제 2 콘택을 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법은 비아 콘택들 상에 금속 배선을 적어도 하나 이상의 상기 비아 콘택 간격을 두고 연결하고, 나머지 비아 콘택 상에는 상부 비아 콘택을 연결함으로써, 금속 배선 간의 공정 마진을 확보할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 2를 참조하여, 본 발명의 실시예에 따른 반도체 소자를 설명하기로 한다.
본 발명의 반도체 소자는 트랜지스터 및 금속 배선(미도시)이 구비된 기판(100) 상에 형성된 제 1 금속전 유전체막(110)과, 제 1 금속전 유전체막(110) 내에 형성된 다수의 제 1 콘택들과, 제 1 금속전 유전체막(110) 상에 형성되고, 상기 제 1 콘택들(120a) 중 일부와 전기적으로 연결되는 제 1 금속배선들(130)과, 제 1 금속배선들(130)과 연결되고 남은 나머지 상기 제 1 콘택들(120b) 상에 형성된 제 2 콘택 들(150) 및 제 2 금속전 유전체막(140) 상에 형성되고, 상기 제 2 콘택 들(150)과 전기적으로 연결되는 제 2 금속배선들(160)을 포함한다.
여기서, 제 1 금속배선들(130)은 제 1 콘택(120a)과 하나 건너 하나씩 각각 연결되고, 제 2 콘택 들(150)은 제 1 콘택들(120b)과 하나 건너 하나씩 각각 연결 된다.
또는, 제 1 금속배선들(130) 및 제 2 콘택 들(150)은 제 1 콘택들(120b)과 적어도 하나 이상의 제 1 콘택 비아(120a)를 건너 각각 연결될 수 있다.
따라서, 제 1 금속배선들(130)은 적어도 제 1 콘택(120b) 한 개 정도의 간격을 두고 배치되기 때문에 메탈 브릿지(metal bridge)를 방지할 수 있으며, 금속 배선들 간의 피치(pitch)를 증가시킬 수 있기 때문에 패터닝(patterning)이 용이하며 프로세스 마진(process margin) 및 수율 향상을 꽤할 수 있다.
이하, 도 3 내지 도 5를 참조하여 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기로 한다.
도 3에 도시된 바와 같이, 반도체 기판(100) 상에 제 1 금속전 유전체막(Pre Metal Dielectric:PMD, 110)을 형성하고, 반도체 기판(100)의 표면이 소정 부분 노출되도록 제 1 금속전 유전체막(110)을 선택적으로 식각하여 제 1 콘택홀을 형성한다.
상기 제 1 콘택홀을 포함한 반도체 기판(100) 전면에 텅스텐막을 증착하고, 제 1 금속전 유전체막(110)의 상부 표면에 타겟으로 전면에 CMP 공정을 실시하여 상기 제 1 콘택홀의 내부에 텅스텐 플러그를 형성하여 제 1 콘택(120)을 형성한다.
도 4에 도시된 바와 같이, 제 1 콘택(120)을 포함한 반도체 기판(100) 전면에 알루미늄 또는 알루미늄 합금과 같은 금속 물질을 증착하고, 포토 및 식각 공정을 통해 상기 금속 물질을 선택적으로 제거하여 제 1 콘택(120a)과 연결되도록 제 1 금속배선들(130)을 형성한다.
이때, 제 1 금속 배선(130)은 제 1 콘택(120a)과 하나 건너 하나씩 각각 연결하는 것이 바람직하다.
또는, 제 1 금속배선들(130)은 제 1 콘택들(120a)과 적어도 하나 이상의 제 1 콘택 비아(120b)를 건너 각각 연결될 수 있다.
도 5에 도시된 바와 같이, 제 1 금속배선(130)을 포함한 반도체 기판(100)의 전면에 제 2 금속전 유전체막(140)을 형성하고, 포토 및 식각 공정을 실시하여 제 1 금속배선(120b)의 표면이 소정부분 노출되도록 제 2 콘택홀을 형성한다.
여기서, 제 1 금속배선(130)과 연결된 제 1 콘택(120a) 외의 나머지 제 1 콘택(120b)들을 노출시키도록 제 2 콘택홀을 형성하는 것이 바람직하다.
상기 제 2 콘택홀을 포함한 반도체 기판(100) 전면에 텅스텐막을 증착하고, 제 2 금속전 유전체막(140)의 상부 표면에 타겟으로 전면에 CMP 공정을 실시하여 상기 제 2 콘택홀의 내부에 텅스텐 플러그를 형성하여 제 2 콘택 (150)을 형성한다.
여기서, 제 2 콘택 (150)은 제 1 콘택(120b)과 제 1 콘택(120a)을 적어도 하나 건너 하나씩 연결되고, 따라서 제 1 금속배선(130)은 적어도 한 개의 제 1 콘택(120a) 사이즈의 간격 마진을 갖게 된다.
또는, 제 2 콘택 들(150)은 제 1 콘택들(120b)과 적어도 하나 이상의 제 1 콘택 비아(120a)를 건너 각각 연결될 수 있다.
도 6에 도시된 바와 같이, 제 2 콘택 (150)을 포함한 반도체 기판(100) 전면에 알루미늄 또는 알루미늄 합금과 같은 금속 물질을 증착하고, 포토 및 식각 공정 을 통해 상기 금속 물질을 선택적으로 제거하여 제 2 콘택 (150)과 연결되도록 제 2 금속배선들(160)을 형성한다.
제 2 금속 배선(160)을 포함하는 반도체 기판(100) 전면 상에 제 3 금속전 유전체막(170)을 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변경 및 변형이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1a 및 도 1b는 일반적인 반도체 소자의 단면도.
도 2 내지 도 6은 본 발명의 실시예에 따른 반도체 소자를 제조하기 위한 공정 단면도.
Claims (8)
- 소자 분리막 및 트랜지스터를 포함하는 반도체 기판 상에 형성되고, 콘택 홀을 갖는 제 1 금속전 유전체막;상기 콘택 홀에 매립되고, 상기 트랜지스터의 접합 영역과 연결되도록 형성된 복수개의 제 1 콘택들;상기 제 1 콘택들을 포함하는 상기 제 1 금속전 유전체막 상부에 형성된 제 2 금속전 유전체막; 및상기 제 2 금속전 유전체막 내부에서 상기 제 1 콘택의 상부에 교호적으로 번갈아서 형성되어 서로가 격리되는 제 1 금속 배선과 제 2 콘택;를 포함함을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제 1 금속배선과 상기 제 2 콘택 포함하는 상기 제 2 금속전 유전체막의 상부에 형성된 제 3 금속전 유전체막을 더 구비하는 반도체 소자.
- 제 2 항에 있어서,상기 제 2 콘택들은상기 제 2 금속전 유전체막의 상부 표면까지 형성된 반도체 소자.
- 제 3 항에 있어서,상기 제 3 금속전 유전체막 내부에서 상기 제 2 콘택의 상부에 형성된 제 2 금속 배선을 더 구비하는 반도체 소자.
- 트랜지스터 및 금속 배선이 구비된 기판상에 제 1 금속전 유전체막을 형성하는 단계;상기 트랜지스터의 접합 영역과 연결되도록 상기 제 1 금속전 유전체막 내에 복수개의 제 1 콘택 홀을 형성하는 단계;상기 제 1 콘택 홀에 금속 물질을 매립하여 복수개의 제 1 콘택들을 형성하는 단계;상기 복수개의 제 1 콘택들 상부에 교호적으로 번갈아서 제 1 금속배선을 형성하는 단계;상기 제 1 금속배선을 포함하는 상기 제 1 금속전 유전체막 상부에 제 2 금속전 유전체막을 형성하는 단계;상기 제 2 금속전 유전체막 내에 상기 제 1 금속 배선들 사이의 상기 제 1 콘택들을 노출시키는 제 2 콘택 홀을 형성하는 단계; 및상기 제 2 콘택 홀에 금속 물질을 매립하여 제 2 콘택을 형성하는 단계;를 포함함을 특징으로 하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제 2 콘택들은상기 제 2 금속전 유전체막의 상부 표면까지 형성하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 제 2 금속전 유전체막 상에 상기 제 2 콘택과 연결되는 제 2 금속배선을 더 형성하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 제 2 금속배선을 포함하는 제 2 금속전 유전체막 상에 제 3 금속전 유전체막을 더 형성하는 반도체 소자의 제조방법.
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