KR20100074678A - Method for fabrication of flash memory device - Google Patents

Method for fabrication of flash memory device Download PDF

Info

Publication number
KR20100074678A
KR20100074678A KR1020080133169A KR20080133169A KR20100074678A KR 20100074678 A KR20100074678 A KR 20100074678A KR 1020080133169 A KR1020080133169 A KR 1020080133169A KR 20080133169 A KR20080133169 A KR 20080133169A KR 20100074678 A KR20100074678 A KR 20100074678A
Authority
KR
South Korea
Prior art keywords
device isolation
insulating film
peripheral circuit
etching
trench
Prior art date
Application number
KR1020080133169A
Other languages
Korean (ko)
Inventor
양기홍
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080133169A priority Critical patent/KR20100074678A/en
Publication of KR20100074678A publication Critical patent/KR20100074678A/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76229—Concurrent filling of a plurality of trenches having a different trench shape or dimension, e.g. rectangular and V-shaped trenches, wide and narrow trenches, shallow and deep trenches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

PURPOSE: A method for fabricating a flash memory device is provided to reduce the constant-current-stress-test defect by reducing the amount of a partially-stabilized-zirconia layer in a peripheral circuit region. CONSTITUTION: A tunnel insulating layer(101) and a charge storage layer are formed on a semiconductor substrate. An element isolation trench(104) is formed by etching the charge storage layer, the tunnel insulating layer, and the semiconductor substrate. An element isolation layer fills the element isolation trench. A curing operation is performed. The element isolation layer is etched and is remained on the lower side of the element isolation trench. The heights of the element isolation layers in a peripheral circuit region and a cell region are different.

Description

플래시 메모리 소자의 제조 방법{Method for fabrication of Flash memory device}Method for fabrication of flash memory device

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자의 CCST 특성을 개선할 수 있는 플래시 메모리 소자의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a flash memory device, and more particularly, to a method of manufacturing a flash memory device that can improve the CCST characteristics of the flash memory device.

최근 DATA Flash 소자를 구현함에 있어서, SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하여 소자 분리막을 형성하고 있는데, 그 방법을 간단하게 설명하면 다음과 같다. 먼저, 터널 산화막, 제1 폴리실리콘층 및 패드 질화막을 순차적으로 형성한 후, 소자 분리 영역의 패드 질화막, 제1 폴리실리콘층 및 터널 산화막을 식각하고, 반도체 기판까지 식각하여 트렌치를 형성한다. 이어서, 트렌치를 절연 물질로 매립하여 STI(Shallow Trench Isolation) 구조의 소자 분리막을 형성한다.Recently, in implementing a data flash device, a device isolation layer is formed by using a self-aligned shallow trench isolation (SA-STI) process. First, after the tunnel oxide film, the first polysilicon layer and the pad nitride film are sequentially formed, the pad nitride film, the first polysilicon layer and the tunnel oxide film in the device isolation region are etched and etched to the semiconductor substrate to form a trench. Subsequently, the trench is filled with an insulating material to form an isolation layer having a shallow trench isolation (STI) structure.

이후에는, 전체 구조 상에 불순물이 도핑된 제2 폴리실리콘층을 형성하고 소 자 분리막 상부의 제2 폴리실리콘층 일부를 식각한다. 계속해서, 제2 폴리실리콘층을 포함한 전체 구조 상에 ONO 유전체막, 제3 폴리실리콘층 및 실리사이드층을 순차적으로 형성한 후, 콘트롤 게이트 마스크를 이용한 식각 공정으로 패터닝을 실시한다. 이로써, 제1 및 제2 폴리실리콘층을 이루어진 플로팅 게이트가 형성되고, 제3 폴리실리콘층으로 이루어진 콘트롤 게이트가 형성되면서 플래시 메모리 셀이 제조된다.Thereafter, a second polysilicon layer doped with impurities is formed on the entire structure, and a portion of the second polysilicon layer on the element separator is etched. Subsequently, the ONO dielectric film, the third polysilicon layer, and the silicide layer are sequentially formed on the entire structure including the second polysilicon layer, and then patterned by an etching process using a control gate mask. As a result, a floating gate formed of the first and second polysilicon layers is formed, and a control gate made of the third polysilicon layer is formed to manufacture a flash memory cell.

최근 고집적화되는 반도체 소자의 집적도를 높이기 위하여 60nm이하로 소자의 크기를 줄이고 있으며, 이에 따라 SA-STI(Self Aligned Shallow Trench Isolation) 공정을 이용하는 플래시 메모리는 더 이상 HDP 산화막을 이용한 갭필 마진의 확보가 어렵기 때문에 PSZ막을 이용하여 갭필 마진을 확보하고 있다.Recently, in order to increase the integration of semiconductor devices, which have been highly integrated, the device size is reduced to 60 nm or less. Accordingly, the flash memory using the SA-STI (Self Aligned Shallow Trench Isolation) process can no longer secure a gap fill margin using an HDP oxide film. Therefore, the gap fill margin is secured using a PSZ film.

그러나 PSZ막을 이용하여 소자 분리막을 형성할 경우, 후속 공정에 의해 발생하는 열에 의해 PSZ막의 부피가 수축하여 인접한 터널 절연막에 인장력(tensile stress) 작용하여 소자의 프로그램 소거 동작이 반복되면 리텐션 특성이 저하된다. 또한 PSZ막의 스트레스로 인하여 GOI(Gate oxide integration) 테스트 시 전계(Electric field)가 집중되어 게이트 절연막 펀치(gate oxide punch)가 발생하여 GOI 및 CCST(Constact current stress test) 불량을 유발하게 된다.However, when the device isolation film is formed using the PSZ film, the volume of the PSZ film shrinks due to the heat generated by the subsequent process, and a tensile stress acts on the adjacent tunnel insulating film, so that the retention characteristics deteriorate when the program erase operation of the device is repeated. do. In addition, due to the stress of the PSZ film, the electric field is concentrated during the gate oxide integration (GOI) test, resulting in a gate oxide punch, which causes the GOI and the contact current stress test to fail.

본 발명이 이루고자 하는 기술적 과제는 플래시 메모리 소자의 소자 분리 공정시 트렌치를 PSZ막으로 채운 후, 큐어링 공정시 가스 유량에 따른 분압을 조절하여 주변 회로 영역에 형성된 PSZ막의 식각률이 셀 영역의 PSZ막의 식각률보다 높도록 제어하고, 후속 식각 공정시 주변 회로 영역이 오픈되는 식각 마스크를 이용하여 주변 회로 영역에 형성된 PSZ막의 높이를 미리 감소시킨 후 PSZ막의 높이를 제어하는 식각 공정을 실시함으로써, 주변 회로 영역의 PSZ막의 양을 감소시켜 웨이퍼의 스트레스 특성을 개선하여 CCST에 대한 소자 특성을 개선할 수 있는 플래시 메모리 소자의 제조 방법을 제공하는 데 있다.The technical problem to be achieved by the present invention is to fill the trench with the PSZ film during the device isolation process of the flash memory device, and then adjust the partial pressure according to the gas flow rate during the curing process so that the etch rate of the PSZ film formed in the peripheral circuit region is increased. By controlling the etching rate higher than the etching rate, and using the etching mask which opens the peripheral circuit area in the subsequent etching process, the height of the PSZ film formed in the peripheral circuit area is reduced in advance, and then the etching process of controlling the height of the PSZ film is performed. The present invention provides a method of manufacturing a flash memory device capable of improving the device characteristics of the CCST by reducing the amount of PSZ film and improving the stress characteristics of the wafer.

본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 터널 절연막 및 전하 저장층을 형성하는 단계와, 상기 전하 저장층, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계와, 상기 소자 분리용 트렌치를 소자 분리용 절연막으로 채우는 단계와, 큐어링 공정을 실시하는 단계, 및 상기 소자 분리용 절연막을 식각하여 상기 소자 분리용 트렌치의 하부에 잔류시키되, 상기 주변 회로 영역에 형성된 상기 소자 분리용 절연막의 높이는 상기 셀 영역에 형성된 상기 소자 분리용 절연막의 높이보다 낮게 형성하는 단계를 포함한다.A method of manufacturing a flash memory device according to an embodiment of the present invention includes the steps of forming a tunnel insulating film and a charge storage layer on a semiconductor substrate including a cell region and a peripheral circuit region, the charge storage layer, the tunnel insulating film and the Etching the semiconductor substrate to form a device isolation trench, filling the device isolation trench with an insulation film for device isolation, performing a curing process, and etching the device isolation insulation film to etch the device. Retaining a lower portion of the isolation trench, wherein the isolation layer formed in the peripheral circuit region is less than the height of the isolation layer formed in the cell region.

상기 큐어링 공정은 CWVG(Catalytic Water Vapor Generator)를 이용하여 수증기(H2O)를 플로우(flow)시켜 실시한다. 상기 큐어링 공정은 상기 수증기(H2O)의 분압을 1 내지 100Torr로 제어하여 실시한다.The curing process is performed by flowing water vapor (H 2 O) using a CWVG (Catalytic Water Vapor Generator). The curing process is performed by controlling the partial pressure of the water vapor (H 2 O) to 1 to 100 Torr.

상기 큐어링 공정은 상기 주변 회로 영역에 형성된 상기 소자 분리용 절연막의 식각률이 상기 셀 영역에 형성된 상기 소자 분리용 절연막의 식각률보다 높도록 제어하여 상기 소자 분리용 절연막을 식각 단계시 상기 주변 회로 영역에 형성된 상기 소자 분리용 절연막이 상기 셀 영역에 형성된 상기 소자 분리용 절연막보다 더 식각되도록 실시한다.The curing process is performed such that an etching rate of the device isolation insulating film formed in the peripheral circuit region is higher than an etching rate of the device isolation insulating film formed in the cell region so that the device isolation insulating film is formed in the peripheral circuit region during the etching step. The formed device isolation insulating film is etched more than the device isolation insulating film formed in the cell region.

상기 큐어링 공정을 실시하는 단계 이 후, 상기 하드 마스크막이 노출되도록 화학기계연마 공정을 실시하는 단계와, 상기 주변 회로 영역이 노출되도록 식각 마스크를 형성하는 단계, 및 노출된 상기 주변 회로 영역의 상기 소자 분리용 절연막을 식각하여 높이를 감소시키는 단계를 더 포함한다.After performing the curing process, performing a chemical mechanical polishing process to expose the hard mask layer, forming an etch mask to expose the peripheral circuit region, and the exposure of the exposed peripheral circuit region. And etching the device isolation insulating film to reduce the height.

상기 주변 회로 영역의 상기 소자 분리용 트렌치의 폭은 상기 셀 영역의 상기 소자 분리용 트렌치의 폭보다 넓다.The width of the device isolation trench in the peripheral circuit region is wider than the width of the device isolation trench in the cell region.

플래시 메모리 소자의 소자 분리 공정시 트렌치를 PSZ막으로 채운 후, 큐어링 공정시 가스 유량에 따른 분압을 조절하여 주변 회로 영역에 형성된 PSZ막의 식각률이 셀 영역의 PSZ막의 식각률보다 높도록 제어하고, 후속 식각 공정시 주변 회 로 영역이 오픈되는 식각 마스크를 이용하여 주변 회로 영역에 형성된 PSZ막의 높이를 미리 감소시킨 후 PSZ막의 높이를 제어하는 식각 공정을 실시함으로써, 주변 회로 영역의 PSZ막의 양을 감소시켜 웨이퍼의 스트레스 특성을 개선하여 CCST에 대한 소자 특성을 개선할 수 있다.After filling the trench with the PSZ film during the device isolation process of the flash memory device, by controlling the partial pressure according to the gas flow rate during the curing process, the etching rate of the PSZ film formed in the peripheral circuit region is controlled to be higher than the etching rate of the PSZ film in the cell region. In the etching process, the PSZ film formed in the peripheral circuit area is reduced in advance using an etching mask in which the peripheral circuit area is opened, and then the etching process for controlling the height of the PSZ film is performed to reduce the amount of PSZ film in the peripheral circuit area. By improving the stress characteristics of the wafer, it is possible to improve device characteristics for CCST.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment of the present invention. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. Only this embodiment is provided to complete the disclosure of the present invention and to fully inform those skilled in the art, the scope of the present invention should be understood by the claims of the present application.

도 1a 내지 도 1d는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.

도 1a를 참조하면, 셀 영역 및 주변 회로 영역을 포함하는 반도체 기판(100) 상에 터널 절연막(101), 전하 저장층(102), 하드 마스크막(103)을 형성한다. 터널 절연막(101)은 산화막으로 형성하는 것이 바람직하다. 전하 저장층은(102)은 폴리 실리콘막 또는 전하를 트랩할 수 있는 질화막으로 형성하는 것이 바람직하다. 전하 저장층(102)을 폴리 실리콘막으로 형성할 경우 불순물이 함유되지 않은 비정질 폴 리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다. 하드 마스크막(103)은 질화막으로 형성하는 것이 바람직하다. 하드 마스크막(103) 상에 추가적으로 버퍼산화막(미도시)을 더 형성할 수 있다.Referring to FIG. 1A, a tunnel insulating layer 101, a charge storage layer 102, and a hard mask layer 103 are formed on a semiconductor substrate 100 including a cell region and a peripheral circuit region. The tunnel insulating film 101 is preferably formed of an oxide film. The charge storage layer 102 is preferably formed of a polysilicon film or a nitride film capable of trapping charge. When the charge storage layer 102 is formed of a polysilicon film, it is preferable to form a double film including an amorphous polysilicon film containing no impurities and a polysilicon film containing impurities. The hard mask film 103 is preferably formed of a nitride film. A buffer oxide film (not shown) may be further formed on the hard mask film 103.

도 1b를 참조하면, 식각 공정을 실시하여 하드 마스크막(103)을 패터닝한다. 이 후, 패터닝된 하드 마스트막(103)을 식각 마스크로 이용하는 식각 공정을 실시하여 전하 저장층(102), 및 터널 절연막(101)을 식각하여 반도체 기판(100)의 소자 분리 영역을 노출시킨다. 노출된 반도체 기판(100)을 식각하여 소자 분리용 트렌치(104)를 형성한다. 이때 소자 분리용 트렌치(104)의 폭은 셀 영역 보다 주변 회로 영역에서 더 넓게 형성할 수 있다.Referring to FIG. 1B, the hard mask layer 103 is patterned by performing an etching process. Thereafter, an etching process using the patterned hard mast layer 103 as an etching mask is performed to etch the charge storage layer 102 and the tunnel insulating layer 101 to expose the device isolation region of the semiconductor substrate 100. The exposed semiconductor substrate 100 is etched to form an isolation trench 104. In this case, the width of the isolation trench 104 may be wider in the peripheral circuit region than in the cell region.

도 1c를 참조하면, 소자 분리용 트렌치(104)를 포함한 전체 구조 상에 월 산화막(미도시)을 형성한다. 월 산화막은 소자 분리용 트렌치(104) 식각 공정시 발생하는 식각 손상을 완화시킨다. 이 후, 월 산화막(을 포함한 전체 구조 상에 라이너막(105)을 형성한다. 라이너막(105)은 HDP 산화막으로 형성하는 것이 바람직하다.Referring to FIG. 1C, a wall oxide film (not shown) is formed on the entire structure including the trench 104 for device isolation. The wall oxide film alleviates the etching damage that occurs during the etching process of the device isolation trench 104. Thereafter, the liner film 105 is formed on the entire structure including the wall oxide film. The liner film 105 is preferably formed of an HDP oxide film.

이 후, 라이너막(105)을 포함한 전체 구조 상에 소자 분리용 절연막(106)을 형성하여 소자 분리용 트렌치(104)를 채운다. 소자 분리용 절연막(106)은 SOD(spin on dielectric) 산화막, 예를 들어 PSZ막으로 형성하는 것이 바람직하다.Thereafter, an isolation layer 106 for element isolation is formed on the entire structure including the liner layer 105 to fill the trench 104 for element isolation. The device isolation insulating film 106 is preferably formed of a spin on dielectric (SOD) oxide film, for example, a PSZ film.

이 후, 큐어링 공정을 실시하여 소자 분리용 절연막(106)을 경화시키는 동시에 소자 분리용 절연막(106) 내의 불순물을 배출시킨다.Thereafter, a curing process is performed to cure the insulating film for device isolation 106 and to discharge impurities in the insulating film for device isolation 106.

큐어링 공정을 좀더 상세히 설명하면 다음과 같다.A more detailed description of the curing process is as follows.

큐어링 공정은 CWVG(Catalytic Water Vapor Generator)를 이용하여 수증 기(H2O)를 플로우(flow)시켜 실시한다. 큐어링 공정은 수증기(H2O)의 분압을 1 내지 100Torr로 제어하여 실시하는 것이 바람직하다. 큐어링 공정의 수증기 분압은 너무 높을 경우 후속 식각 공정시 소자 분리용 절연막(106)이 식각되지 않고, 너무 낮을 경우 평탄화 공정시 디싱(dishing)이 발생한다.The curing process is performed by flowing water (H 2 O) by using a CWVG (Calytic Water Vapor Generator). The curing process is preferably performed by controlling the partial pressure of water vapor (H 2 O) to 1 to 100 Torr. If the partial pressure of water vapor in the curing process is too high, the insulating film 106 for device isolation is not etched during the subsequent etching process, and if it is too low, dishing occurs during the planarization process.

큐어링 공정을 진행하게 되면, 소자 분리용 트렌치(104)의 폭이 넓은 주변 회로 영역에서는 수증기의 확산이 활발하여 소자 분리용 절연막(106)의 하부까지 식각률을 제어 가능하나, 폭이 좁은 셀 영역에서는 소자 분리용 절연막(106)의 상부만이 큐어링되어 식각률에 제어되나 소자 분리용 절연막(106)의 하부는 큐어링의 영향을 덜 받게 되어 식각률에 영향을 미치지 않는다. 이로 인하여 후속 식각 공정시 주변 회로 영역 상에 형성된 소자 분리용 절연막(106)이 셀 영역 상에 형성된 소자 분리용 절연막(106) 보다 용이하게 식각되도록 제어 가능하다.When the curing process is performed, the diffusion of water vapor is active in the wide peripheral circuit region of the device isolation trench 104 to control the etch rate down to the lower portion of the insulation layer 106 for device isolation, but the cell region is narrow. In the above, only the upper portion of the isolation layer 106 for curing the element is cured to control the etching rate, but the lower portion of the isolation layer 106 for the device isolation is less affected by the curing, and thus does not affect the etching rate. As a result, the device isolation insulating layer 106 formed on the peripheral circuit region may be more easily etched than the device isolation insulating layer 106 formed on the cell region during the subsequent etching process.

도 1d를 참조하면, 하드 마스크막이 노출되도록 화학기계연마(chemical mechanical polishing, CMP ) 공정을 실시한다.Referring to FIG. 1D, a chemical mechanical polishing (CMP) process is performed to expose the hard mask film.

이 후, 주변 회로 영역의 소자 분리용 절연막(106)이 노출되도록 식각 마스크(107)를 형성한다. 즉, 셀 영역은 식각 마스크(107)로 인하여 보호되도록 형성한다. 이 후, 식각 공정을 실시하여 주변 회로 영역의 소자 분리용 절연막(106)을 식각하여 높이를 감소시킨다. 이때 주변 회로 영역의 소자 분리용 절연막(106)의 높이는 셀 영역의 소자 분리용 절연막(106)의 높이보다 낮도록 식각하는 것이 바람직하다.Thereafter, an etching mask 107 is formed to expose the insulating film 106 for device isolation in the peripheral circuit region. That is, the cell region is formed to be protected by the etching mask 107. Thereafter, an etching process is performed to etch the insulating film 106 for element isolation in the peripheral circuit region to reduce the height. In this case, the height of the element isolation insulating layer 106 in the peripheral circuit region may be etched to be lower than the height of the element isolation insulating layer 106 in the cell region.

도 1e를 참조하면, 식각 마스크를 제거한 후, 식각 공정을 실시하여 라이너막(105), 및 소자 분리용 절연막(106)을 식각하여 높이를 제어한다.Referring to FIG. 1E, after removing the etching mask, an etching process is performed to etch the liner layer 105 and the device isolation insulating layer 106 to control the height.

이때, 주변 회로 영역의 소자 분리용 절연막의 높이는 셀 영역의 소자 분리용 절연막(106)의 높이보다 낮고, 식각 공정시 큐어링 공정에 의해 주변 회로 영역의 소자 분리용 절연막의 식각률이 셀 영역의 소자 분리용 절연막(106) 보다 더 높도록 제어된다. 이로 인하여 셀 영역의 소자 분리용 절연막(106)은 일정 높이로 잔류시킬 때, 주변 회로 영역의 소자 분리용 절연막은 높이를 더 낮게 형성하거나 제거 가능하다.At this time, the height of the element isolation insulating film in the peripheral circuit region is lower than the height of the element isolation insulating film 106 in the cell region, and the etching rate of the element isolation insulating film in the peripheral circuit region is increased by the curing process during the etching process. It is controlled to be higher than the separation insulating film 106. Thus, when the element isolation insulating film 106 in the cell region remains at a constant height, the element isolation insulating film in the peripheral circuit region can be formed to have a lower height or can be removed.

주변 회로 영역의 소자 분리용 절연막의 두께를 감소시키거나 제거함으로써 웨이퍼의 스트레스를 감소시킬 수 있다. 이로 인하여 소자의 소자 분리용 절연막으로 사용되는 PSZ막의 스트레스로 인하여 GOI(Gate oxide integration) 테스트 시 전계(Electric field)가 집중되어 게이트 절연막 펀치(gate oxide punch)가 발생하여 GOI 및 CCST(Constact current stress test) 불량을 억제할 수 있다. 또한 주변 회로 영역의 소자 분리용 절연막을 제거하여 트랜지스터의 게이트 절연막의 특성을 개선할 수 있다.The stress of the wafer can be reduced by reducing or removing the thickness of the insulating film for element isolation in the peripheral circuit region. As a result, the stress of the PSZ film used as the device isolation insulating film of the device causes the electric field to be concentrated during the gate oxide integration (GOI) test, resulting in a gate oxide punch, resulting in a GOI and the current current stress. test) The defect can be suppressed. In addition, it is possible to improve the characteristics of the gate insulating film of the transistor by removing the insulating film for device isolation in the peripheral circuit region.

본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

도 1a 내지 도 1d는 본 발명의 일실시 예에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.1A to 1D are cross-sectional views of devices for describing a method of manufacturing a flash memory device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>

100 : 반도체 기판 101 : 터널 절연막100 semiconductor substrate 101 tunnel insulating film

102 : 전하 저장층 103 : 하드 마스크막102: charge storage layer 103: hard mask film

104 : 소자 분리용 트렌치 105 : 라이너막104: trench for element isolation 105: liner film

106 : 소자 분리용 절연막 107 : 식각 마스크106: insulating film for device isolation 107: etching mask

Claims (9)

셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 터널 절연막 및 전하 저장층을 형성하는 단계;Forming a tunnel insulating film and a charge storage layer on the semiconductor substrate including the cell region and the peripheral circuit region; 상기 전하 저장층, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;Etching the charge storage layer, the tunnel insulating layer, and the semiconductor substrate to form a trench for device isolation; 상기 소자 분리용 트렌치를 소자 분리용 절연막으로 채우는 단계;Filling the device isolation trench with an insulation film for device isolation; 큐어링 공정을 실시하는 단계; 및Performing a curing process; And 상기 소자 분리용 절연막을 식각하여 상기 소자 분리용 트렌치의 하부에 잔류시키되, 상기 주변 회로 영역에 형성된 상기 소자 분리용 절연막의 높이는 상기 셀 영역에 형성된 상기 소자 분리용 절연막의 높이보다 낮게 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Etching the device isolation insulating film and remaining in the lower portion of the device isolation trench, wherein the height of the device isolation insulating film formed in the peripheral circuit region is lower than the height of the device isolation insulating film formed in the cell region. Method of manufacturing a flash memory device comprising. 제 1 항에 있어서,The method of claim 1, 상기 큐어링 공정은 CWVG(Catalytic Water Vapor Generator)를 이용하여 수증기(H2O)를 플로우(flow)시켜 실시하는 플래시 메모리 소자의 제조 방법.The curing process is a method of manufacturing a flash memory device to perform the flow (flow) of water vapor (H 2 O) using a CWVG (Calytic Water Vapor Generator). 제 2 항에 있어서,The method of claim 2, 상기 큐어링 공정은 상기 수증기(H2O)의 분압을 1 내지 100Torr로 제어하여 실시하는 플래시 메모리 소자의 제조 방법.The curing process is performed by controlling the partial pressure of water vapor (H 2 O) to 1 to 100 Torr. 제 1 항에 있어서,The method of claim 1, 상기 큐어링 공정은 상기 주변 회로 영역에 형성된 상기 소자 분리용 절연막의 식각률이 상기 셀 영역에 형성된 상기 소자 분리용 절연막의 식각률보다 높도록 제어하여 상기 소자 분리용 절연막을 식각 단계시 상기 주변 회로 영역에 형성된 상기 소자 분리용 절연막이 상기 셀 영역에 형성된 상기 소자 분리용 절연막보다 더 식각되도록 실시하는 플래시 메모리 소자의 제조 방법.The curing process is performed such that an etching rate of the device isolation insulating film formed in the peripheral circuit region is higher than an etching rate of the device isolation insulating film formed in the cell region so that the device isolation insulating film is formed in the peripheral circuit region during the etching step. And forming the device isolation insulating film more etched than the device isolation insulating film formed in the cell region. 제 1 항에 있어서,The method of claim 1, 상기 큐어링 공정을 실시하는 단계 이 후,After the step of performing the curing process, 상기 하드 마스크막이 노출되도록 화학기계연마 공정을 실시하는 단계;Performing a chemical mechanical polishing process to expose the hard mask film; 상기 주변 회로 영역이 노출되도록 식각 마스크를 형성하는 단계; 및Forming an etch mask to expose the peripheral circuit area; And 노출된 상기 주변 회로 영역의 상기 소자 분리용 절연막을 식각하여 높이를 감소시키는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And etching the device isolation insulating film in the exposed peripheral circuit area to reduce the height. 제 1 항에 있어서,The method of claim 1, 상기 주변 회로 영역의 상기 소자 분리용 트렌치의 폭은 상기 셀 영역의 상기 소자 분리용 트렌치의 폭보다 넓은 플래시 메모리 소자의 제조 방법.And a width of the device isolation trench in the peripheral circuit region is wider than a width of the device isolation trench in the cell region. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 터널 절연막 및 전하 저장층을 형성하는 단계;Forming a tunnel insulating film and a charge storage layer on the semiconductor substrate including the cell region and the peripheral circuit region; 상기 전하 저장층, 상기 터널 절연막 및 상기 반도체 기판을 식각하여 소자 분리용 트렌치를 형성하는 단계;Etching the charge storage layer, the tunnel insulating layer, and the semiconductor substrate to form a trench for device isolation; 상기 소자 분리용 트렌치를 소자 분리용 절연막으로 채우는 단계;Filling the device isolation trench with an insulation film for device isolation; 상기 주변 회로 영역이 노출되도록 식각 마스크를 형성하는 단계;Forming an etch mask to expose the peripheral circuit area; 노출된 상기 주변 회로 영역의 상기 소자 분리용 절연막을 식각하여 높이를 감소시키는 단계; 및Etching the device isolation insulating film in the exposed peripheral circuit area to reduce the height; And 상기 식각 마스크를 제거하는 단계; 및Removing the etch mask; And 상기 소자 분리용 절연막을 식각하여 상기 소자 분리용 트렌치의 하부에 잔류시키되, 상기 주변 회로 영역에 형성된 상기 소자 분리용 절연막의 높이는 상기 셀 영역에 형성된 상기 소자 분리용 절연막의 높이보다 낮게 형성하는 단계를 포함하는 플래시 메모리 소자의 제조 방법.Etching the device isolation insulating film to remain in the lower portion of the device isolation trench, wherein the height of the device isolation insulating film formed in the peripheral circuit region is lower than the height of the device isolation insulating film formed in the cell region. Method of manufacturing a flash memory device comprising. 제 7 항에 있어서,The method of claim 7, wherein 상기 소자 분리용 절연막을 형성하기 이전에 상기 소자 분리용 트렌치를 포함한 전체 구조 상에 라이너막을 형성하는 단계를 더 포함하는 플래시 메모리 소자의 제조 방법.And forming a liner film on the entire structure including the device isolation trench before forming the device isolation insulating film. 제 7 항에 있어서,The method of claim 7, wherein 상기 소자 분리용 절연막은 PSZ막으로 형성하는 플래시 메모리 소자의 제조 방법.And the insulating film for element isolation is formed of a PSZ film.
KR1020080133169A 2008-12-24 2008-12-24 Method for fabrication of flash memory device KR20100074678A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020080133169A KR20100074678A (en) 2008-12-24 2008-12-24 Method for fabrication of flash memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080133169A KR20100074678A (en) 2008-12-24 2008-12-24 Method for fabrication of flash memory device

Publications (1)

Publication Number Publication Date
KR20100074678A true KR20100074678A (en) 2010-07-02

Family

ID=42637174

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080133169A KR20100074678A (en) 2008-12-24 2008-12-24 Method for fabrication of flash memory device

Country Status (1)

Country Link
KR (1) KR20100074678A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022529255A (en) * 2019-04-16 2022-06-20 アプライド マテリアルズ インコーポレイテッド How to deposit a thin film in a trench

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022529255A (en) * 2019-04-16 2022-06-20 アプライド マテリアルズ インコーポレイテッド How to deposit a thin film in a trench

Similar Documents

Publication Publication Date Title
JP5068442B2 (en) Manufacturing method of semiconductor device
KR100729911B1 (en) Method of manufacturing a semiconductor device
JP2005530357A (en) Floating gate extended with conductive spacer
US6870212B2 (en) Trench flash memory device and method of fabricating thereof
US20070148864A1 (en) Method of manufacturing flash memory device
KR100753038B1 (en) Method for forming contact plug in semiconductor device
JP4834304B2 (en) Manufacturing method of semiconductor device
TWI700819B (en) Non-volatile memory and manufacturing method thereof
KR101085620B1 (en) Manufacturing method of gate pattern for nonvolatile memory device
KR20050069046A (en) Method for manufacturing semiconductor devices
KR20100074678A (en) Method for fabrication of flash memory device
KR20090074536A (en) Method for manufacturing a nonvolatile memory device
JP2009071168A (en) Nonvolatile semiconductor storage device and manufacturing method thereof
KR100869232B1 (en) Memory device and method of manufacturing the same
US20080254584A1 (en) Method of manufacturing flash memory device
KR100958632B1 (en) Fabricating Method of Flash Memory Device
CN113972257B (en) Semiconductor structure and forming method thereof
KR100705212B1 (en) method for fabricating flash memory device
CN108110008B (en) Semiconductor element and manufacturing method thereof and manufacturing method of memory
KR20080071809A (en) Method of forming semiconductor device
KR20070093672A (en) Method for forming a pattern and method for forming a floating gate of the non-volatile memory device using the same
KR20100013986A (en) Method for fabrication of semiconductor device
KR20100008165A (en) Method for fabrication of semiconductor device
KR20080015589A (en) Method for fabricating flash memory devices
KR20100003837A (en) Method for manufacturing of semiconductor device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid